KR930007096A - 인체 효과를 감소시키기 위한 엔-채널 풀업 트랜지스터 - Google Patents

인체 효과를 감소시키기 위한 엔-채널 풀업 트랜지스터 Download PDF

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Abstract

인체 영향을 감소시키기 위해 N-채널 풀업 트랜지스터를 채용한 씨모스 출력버퍼회로는 N-채널 풀업 트랜지스터(N2), N-채널 커플링 트랜지스터(N1) 및 N-채널 방전용 트랜지스터(N3)를 포함한다. 풀업 트랜지스터는 상측 전원공급 전위(VCC)에 접속된 드레인, 출력단자(20)에 접속된 소스, 제1내부 단자(B)에 접속된 게이트 및 제2내부 노드(A)에 접속된 국지 기판을 가진다. 커플링 트랜지스터는 제2내부노드(A)에 접속된 소스, 풀업트랜지스터의 소스에 접속된 드레인, 제1내부 노드(B)에 접속된 게이트 및 풀업 트랜지스터(N2)의 국지기판에 접속된 국지기판을 가진다. 방전용 트랜지스터는 제2내부노드(A)에 접속된 드레인, 하측 전원공급 전위(VSS)에 접속된 소스, 제3내부노드(C)에 접속된 게이트 및 하측 전원공급 전위(VSS)에 접속된 국지기판을 가진다. 커플링 트랜지스터 및 방전용 트랜지스터는 풀업 트랜지스터(N2)상의 인체 영향을 감소시키며 상측 전원공급 전위(VCC)상에 노이즈로 부터 더 높은 방어력을 제공하기 위한 것이다.

Description

인체 효과를 감소시키기 위한 엔-채널 풀업 트랜지스터
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따라 구성되어 인체효과를 감소시키기 위한 N-채널 풀업 트랜지스터를 채용한 씨모스 출력버퍼회로의 개략 다이어그램,
제2도는 제1도의 회로의 부분구조를 보인 단면도,
제3도는 본 발명에 따른 씨모스 출력버퍼 회로의 제2실시예에 대한 개략 다이어그램.

Claims (6)

  1. 상부 전원공급전위(VCC)에 결합된 드레인과, 출력노드(20)에 연결된 소스와, 제1내부노드(B)에 결합된 게이트, 및 제2내부노드(A)에 결합된 국지기판을 구비한 N-채널 풀업 트랜지스터(N2)와, 제2내부노드(A)에 결합된 소스와, 상기 풀업 트랜지스터(N2)의 소스에 결합된 드레인과, 제1내부노드(B)에 결합된 게이트, 및 상기 풀업 트랜지스터(N2)의 국지기판에 연결된 국지기판을 구비한 N-채널 결합 트랜지스터(N1) 및 제2내부노드(A)에 결합된 드레인과, 하부 전원공급 전위(VSS)에 결합된 소스와, 제3내부노드(C)에 결합된 게이트, 및 하부 전원공급 전위(VSS)에 결합된 국지지관을 구비한 N-채널 방전용 트랜지스터(N3)를 포함구성하고 이로써, 상기 커플링 트랜지스터와 상기 방전용 트랜지스터가 상기 풀업 트랜지스터상의 인체효과를 감소시키고 상구 전원공급 전위(VCC)상의 잡음으로 부터 양호한 높은 방어효과를 제공하는 기능을 하도록 형성된 것을 특징으로 하는 인체효과를 감소시키기 위한 N-채널 풀업 트랜지스터를 채용한 씨모스 출력버퍼회로.
  2. 제1항에 있어서, 상기 제2내부노드(A)와 상기 커플링 트랜지스터(N1)사이에 결합 구성된 N-채널 포화 트랜지스터(N4)를 부가하여 구성한 것을 특징으로 하는 씨모스 출력버퍼회로.
  3. 제2항에 있어서, 상기 포화 트랜지스터(N4)가 상기 제2내부노드(A)에 결합된 소스와, 상기 결합 트랜지스터(N1)의 소스 및 드레인에 결합된 게이트, 및 상기 제2내부노드(A)에 결합된 국지기판을 구비한 것을 특징으로 하는 씨모스 출력버퍼회로.
  4. N-전도타입의 반도체 기판상에 형성한 집적회로에 있어서, 상기 반도체 기재(38)내에 형성된 P-전도타입의 제1웰-영역(40)과, 풀업 트랜지스터의 소스 및 드레인을 형성하기 위하여 상기 제1웰-영역(40)내에 형성시킨 제1 및 제2의 N-전도타입 이격영역(44, 46)과, 풀업 트랜지스터의 소스와 드레인 사이의 영역에 걸쳐 형성한 제1게이트 전극(52)과, 결합 트랜지스터의 드레인과 소스를 형성시키기 위하여 상기 제1웰-영역(40)내에 형성한 제3 및 제4의 N-전도타입 이격영역(48, 50)과, 커플링 트랜지스터의 소스와 드레인 사이의 영역에 걸쳐 형성한 제2게이트 전극과, 상기 반도체 기재(38)내에 역시 형성한 P-전도타입의 제2웰-영역(42)과, 방전용 트랜지스터의 소스와 드레인을 형성시키기 위하여 상기 제2웰-영역(42)내에 형성한 제5 및 제6도의 N-전도타입 이격영역(60, 62)과, 방전용 트랜지스터의 소스와 드레인 사이의 영역에 걸쳐 형성된 제3게이트 전극(54)과, 상기 제1영역(44)을 상부 전원공급 전위(VCC)에 결합시키는 수단과, 상기 제1 및 제2게이트전극(52, 54)를 제1노드(B)에 결합시키는 수단과, 상기 제2 및 제4영역(40, 50)을 출력노드(20)에 결합시키는 수단과, 상기 제3 및 제5영역(48, 60)을 상기 제1웰-영역(40) 및 제2노드(A)에 결합시키는 수단과, 상기 제3게이트전극(64)을 제3노드(C)에 결합시키는 수단과, 상기 제6영역(62)을 상기 제2웰-영역(42)과 하부 전원공급 전위(VSS)에 결합시키는 수단으로 구성되는 출력버퍼를 구비함을 특징으로 하는 집적회로 장치.
  5. 제4항에 있어서, 상기 출력버퍼는 포화 트랜지스터의 드레인과 소스를 형성하기 위하여 역시 상기 제1웰-영역(40)내에 형성한 제7 및 제8 N-전도타입 이격영역(68, 70)을 또한 포함함을 특징으로 하는 집적회로 장치.
  6. N-전도 타입의 반도체 기판에 형성된 집적회로에 있어서, 상기 반도체 기판(38)에 형성된 P-전도타입의 제1웰 영역(40)과, 풀업 트랜지스터의 소스 및 드레인을 형성하기 위해 상기 제1웰 영역(40)내에 형성시킨 제1 및 제2의 N-전도타입 이격영역(44, 46)과, 풀업 트랜지스터의 드레인 및 소스사이의 영역에 형성한 제1게이트 전극(52)과, 커플링 트랜지스터의 소스 및 드레인을 형성하기 위해 상기 제1웰 영역(40)내에 형성한 제3 및 제4의 N-전도타입 이격영역(48, 50)과, 커플링 트랜지스터의 드레인 및 소스사이의 영역에 걸쳐 형성된 제2게이트 전극(54)과, 상기 반도체 기판(38)내에 형성된 P-전도타입의 제2웰 영역(42)과, 방전용 트랜지스터의 드레인 및 소스를 형성하는 상기 제2웰 영역(42)내에 형성된 제5 및 제6도의 N-전도타입 이격영역(60, 62)와, 방전용 트랜지스터의 드레인 및 소스사이의 영역에 형성된 제3게이트 전극(64)과, 포화 트랜지스터의 소스 및 드레인을 형성하는 상기 제1웰 영역(40)내에 형성된 제7 및 제8의 N-전도타입 이격영역(68, 70)과, 포화 트랜지스터의 드레인 및 소스 사이의 영역에 형성한 제4게이트 전극(72)으로 구성되는 출력 버퍼를 구비함을 특징으로 하는 집적회로 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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