KR102600000B1 - 출력 드라이버, 및 이를 구비하는 반도체 메모리 장치 및 메모리 시스템 - Google Patents
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Abstract
출력 드라이버, 및 이를 구비하는 반도체 메모리 장치 및 메모리 시스템이 공개된다. 반도체 메모리 장치는 출력 드라이버를 포함하고, 출력 드라이버는 리드 동작 시에 데이터에 응답하여 드라이버 제어 코드를 입력하여 풀업 제어신호 또는 풀다운 제어신호를 발생하는 프리 드라이버, 라이트 동작 시에 온-다이 터미네이션 인에이블 신호에 응답하여 제1 온-다이 터미네이션 제어 코드를 입력하여 제1 온-다이 터미네이션 제어신호를 발생하는 온-다이 터미네이션 제어부, 및 리드 동작 시에 풀업 제어신호에 응답하여 "하이"레벨의 출력 데이터를 발생하고, 라이트 동작 시에 제1 온-다이 터미네이션 제어신호에 응답하여 "하이"레벨의 입력 데이터를 출력 전원전압과 동일하거나 작은 제1 하이 전압으로 터미네이션하고, "로우"레벨의 입력 데이터를 제1 하이 전압과 접지전압 사이의 제1 로우 전압으로 터미네이션하는 풀업 NMOS드라이버, 및 리드 동작 시에 풀다운 제어신호에 응답하여 "로우"레벨의 출력 데이터를 발생하는 풀다운 NMOS드라이버를 구비하는 메인 드라이버를 구비한다.
Description
본 발명은 출력 드라이버, 및 이를 구비하는 반도체 메모리 장치 및 메모리 시스템에 관한 것이다.
메모리 시스템은 반도체 메모리 장치와 메모리 제어부를 포함할 수 있다. 반도체 메모리 장치와 메모리 제어부는 저전압 스윙 터미네이티드 논리(Low Voltage Swing Terminated Logic: LVSTL) 입출력(IO) 인터페이스를 사용하여 데이터를 입출력할 수 있다. LVSTL IO 인터페이스에 따르면, 반도체 메모리 장치 및 메모리 제어부 각각은 데이터를 출력할 때 “하이”레벨의 데이터를 구동하는 풀업 NMOS드라이버와 “로우”레벨의 데이터를 구동하는 풀다운 NMOS드라이버를 포함하는 출력 드라이버를 사용하여 출력 데이터를 발생할 수 있다. 이 경우, 입력 데이터를 효과적으로 터미네이션하는 기술이 필요하다.
본 개시에 따른 실시예들의 과제는 출력 드라이버가 풀업 NMOS드라이버와 풀다운 NMOS드라이버를 포함하는 경우에 입력 데이터를 효율적으로 터미네이션 할 수 있는 출력 드라이버, 및 이를 구비하는 반도체 메모리 장치 및 메모리 시스템을 제공하는데 있다.
본 개시에 따른 실시예들의 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 개시에 따른 실시예들의 출력 드라이버는 리드 동작 시에 데이터에 응답하여 드라이버 제어 코드를 입력하여 풀업 제어신호 또는 풀다운 제어신호를 발생하는 프리 드라이버; 라이트 동작 시에 온-다이 터미네이션 인에이블 신호에 응답하여 제1 온-다이 터미네이션 제어 코드를 입력하여 제1 온-다이 터미네이션 제어신호를 발생하는 온-다이 터미네이션 제어부; 및 상기 리드 동작 시에 상기 풀업 제어신호에 응답하여 "하이"레벨의 출력 데이터를 발생하고, 상기 라이트 동작 시에 상기 제1 온-다이 터미네이션 제어신호에 응답하여 "하이"레벨의 입력 데이터를 출력 전원전압과 동일하거나 작은 제1 하이 전압으로 터미네이션하고, "로우"레벨의 입력 데이터를 상기 제1 하이 전압과 접지전압 사이의 제1 로우 전압으로 터미네이션하는 풀업 NMOS드라이버, 및 상기 리드 동작 시에 상기 풀다운 제어신호에 응답하여 "로우"레벨의 출력 데이터를 발생하는 풀다운 NMOS드라이버를 구비하는 메인 드라이버를 구비할 수 있다.
본 개시에 따른 실시예들의 반도체 메모리 장치는 반전 칩 선택신호와 명령 및 어드레스에 포함된 명령 신호를 디코딩하여 라이트 명령 또는 리드 명령을 발생하고, 상기 명령 및 어드레스에 포함된 어드레스 신호를 로우 어드레스, 또는 컬럼 어드레스로 발생하는 명령 및 어드레스 발생부; 상기 라이트 명령에 응답하여 라이트 레이턴시의 값을 이용하여 활성화되고 상기 라이트 레이턴시의 값 및 버스트 길이의 값을 이용하여 비활성화되는 온-다이 터미네이션 인에이블 신호를 발생하고, 상기 리드 명령에 응답하여 리드 레이턴시의 값을 이용하여 활성화되고 상기 리드 레이턴시의 값 및 상기 버스트 길이의 값을 이용하여 비활성화되는 리드 제어신호를 발생하는 레이턴시 제어신호 발생부; 복수개의 메모리 셀들을 포함하고, 상기 로우 어드레스 및 상기 컬럼 어드레스에 응답하여 선택된 메모리 셀들로/로부터 데이터를 입/출력하는 메모리 셀 어레이; 상기 라이트 명령 및 상기 온-다이 터미네이션 인에이블 신호에 응답하여 제1 온-다이 터미네이션 제어 코드를 입력하여 제1 온-다이 터미네이션 제어신호를 발생하는 온-다이 터미네이션 제어부; 상기 리드 제어신호에 응답하여 인에이블되고, 상기 메모리 셀 어레이로부터 출력되는 데이터에 응답하여 드라이버 제어 코드를 풀업 제어신호 또는 풀다운 제어신호로 발생하는 프리 드라이버; 및 상기 풀업 제어신호에 응답하여 "하이"레벨의 출력 데이터를 발생하거나, 상기 제1 온-다이 터미네이션 제어신호에 응답하여 "하이"레벨의 입력 데이터를 출력 전원전압과 동일하거나 작은 제1 하이 전압으로 터미네이션하고, "로우"레벨의 입력 데이터를 상기 제1 하이 전압과 접지전압 사이의 제1 로우 전압으로 터미네이션하는 풀업 NMOS드라이버, 및 상기 풀다운 제어신호에 응답하여 "로우"레벨의 출력 데이터를 발생하는 풀다운 NMOS드라이버를 포함하는 메인 드라이버를 구비할 수 있다.
본 개시에 따른 실시예들의 메모리 시스템은 제1 반전 칩 선택신호, 제2 반전 칩 선택신호, 명령 및 어드레스, 및 데이터를 각각 전송하는 제1 반전 칩 선택신호 라인, 제2 반전 칩 선택신호 라인, 명령 및 어드레스 라인, 및 데이터 라인; 상기 제1 반전 칩 선택신호, 및 상기 명령 및 어드레스를 입력하고, 상기 데이터를 입출력하는 제1 메모리; 및 상기 제2 반전 칩 선택신호, 상기 명령 및 어드레스, 및 상기 데이터를 입출력하는 제2 메모리를 포함하고, 상기 제1 메모리 및 상기 제2 메모리 각각은 상기 제1 반전 칩 선택신호 또는 제2 반전 칩 선택신호와 상기 명령 및 어드레스에 포함된 명령 신호를 디코딩하여 라이트 명령 또는 리드 명령을 발생하고, 상기 명령 및 어드레스에 포함된 어드레스 신호를 로우 어드레스 또는 컬럼 어드레스로 발생하는 명령 및 어드레스 발생부; 상기 라이트 명령에 응답하여 라이트 레이턴시의 값을 이용하여 활성화되고 상기 라이트 레이턴시의 값 및 버스트 길이의 값을 이용하여 비활성화되는 온-다이 터미네이션 인에이블 신호를 발생하고, 상기 리드 명령에 응답하여 리드 레이턴시의 값을 이용하여 활성화되고 상기 리드 레이턴시의 값 및 상기 버스트 길이의 값을 이용하여 비활성화되는 리드 제어신호를 발생하는 레이턴시 제어신호 발생부; 복수개의 메모리 셀들을 포함하고, 상기 로우 어드레스 및 상기 컬럼 어드레스에 응답하여 선택된 메모리 셀들로/로부터 데이터를 입/출력하는 메모리 셀 어레이; 상기 라이트 명령 및 상기 온-다이 터미네이션 인에이블 신호에 응답하여 제1 온-다이 터미네이션 제어 코드를 입력하여 제1 온-다이 터미네이션 제어신호를 발생하는 온-다이 터미네이션 제어부; 상기 리드 제어신호에 응답하여 인에이블되고, 상기 메모리 셀 어레이로부터 출력되는 데이터에 응답하여 드라이버 제어 코드를 입력하여 풀업 제어신호 또는 풀다운 제어신호를 발생하는 프리 드라이버; 및 상기 풀업 제어신호에 응답하여 "하이"레벨의 출력 데이터를 발생하거나, 상기 제1 온-다이 터미네이션 제어신호에 응답하여 "하이"레벨의 입력 데이터를 출력 전원전압과 동일하거나 작은 제1 하이 전압으로 터미네이션하고, "로우"레벨의 입력 데이터를 상기 제1 하이 전압과 접지전압 사이의 제1 로우 전압으로 터미네이션하는 풀업 NMOS드라이버, 및 상기 풀다운 제어신호에 응답하여 "로우"레벨의 출력 데이터를 발생하는 풀다운 NMOS드라이버를 포함하는 메인 드라이버를 구비할 수 있다.
본 개시에 따른 실시예들에 따르면, 입력 데이터를 출력 전원전압으로 터미네이션할 때 보다 전력 소모가 감소할 수 있고, 입력 데이터를 접지전압으로 터미네이션할 때 보다 입력 데이터의 레벨이 상승되어 입력 드라이버의 회로 구성이 간단할 수 있다.
본 개시에 따른 실시예들에 따르면, 라이트 동작 또는 리드 동작을 수행하지는 않으나 데이터가 입력될 때 입력 데이터를 접지전압으로 터미네이션할 수 있다. 이에 따라, 전력 소모를 감소하면서 입력 데이터를 터미네이션할 수 있다.
도 1은 본 개시에 따른 실시예의 출력 드라이버를 나타내는 도면이다.
도 2는 본 개시에 따른 실시예의 풀업 온-다이 터미네이션 동작 시의 제1 하이 전압 및 제1 로우 전압을 나타내는 것이다.
도 3은 본 개시에 따른 실시예의 출력 드라이버를 나타내는 도면이다.
도 4는 본 개시에 따른 실시예의 풀다운 온-다이 터미네이션 동작 시의 제2 하이 전압 및 제2 로우 전압을 나타내는 것이다.
도 5 내지 8은 본 개시에 따른 실시예의 출력 드라이버를 각각 나타내는 도면들이다.
도 9 및 10은 본 개시에 따른 실시예의 반도체 메모리 장치를 각각 나타내는 블록도들이다.
도 11은 본 개시에 따른 실시예의 메모리 시스템을 나타내는 블록도이다.
도 12는 본 개시에 따른 실시예의 제어부로부터 제1 메모리 및 제2 메모리로 인가되는 명령 및 어드레스의 명령 진리표를 나타내는 것이다.
도 13 및 14는 본 개시에 따른 실시예의 메모리 시스템의 동작을 설명하기 위한 동작 타이밍도들이다.
도 2는 본 개시에 따른 실시예의 풀업 온-다이 터미네이션 동작 시의 제1 하이 전압 및 제1 로우 전압을 나타내는 것이다.
도 3은 본 개시에 따른 실시예의 출력 드라이버를 나타내는 도면이다.
도 4는 본 개시에 따른 실시예의 풀다운 온-다이 터미네이션 동작 시의 제2 하이 전압 및 제2 로우 전압을 나타내는 것이다.
도 5 내지 8은 본 개시에 따른 실시예의 출력 드라이버를 각각 나타내는 도면들이다.
도 9 및 10은 본 개시에 따른 실시예의 반도체 메모리 장치를 각각 나타내는 블록도들이다.
도 11은 본 개시에 따른 실시예의 메모리 시스템을 나타내는 블록도이다.
도 12는 본 개시에 따른 실시예의 제어부로부터 제1 메모리 및 제2 메모리로 인가되는 명령 및 어드레스의 명령 진리표를 나타내는 것이다.
도 13 및 14는 본 개시에 따른 실시예의 메모리 시스템의 동작을 설명하기 위한 동작 타이밍도들이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시예들의 출력 드라이버, 및 이를 구비하는 반도체 메모리 장치 및 메모리 시스템을 설명하면 다음과 같다.
도 1은 본 개시에 따른 실시예의 출력 드라이버를 나타내는 도면으로, 출력 드라이버(100)는 온-다이 터미네이션(ODT: On-Die Termination) 제어부(12), 풀업 프리 드라이버(14-1), 풀다운 프리 드라이버(14-2), 및 메인 드라이버(16)를 포함할 수 있다. 메인 드라이버(16)는 풀업 NMOS드라이버(16-1) 및 풀다운 NMOS드라이버(16-2)를 포함할 수 있다. 풀업 NMOS드라이버(16-1)는 전원전압(VDDQ)과 노드(N) 사이에 병렬 연결된 n개의 NMOS트랜지스터들(UN1 ~ UNn)을 포함하고, 풀다운 NMOS드라이버(16-2)는 노드(N)과 접지전압(VSS) 사이에 병렬 연결된 n개의 NMOS트랜지스터들(DN1 ~ DNn)을 포함할 수 있다.
또한, ODT 제어부(12), 풀업 프리 드라이버(14-1), 및 풀다운 프리 드라이버(14-2)로 인가되는 내부 전원전압(VDD2)은 풀업 NMOS드라이버(16-1)로 인가되는 출력 전원전압(VDDQ)과 동일하거나 높을 수 있다. 일 예로서, VDDQ가 1V인 경우, VDD2는 1V일 수 있다. 이에 따라, 풀업 제어신호(rdc1)의 “하이”레벨은 1V일 수 있다. 다른 예로서, VDDQ가 0.5V인 경우, VDD2는 1V일 수 있다. ODT 제어부(12), 풀업 프리 드라이버(14-1), 풀다운 프리 드라이버(14-2), 및 풀다운 NMOS드라이버(16-2)로 인가되는 접지전압(VSS)은 동일할 수 있다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
ODT 제어부(12)는 라이트 동작 시에 라이트 명령(WR) 및 온-다이 터미네이션 인에이블 신호(ODTEN)에 응답하여 제1 온-다이 터미네이션 제어 코드(ODTC1)를 입력하여 제1 온-다이 터미네이션 제어신호(odtc1)를 발생할 수 있다. 예를 들면, 제1 온-다이 터미네이션 제어신호(odtc1)는 n비트 데이터일 수 있다.
풀업 프리 드라이버(14-1)는 리드 동작 시에 리드 제어신호(RLC)에 응답하여 인에이블되어, 데이터(D)가 “하이”레벨이면, 드라이버 제어 코드(RDC) 중 일부 비트를 풀업 제어신호(rdc1)로 발생할 수 있다. 예를 들면, 드라이버 제어 코드(RDC)가 2n 비트 데이터이면, 풀업 프리 드라이버(14-1)는 2n 비트 데이터 중 상위 n 비트 데이터를 풀업 제어신호(rdc1)로 발생할 수 있다.
풀다운 프리 드라이버(14-2)는 리드 동작 시에 리드 제어신호(RLC)에 응답하여 인에이블되어, 데이터(D)가 “로우”레벨이면, 드라이버 제어 코드(RDC) 중 나머지 비트를 풀다운 제어신호(rdc2)로 발생할 수 있다. 예를 들면, 드라이버 제어 코드(RDC)가 2n 비트 데이터이면, 풀다운 프리 드라이버(14-2)는 2n 비트 데이터 중 하위 n 비트 데이터를 풀다운 제어신호(rdc2)로 발생할 수 있다.
NMOS트랜지스터들(UN1 ~ UNn)은 풀업 제어신호(rdc1)에 응답하여 온 또는 오프될 수 있다. 예를 들면, NMOS트랜지스터들(UN1 ~ UNn) 각각은 n비트 풀업 제어신호(rdc1)의 각 비트가 “하이”레벨이면 온되어 데이터 단자(DQP)를 통하여 “하이”레벨의 데이터를 발생할 수 있다. 이 경우, 온되는 NMOS트랜지스터들(UN1 ~ UNn)의 수가 많으면 병렬로 연결되는 저항의 수가 증가하여 풀업 NMOS드라이버(16-1)의 저항 값이 감소될 수 있다. 따라서, 풀업 NMOS드라이버(16-1)의 구동 능력이 증가될 수 있다.
또한, NMOS트랜지스터들(UN1 ~ UNn)은 n비트의 제1 온-다이 터미네이션 제어신호(odtc1)의 각 비트에 응답하여 온 또는 오프되어 저항 값이 결정되고 풀업 온-다이 터미네이션 저항으로 사용될 수 있다. 예를 들면, NMOS트랜지스터들(UN1 ~ UNn)은 풀업 온-다이 터미네이션 저항으로 사용될 때, 도 2에 도시된 바와 같이, 데이터 단자(DQP)를 통하여 인가되는 “하이”레벨의 데이터를 출력 전원전압(VDDQ)과 동일하거나 출력 전원전압(VDDQ) 보다 소정 전압(예를 들면, NMOS트랜지스터의 문턱전압(Vth)) 만큼 낮은 제1 하이 전압(VOH1)으로 터미네이션하고, “로우”레벨의 데이터를 제1 하이 전압과 접지전압(VSS) 사이의 제1 로우 전압(VOL1)으로 터미네이션할 수 있다.
즉, 풀업 NMOS드라이버(16-1)는 리드 동작 시에는 드라이버로 사용되어 데이터 단자(DQP)를 통하여 데이터를 출력하고, 라이트 동작 시에는 풀업 온-다이 터미네이션 저항으로 사용되어 데이터 단자(DQP)를 통하여 인가되는 데이터를 터미네이션할 수 있다.
NMOS트랜지스터들(DN1 ~ DNn)은 풀다운 제어신호(rdc2)에 응답하여 온 또는 오프될 수 있다. 예를 들면, NMOS트랜지스터들(DN1 ~ DNn) 각각은 n비트 풀다운 제어신호(rdc2)의 각 비트가 “하이”레벨이면 온되어 데이터 단자(DQP)를 통하여 “로우”레벨의 데이터를 발생할 수 있다. 이 경우, 온되는 NMOS트랜지스터들(DN1 ~ DNn)의 수가 많으면 병렬로 연결되는 저항의 수가 증가하여 풀다운 NMOS드라이버(16-2)의 저항 값이 감소될 수 있다. 따라서, 풀다운 NMOS드라이버(16-2)의 구동 능력이 증가될 수 있다.
도 3은 본 개시에 따른 실시예의 출력 드라이버를 나타내는 도면으로, 출력 드라이버(100')는 도 1에 도시된 출력 드라이버(100)의 ODT 제어부(12) 및 풀다운 NMOS드라이버(16-2)를 ODT 제어부(12') 및 풀다운 NMOS드라이버(16-2')(메인 드라이버(16')에 포함됨)로 대체하여 구성될 수 있다.
도 3에 도시된 블록들 중 도 1에 도시된 블록들과 동일한 참조 번호를 가지는 블록들은 도 1에 도시된 블록들과 동일한 구성 및 기능을 가질 수 있다. 여기에서는 대체되는 블록들의 기능에 대해서만 설명하기로 한다.
ODT 제어부(12')는 라이트 동작 시에 라이트 명령(WR) 및 온-다이 터미네이션 인에이블 신호(ODTEN)에 응답하여 제1 온-다이 터미네이션 제어 코드(ODTC1)를 입력하여 제1 온-다이 터미네이션 제어신호(odtc1)를 발생하고, 논-타겟 라이트 명령(NWR) 또는 논-타겟 리드 명령(NRD) 및 온-다이 터미네이션 인에이블 신호(ODTEN)에 응답하여 제2 온-다이 터미네이션 제어 코드(ODTC2)를 입력하여 제2 온-다이 터미네이션 제어신호(odtc2)를 발생할 수 있다. 논-타겟 라이트 명령(NWR) 또는 논-타겟 리드 명령(NRD)은 라이트 동작 또는 리드 동작은 수행되지 않으나 데이터가 입력될 때 발생될 수 있다. 즉, ODT 제어부(12')는 라이트 동작 시에 데이터 단자(DQP)를 통하여 데이터가 입력되는 동안 제1 온-다이 터미네이션 제어신호(odtc1)를 발생하고, 논-타겟 라이트 명령(NWR) 또는 논-타겟 리드 명령(NRD)이 인가되면 데이터 단자(DQP)를 통하여 데이터가 입력되는 동안 제2 온-다이 터미네이션 제어신호(odtc2)를 발생할 수 있다. 예를 들면, 제1 온-다이 터미네이션 제어신호(odtc1) 및 제2 온-다이 터미네이션 제어신호(odtc2) 각각은 n비트 데이터일 수 있다.
풀다운 NMOS드라이버(16-2')는 도 1에 도시된 풀다운 NMOS드라이버(16-2)와 동일한 구성 및 기능을 가질 수 있다. 추가적으로, NMOS트랜지스터들(DN1 ~ DNn)은 제2 온-다이 터미네이션 제어신호(odtc2)에 응답하여 온 또는 오프되어 저항 값이 결정되고 풀다운 온-다이 터미네이션 저항으로 사용될 수 있다. 온되는 NMOS트랜지스터들(DN1 ~ DNn)의 갯수가 증가할수록 저항 값이 감소될 수 있다. NMOS트랜지스터들(UN1 ~ UNn)은 풀다운 온-다이 터미네이션 저항으로 사용될 때, 도 4에 도시된 바와 같이, 데이터 단자(DQP)를 통하여 “로우”레벨의 데이터가 인가되면 접지전압(VSS)인 제2 로우 전압(VOL2)으로 터미네이션하고, “하이”레벨의 데이터가 인가되면 제1 하이 전압(VOH1) 보다 작은 제2 하이 전압(VOH2)으로 터미네이션 할 수 있다.
즉, 풀다운 NMOS드라이버(16-2')는 리드 동작 시에는 드라이버로 사용되어 데이터 단자(DQP)를 통하여 데이터를 출력하고, 논-타겟 라이트 명령(NWR) 또는 논-타겟 리드 명령(NRD)가 인가되면 풀다운 온-다이 터미네이션 저항으로 사용되어 데이터 단자(DQP)를 통하여 인가되는 데이터를 터미네이션할 수 있다.
도 1 또는 3에 도시된 실시예의 메인 드라이버(16 또는 16')는 리드 동작 시에 드라이버로서 사용되고, 풀업 NMOS드라이버(16-1)는 라이트 동작 시에 데이터가 입력될 때 풀업 온-다이 터미네이션 저항으로 사용되고, 풀다운 NMOS드라이버(16-2')는 라이트 동작 또는 리드 동작은 수행되지 않으나 데이터가 입력될 때 풀다운 온-다이 터미네이션 저항으로 사용될 수 있다.
도시하지는 않았지만, 도 3에 도시된 ODT 제어부(12')는 라이트 동작 시에 라이트 명령(WR) 및 온-다이 터미네이션 인에이블 신호(ODTEN)에 응답하여 제2 온-다이 터미네이션 제어 코드(ODTC2)를 입력하여 제2 온-다이 터미네이션 제어신호(odtc2)를 발생하고, 논-타겟 라이트 명령(NWR) 또는 논-타겟 리드 명령(NRD) 및 온-다이 터미네이션 인에이블 신호(ODTEN)에 응답하여 제1 온-다이 터미네이션 제어 코드(ODTC1)를 입력하여 제1 온-다이 터미네이션 제어신호(odtc1)를 발생할 수 있다. 이 경우, 도 3에 도시된 실시예의 메인 드라이버는 리드 동작 시에 드라이버로서 사용되고, 풀다운 NMOS드라이버(16-2')는 라이트 동작 시에 데이터가 입력될 때 풀업 온-다이 터미네이션 저항으로 사용되고, 풀업 NMOS드라이버(16-1)는 라이트 동작 또는 리드 동작은 수행되지 않으나 데이터가 입력될 때 풀업 온-다이 터미네이션 저항으로 사용될 수 있다.
도 5는 본 개시에 따른 실시예의 출력 드라이버를 나타내는 도면으로, 출력 드라이버(100-1)는 도 1에 도시된 출력 드라이버(100)의 ODT 제어부(12) 및 풀업 NMOS드라이버(16-1)를 ODT 제어부(12-1) 및 풀업 NMOS드라이버(16-1')(메인 드라이버(16”)에 포함됨)로 대체하고, 풀업 온-다이 터미네이션 저항(18)을 추가적으로 포함하여 구성될 수 있다. 풀업 온-다이 터미네이션 저항(18)은 출력 전원전압(VDDQ)과 노드(N) 사이에 병렬 연결된 n개의 NMOS트랜지스터들(ON1 ~ ONn)을 포함할 수 있다.
도 5에 도시된 블록들 중 도 1에 도시된 블록들과 동일한 참조 번호를 가지는 블록들은 도 1에 도시된 블록들과 동일한 구성 및 기능을 가질 수 있다. 여기에서는 대체되는 블록들의 기능에 대해서만 설명하기로 한다.
ODT 제어부(10-1)는 도 1에 도시된 ODT 제어부(12)와 동일한 기능을 수행하여 제1 온-다이 터미네이션 제어신호(odtc1)를 발생할 수 있다.
풀업 NMOS드라이버(16-1')는 도 1에 도시된 풀업 NMOS드라이버(16-1)와 마찬가지로 리드 동작 시에 드라이버로 사용되어 데이터 단자(DQP)를 통하여 데이터를 출력할 수 있다. 반면에, 풀업 NMOS드라이버(16-1')는 풀업 온-다이 터미네이션 저항으로 사용되지 않을 수 있다.
풀업 온-다이 터미네이션 저항(18)은 제1 온-다이 터미네이션 제어신호(odtc1)에 응답하여 저항 값이 결정될 수 있다. NMOS트랜지스터들(ON1 ~ ONn) 각각은 n비트의 제1 온-다이 터미네이션 제어신호(odtc1)의 각 비트에 응답하여 온 또는 오프되어 저항 값이 결정되고 풀업 온-다이 터미네이션 저항으로 사용될 수 있다. 온되는 NMOS트랜지스터들(ON1 ~ ONn)의 수가 증가할수록 저항 값이 감소될 수 있다. NMOS트랜지스터들(ON1 ~ ONn)이 풀업 온-다이 터미네이션 저항으로 사용될 때, 도 2에 도시된 바와 같이, 데이터 단자(DQP)를 통하여 인가되는 “하이”레벨의 데이터를 출력 전원전압(VDDQ)과 동일하거나 출력 전원전압(VDDQ) 보다 소정 전압(예를 들면, NMOS트랜지스터의 문턱전압(Vth)) 만큼 낮은 제1 하이 전압(VOH1)으로 터미네이션하고, “로우”레벨의 데이터를 제1 하이 전압과 접지전압(VSS) 사이의 제1 로우 전압(VOL1)으로 터미네이션할 수 있다.
도 6은 본 개시에 따른 출력 드라이버를 나타내는 도면으로, 출력 드라이버(100-1')는 도 5에 도시된 출력 드라이버(100-1)의 ODT 제어부(12-1) 및 풀다운 NMOS드라이버(16-2)를 ODT 제어부(12-1') 및 풀다운 NMOS드라이버(16-2')(메인 드라이버(16”')에 포함됨)로 대체하여 구성될 수 있다.
도 6에 도시된 블록들 중 도 5에 도시된 블록들과 동일한 참조 번호를 가지는 블록들은 도 5에 도시된 블록들과 동일한 구성 및 기능을 가질 수 있다. 여기에서는 대체되는 블록들의 기능에 대해서만 설명하기로 한다.
도 6을 참조하면, ODT 제어부(12-1')는 도 3에 도시된 ODT 제어부(12')와 동일한 구성 및 기능을 가질 수 있다.
풀다운 NMOS드라이버(16-2')는 도 3에 도시된 풀다운 NMOS드라이버(16-2')와 동일한 구성 및 기능을 가질 수 있다.
도 6에 도시된 풀업 NMOS드라이버(16-1')는 리드 동작 시에 풀업 드라이버로서 사용되고, 풀업 온-다이 터미네이션 저항(18)은 라이트 동작 시에 데이터가 입력될 때 도 2에 도시된 바와 같이 데이터를 터미네이션할 수 있고, 풀다운 NMOS드라이버(16-2')는 리드 동작 시에 풀다운 드라이버로서 사용되고, 라이트 동작 또는 리드 동작은 수행되지 않으나 데이터가 입력될 때 도 4에 도시된 바와 같이 데이터를 터미네이션하는 풀다운 온-다이 터미네이션 저항으로 사용될 수 있다.
도시하지는 않았지만, 도 6에 도시된 ODT 제어부(12-1')는 라이트 동작 시에 라이트 명령(WR) 및 온-다이 터미네이션 인에이블 신호(ODTEN)에 응답하여 제2 온-다이 터미네이션 제어 코드(ODTC2)를 입력하여 제2 온-다이 터미네이션 제어신호(odtc2)를 발생하고, 논-타겟 라이트 명령(NWR) 또는 논-타겟 리드 명령(NRD) 및 온-다이 터미네이션 인에이블 신호(ODTEN)에 응답하여 제1 온-다이 터미네이션 제어 코드(ODTC1)를 입력하여 제1 온-다이 터미네이션 제어신호(odtc1)를 발생할 수 있다. 이 경우, 도 6에 도시된 실시예의 풀다운 NMOS드라이버(16-2')는 리드 동작 시에 풀다운 드라이버로서 사용되고, 라이트 동작 시에 데이터가 입력될 때 풀다운 온-다이 터미네이션 저항으로 사용되고, 풀업 온-다이 터미네이션 저항(18)은 라이트 동작 또는 리드 동작은 수행되지 않으나 데이터가 입력될 때 풀업 온-다이 터미네이션 저항으로 사용될 수 있다.
도 7은 본 개시에 따른 출력 드라이버를 나타내는 도면으로, 출력 드라이버(100-2)는 도 5에 도시된 출력 드라이버(100-1)의 ODT 제어부(12-1) 및 풀업 온-다이 터미네이션 저항(18)을 ODT 제어부(12-2) 및 풀업 온-다이 터미네이션 저항(18')으로 대체하여 구성될 수 있다. 온-다이 터미네이션 저항(18')은 출력 전원전압(VDDQ)과 노드(N) 사이에 병렬 연결된 n개의 PMOS트랜지스터들(OP1 ~ OPn)을 포함할 수 있다.
도 7에 도시된 블록들 중 도 5에 도시된 블록들과 동일한 참조 번호를 가지는 블록들은 도 5에 도시된 블록들과 동일한 구성 및 기능을 가질 수 있다. 여기에서는 대체되는 블록들의 기능에 대해서만 설명하기로 한다.
ODT 제어부(12-2)는 도 5에 도시된 ODT 제어부(12-1)와 동일한 기능을 수행하여 제1 온-다이 터미네이션 제어신호(odtc1')를 발생할 수 있다. 제1 온-다이 터미네이션 제어신호(odtc1')는 도 5에 도시된 제1 온-다이 터미네이션 제어신호(odtc1)와 반대 위상을 가질 수 있다.
풀업 온-다이 터미네이션 저항(18')은 제1 온-다이 터미네이션 제어신호(odtc1')에 응답하여 저항 값이 결정될 수 있다. PMOS트랜지스터들(OP1 ~ OPn) 각각은 n비트의 제1 온-다이 터미네이션 제어신호(odtc1')의 각 비트에 응답하여 온 또는 오프되어 풀업 온-다이 터미네이션 저항으로 사용될 수 있다. 온되는 PMOS트랜지스터들(OP1 ~ OPn)의 수가 증가할수록 저항 값이 감소될 수 있다. 도 2에 도시된 바와 같이, PMOS트랜지스터들(OP1 ~ OPn)은 데이터 단자(DQP)를 통하여 인가되는 “하이”레벨의 데이터를 출력 전원전압(VDDQ)과 동일한 제1 하이 전압(VOH1)으로 터미네이션하고, “로우”레벨의 데이터를 제1 하이 전압과 접지전압(VSS) 사이의 제1 로우 전압(VOL1)으로 터미네이션할 수 있다.
도 8은 본 개시에 따른 실시예의 출력 드라이버를 나타내는 도면으로, 출력 드라이버(100-2')는 도 7에 도시된 출력 드라이버(100-2)의 ODT 제어부(12-2) 및 풀다운 NMOS드라이버(16-2)를 ODT 제어부(12-2') 및 풀다운 NMOS드라이버(16-2')(메인 드라이버(16”')에 포함됨)로 대체하여 구성될 수 있다.
도 8에 도시된 블록들 중 도 7에 도시된 블록들과 동일한 참조 번호를 가지는 블록들은 도 7에 도시된 블록들과 동일한 구성 및 기능을 가질 수 있다. 여기에서는 대체되는 블록들의 기능에 대해서만 설명하기로 한다.
ODT 제어부(12-2')는 라이트 명령(WR) 및 온-다이 터미네이션 인에이블 신호(ODTEN)에 응답하여 제1 온-다이 터미네이션 제어 코드(ODTC1)를 입력하여 제1 온-다이 터미네이션 제어신호(odtc1')를 발생하고, 논-타겟 라이트 명령(NWR) 또는 논-타겟 리드 명령(NRD) 및 온-다이 터미네이션 인에이블 신호(ODTEN)에 응답하여 제2 온-다이 터미네이션 제어 코드(ODTC2)를 입력하여 제2 온-다이 터미네이션 제어신호(odtc2')를 발생할 수 있다. 제1 온-다이 터미네이션 제어신호(odtc1')는 도 6에 도시된 제1 온-다이 터미네이션 제어신호(odtc1)와 반대 위상을 가질 수 있다. 논-타겟 라이트 명령(NWR) 또는 논-타겟 리드 명령(NRD)은 라이트 동작 또는 리드 동작은 수행되지 않으나 데이터가 입력될 때 발생될 수 있다. 즉, ODT 제어부(12')는 라이트 동작 시에 데이터 단자(DQP)를 통하여 데이터가 입력될 때 제1 온-다이 터미네이션 제어신호(odtc1')를 발생하고, 라이트 동작 또는 리드 동작이 수행되지는 않으나 데이터 단자(DQP)를 통하여 데이터가 입력될 때 제2 온-다이 터미네이션 제어신호(odtc2')를 발생할 수 있다. 예를 들면, 제1 온-다이 터미네이션 제어신호(odtc1) 및 제2 온-다이 터미네이션 제어신호(odtc2) 각각은 n비트 데이터일 수 있다.
풀다운 NMOS드라이버(16-2')는 도 6에 도시된 풀다운 NMOS드라이버(16-2')와 동일한 구성 및 기능을 가질 수 있다.
도 8에 도시된 풀업 NMOS드라이버(16-1')는 리드 동작 시에 풀업 드라이버로서 사용되고, 풀업 온-다이 터미네이션 저항(18')은 라이트 동작 시에 데이터가 입력될 때 도 2에 도시된 바와 같이 데이터를 터미네이션할 수 있고, 풀다운 NMOS드라이버(16-2')는 리드 동작 시에 풀다운 드라이버로서 사용되고, 라이트 동작 또는 리드 동작은 수행되지 않으나 데이터가 입력될 때 도 4에 도시된 바와 같이 데이터를 터미네이션하는 풀다운 온-다이 터미네이션 저항으로 사용될 수 있다.
도시하지는 않았지만, 도 8에 도시된 ODT 제어부(12-2')는 라이트 동작 시에 라이트 명령(WR) 및 온-다이 터미네이션 인에이블 신호(ODTEN)에 응답하여 제2 온-다이 터미네이션 제어 코드(ODTC2)를 입력하여 제2 온-다이 터미네이션 제어신호(odtc2)를 발생하고, 논-타겟 라이트 명령(NWR) 또는 논-타겟 리드 명령(NRD) 및 온-다이 터미네이션 인에이블 신호(ODTEN)에 응답하여 제1 온-다이 터미네이션 제어 코드(ODTC1)를 입력하여 제1 온-다이 터미네이션 제어신호(odtc1)를 발생할 수 있다. 이 경우, 도 8에 도시된 실시예의 풀다운 NMOS드라이버(16-2')는 리드 동작 시에 풀다운 드라이버로서 사용되고, 라이트 동작 시에 데이터가 입력될 때 풀다운 온-다이 터미네이션 저항으로 사용되고, 풀업 온-다이 터미네이션 저항(18')은 라이트 동작 또는 리드 동작은 수행되지 않으나 데이터가 입력될 때 풀업 온-다이 터미네이션 저항으로 사용될 수 있다.
도 7 또는 8에 도시된 것처럼, 풀업 온-다이 터미네이션 저항(18')이 PMOS트랜지스터들(OP1 ~ OPn)으로 구성되는 경우에, 출력 전원전압(VDDQ)이 내부 전원전압(VDD2) 보다 작을 수 있다.
일 예로서, 도 1, 또는 5 및 도 2를 참조하면, VDDQ가 1V, VDD2가 1V, VSS가 0V이고, NMOS트랜지스터의 문턱전압(Vth)이 0.5V인 경우에, 제1 하이 전압(VOH1)은 VDDQ-Vth로서 0.5V이고, 제1 로우 전압(VOL1)은 0.25V일 수 있다. 다른 예로서, 도 1, 5, 또는 7 및 도 2를 참조하면, VDDQ가 0.5V, VDD2가 1V, VSS가 0V이고, NMOS트랜지스터의 문턱전압(Vth)이 0.5V이고, PMOS트랜지스터의 문턱전압(Vth)가 -0.5V인 경우에도, 제1 하이 전압(VOH1)은 VDDQ로서 0.5V이고, 제1 로우 전압(VOL1)은 0.25V일 수 있다. 만일 수신 장치(예를 들면, 반도체 메모리 장치)와 송신 장치(예를 들면, 제어부) 각각이 도 1, 5, 또는 7에 도시된 출력 드라이버를 포함한다고 가정하면, 제1 하이 전압(VOH1)과 제1 로우 전압(VOL1)은 수신 장치의 풀업 NMOS드라이버 또는 풀업 온-다이 터미네이션 저항의 제1 온-다이 터미네이션 제어신호(odtc1 또는 odtc1')에 따른 저항 값과 송신 장치의 풀업 NMOS 드라이버의 풀업 제어신호(rdc1)에 따른 저항 값 및 풀다운 NMOS드라이버의 풀다운 제어신호(rdc2)에 따른 저항 값에 기초하여 얻어질 수 있다.
또한, 일 예로서, 도 1, 또는 6 및 도 4를 참조하면, VDDQ가 1V, VDD2가 1V, VSS가 0V이고, NMOS트랜지스터의 문턱전압(Vth)이 0.5V인 경우에, 제2 하이 전압(VOH2)은 0.25V이고, 제2 로우 전압(VOL2)은 접지전압(VSS)으로 0V일 수 있다. 다른 예로서, 도 1, 5, 또는 7 및 도 4를 참조하면, VDDQ가 0.5V, VDD2가 1V, VSS가 0V이고, NMOS트랜지스터의 문턱전압(Vth)이고, PMOS트랜지스터(Vth)의 문턱전압(Vth)이 -0.5V인 경우에도, 제2 하이 전압(VOH2)은 0.25V이고, 제2 로우 전압(VOL2)은 0V일 수 있다. 만일 수신 장치와 송신 장치 각각이 도 1에 도시된 출력 드라이버를 포함한다고 가정하면, 제2 하이 전압(VOH2)과 제2 로우 전압(VOL2)은 수신 장치의 풀다운 NMOS드라이버의 제2 온-다이 터미네이션 제어신호(odtc2)에 따른 저항 값과 송신 장치의 풀업 NMOS 드라이버의 풀업 제어신호(rdc1)에 따른 저항 값 및 풀다운 NMOS드라이버의 풀다운 제어신호(rdc2)에 따른 저항 값에 기초하여 얻어질 수 있다.
도시하지는 않았지만, 본 개시에 따른 실시예의 출력 드라이버는 노드(N)와 접지전압(VSS) 사이에 연결된 풀다운 온-다이 터미네이션 저항을 추가적으로 포함할 수 있다. 이 경우, 풀다운 온-다이 터미네이션 저항은 노드(N)와 접지전압(VSS) 사이에 병렬 연결된 n개의 NMOS트랜지스터들을 포함할 수 있다. n개의 NMOS트랜지스터들은 제2 온-다이 터미네이션 제어신호(odtc2)에 응답하여 온 또는 오프되어 도 4에 도시된 바와 같이 데이터를 터미네이션 할 수 있다. 이 경우, 풀다운 NMOS드라이버(16-2 또는 16-2')는 드라이버로서만 사용되고, 풀다운 온-다이 터미네이션 저항으로 사용되지 않을 수 있다.
도 9는 본 개시에 따른 실시예의 반도체 메모리 장치를 나타내는 블록도로서, 반도체 메모리 장치(200)는 내부 클럭신호 발생부(20), 명령 및 어드레스 발생부(22), 모드 설정 레지스터(24), 레이턴시 제어신호 발생부(26), 로우 어드레스 발생부(28), 컬럼 어드레스 발생부(30), 로우 디코더(32), 컬럼 디코더(34), 메모리 셀 어레이(36), 라이트 경로부(38), 리드 경로부(40), 입력 드라이버(42), 프리 드라이버(44), 메인 드라이버(46), 및 ODT 제어부(48)를 포함할 수 있다. 추가적으로, 클럭신호(CK)가 인가되는 클럭신호 단자(CKP), 반전 칩 선택신호(CSB)가 인가되는 반전 칩 선택신호 단자(CSBP), 명령 및 어드레스(CA)가 인가되는 명령 및 어드레스 단자(CAP), 및 데이터(DQ)가 입출력되는 데이터 단자(DQP)를 포함할 수 있다.
도 9에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
내부 클럭신호 발생부(20)는 클럭신호(CK)를 수신하여 클럭신호(CK)에 동기된 내부 클럭신호(ICK)를 발생할 수 있다.
명령 및 어드레스 발생부(22)는 클럭신호(CK)에 응답하여 반전 칩 선택신호(CSB)와 명령 및 어드레스(CA)를 입력하여 반전 칩 선택신호(CSB)와 명령 및 어드레스(CA)에 포함된 명령 신호들을 디코딩하여 내부 명령을 발생하고, 내부 명령에 응답하여 명령 및 어드레스(CA)에 포함된 어드레스 신호들을 로우 어드레스(RA), 컬럼 어드레스(CA), 또는 모드 설정 코드(OPC)로 발생할 수 있다. 내부 명령은 액티브 명령(ACT), 라이트 명령(WR), 리드 명령(RD), 또는 모드 설정 명령(MRS)일 수 있다. 명령 및 어드레스 발생부(22)는 액티브 명령(ACT)에 응답하여 로우 어드레스(RA)를 발생하고, 라이트 명령(WR) 또는 리드 명령(RD)에 응답하여 컬럼 어드레스(CA)를 발생하고, 모드 설정 명령(MRS)에 응답하여 모드 설정 코드(OPC)를 발생할 수 있다.
모드 설정 레지스터(24)는 모드 설정 명령(MRS)에 응답하여 모드 설정 코드(OPC)를 입력하여 제1 온-다이 터미네이션 제어 코드(ODTC1), 드라이버 제어 코드(RDC), 라이트 레이턴시(WL), 리드 레이턴시(RL), 및 버스트 길이(BL)를 설정할 수 있다.
레이턴시 제어신호 발생부(26)는 라이트 명령(WR)에 응답하여 라이트 제어신호(WLC), 및 온-다이 터미네이션 인에이블 신호(ODTEN)를 발생하고, 리드 명령(RD)에 응답하여 리드 제어신호(RLC)를 발생할 수 있다. 레이턴시 제어신호 발생부(26)는 라이트 명령(WR)이 발생되면, 라이트 레이턴시(WL)의 값을 이용하여 활성화되고 라이트 레이턴시(WL)의 값 및 버스트 길이(BL)의 값을 이용하여 비활성화되는 라이트 제어신호(WLC) 및 온-다이 터미네이션 인에이블 신호(ODTEN)를 발생할 수 있다. 또한, 레이턴시 제어신호 발생부(26)는 리드 명령(RD)이 발생되면, 리드 레이턴시(RL)의 값을 이용하여 활성화되고 리드 레이턴시(RL)의 값 및 버스트 길이(BL)의 값을 이용하여 비활성화되는 리드 제어신호(RLC)를 발생할 수 있다.
로우 어드레스 발생부(28)는 로우 어드레스(RA)를 로우 어드레스 신호(ra)로 발생할 수 있다.
컬럼 어드레스 발생부(30)는 컬럼 어드레스(CA)를 컬럼 어드레스 신호(ca)로 발생할 수 있다.
로우 디코더(32)는 로우 어드레스 신호(ra)를 디코딩하여 워드라인 선택신호들(wl)을 발생할 수 있다.
컬럼 디코더(34)는 컬럼 어드레스 신호(ca)를 디코딩하여 컬럼 선택신호들(csl)을 발생할 수 있다.
메모리 셀 어레이(36)는 워드라인 선택신호들(wl) 및 컬럼 선택신호들(csl)에 응답하여 선택된 복수개의 메모리 셀들로/로부터 데이터(DIO)를 입출력할 수 있다.
라이트 경로부(38)는 데이터(DI)를 입력하여 데이터(DIO)를 발생할 수 있다. 라이트 경로부(38)는 버스트 길이(BL)의 값에 해당하는 갯수 만큼 데이터(DI)를 순차적으로 입력하여 병렬로 데이터(DIO)를 발생할 수 있다.
리드 경로부(40)는 데이터(DIO)를 입력하여 데이터(D)를 발생할 수 있다. 리드 경로부(40)는 병렬로 입력되는 데이터(DIO)를 버스트 길이(BL)의 값에 해당하는 갯수 만큼 데이터(D)를 순차적으로 발생할 수 있다.
입력 드라이버(42)는 라이트 제어신호(WLC)에 응답하여 인에이블되고 입력 데이터(DQI)를 입력하여 데이터(DI)를 발생할 수 있다.
프리 드라이버(44)(도 1, 3, 5 내지 8의 프리 드라이버(14))는 리드 제어신호(RLC)에 응답하여 인에이블되고 “하이”레벨의 데이터(D)에 응답하여 드라이버 제어 코드(RDC) 중 일부 비트를 풀업 제어신호(도 1, 3, 5 내지 8의 rdc1)로 발생하고, “로우”레벨의 데이터(D)에 응답하여 드라이버 제어 코드(RDC) 중 나머지 비트를 풀다운 제어신호(도 1, 3, 5 내지 8의 rdc2)로 발생할 수 있다.
메인 드라이버(46)는 풀업 제어신호(rdc1)에 응답하여 풀업 NMOS드라이버(도 1의 16-1)의 구동 능력이 조절되어 “하이”레벨의 출력 데이터(DQO)를 발생하고, 풀다운 제어신호(rdc2)에 응답하여 풀다운 NMOS드라이버(도 1의 16-2)의 구동 능력이 조절되어 “로우”레벨의 출력 데이터(DQ0)를 발생할 수 있다.
ODT 제어부(48)는 온-다이 터미네이션 인에이블 신호(ODTEN)에 응답하여 제1 온-다이 터미네이션 제어 코드(ODTC1)를 제1 온-다이 터미네이션 제어신호(도 1의 odtc1)로 발생할 수 있다.
도시하지는 않았지만, 도 9의 반도체 메모리 장치(200)는 풀업 온-다이 터미네이션 저항(도 5, 6, 7, 또는 8의 18 또는 18')을 추가적으로 포함할 수 있다.
도 9에 도시된 반도체 메모리 장치(200)의 메인 드라이버(46)는 리드 동작 시에 출력 데이터(DQO)를 발생하고, 라이트 동작 시에 데이터 단자(DQP)를 통하여 인가되는 데이터를 도 2에 도시된 바와 같이 터미네이션할 수 있다. 즉, 도 9에 도시된 메인 드라이버(46)는 라이트 동작 시에 출력 전원전압(VDDQ)에서 소정 전압을 뺀 전압이거나 출력 전원전압(VDDQ)과 동일한 제1 하이 전압(VOH1), 또는 접지전압(VSS) 보다 높은 제1 로우 전압(VOL1)(예를 들면, 제1 하이 전압과 접지전압 사이의 전압)을 가지는 입력 데이터(DQI)를 발생할 수 있다. 이에 따라, 입력 데이터(DQI)를 전원전압으로 터미네이션하는 경우 보다 전력 소모가 감소할 수 있고, 입력 데이터(DQI)를 접지전압으로 터미네이션하는 경우보다 입력 데이터(DQI)의 레벨이 상승되어 입력 드라이버(42)의 회로 구성이 간단할 수 있다. 즉, 입력 데이터(DQI)의 스윙 레벨이 상승되어 입력 드라이버(42)의 회로 구성 시에 PMOS트랜지스터 뿐만 아니라 NMOS트랜지스터를 사용하여 입력 데이터(DQI)를 처리하는 것이 용이할 수 있다.
도 10은 본 개시에 따른 실시예의 반도체 메모리 장치를 나타내는 블록도로서, 반도체 메모리 장치(200')는 도 9에 도시된 명령 및 어드레스 발생부(22), 모드 설정 레지스터(24), 레이턴시 제어신호 발생부(26), 메인 드라이버(46), 및 ODT 제어부(48)를 명령 및 어드레스 발생부(22'), 모드 설정 레지스터(24'), 레이턴시 제어신호 발생부(26'), 메인 드라이버(46'), 및 ODT 제어부(48')으로 각각 대체하여 구성될 수 있다.
도 10에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
명령 및 어드레스 발생부(22')는 도 9에 도시된 명령 및 어드레스 발생부(22)와 동일한 기능을 수행할 수 있다. 추가적으로, 명령 및 어드레스 발생부(22')는 클럭신호(CK)에 응답하여 반전 칩 선택신호(CSB)와 명령 및 어드레스(CA)를 입력하여 반전 칩 선택신호(CSB)와 명령 및 어드레스(CA)에 포함된 명령 신호들을 디코딩하여 논-타겟 라이트 명령(NWR) 및 논-타겟 리드 명령(NRD)을 추가적으로 발생할 수 있다.
모드 설정 레지스터(24')는 모드 설정 명령(MRS)에 응답하여 모드 설정 코드(OPC)를 입력하여 제1 온-다이 터미네이션 제어 코드(ODTC1), 제2 온-다이 터미네이션 제어 코드(ODTC2), 라이트 레이턴시(WL), 리드 레이턴시(BL), 및 버스트 길이(BL)를 설정할 수 있다.
레이턴시 제어신호 발생부(26')는 도 9에 도시된 레이턴시 제어신호 발생부(26)와 동일한 기능을 수행할 수 있다. 추가적으로, 레이턴시 제어신호 발생부(26')는 논-타겟 라이트 명령(NWR)이 발생되면, 라이트 레이턴시(WL)의 값을 이용하여 활성화되고 라이트 레이턴시(WL)의 값 및 버스트 길이(BL)의 값을 이용하여 비활성화되는 온-다이 터미네이션 인에이블 신호(ODTEN)를 발생할 수 있다. 또한, 레이턴시 제어신호 발생부(26')는 논-타겟 리드 명령(NRD)이 발생되면, 리드 레이턴시(RL)의 값을 이용하여 활성화되고 리드 레이턴시(RL)의 값 및 버스트 길이(BL)의 값을 이용하여 비활성화되는 온-다이 터미네이션 인에이블 신호(ODTEN)를 발생할 수 있다.
메인 드라이버(46')는 도 9에 도시된 메인 드라이버(46)와 동일한 기능을 수행할 수 있다. 추가적으로, 메인 드라이버(46')는 풀업 제어신호(rdc1)에 응답하여 풀업 NMOS드라이버(도 3의 풀업 NMOS드라이버(16-1))의 구동 능력이 조절되어 “하이”레벨의 출력 데이터(DQO)를 발생하고, 풀다운 제어신호(rdc2)에 응답하여 풀다운 NMOS드라이버(도 3의 풀다운 NMOS드라이버(16-2'))의 구동 능력이 조절되어 “로우”레벨의 출력 데이터(DQO)를 발생할 수 있다.
ODT 제어부(48')는 도 3, 6, 또는 8에 도시된 ODT 제어부(12', 12-1', 또는 12-2')와 동일한 동작을 수행할 수 있다. 즉, ODT 제어부(48')는 온-다이 터미네이션 인에이블 신호(ODTEN)에 응답하여 제1 온-다이 터미네이션 제어 코드(ODTC1)를 제1 온-다이 터미네이션 제어신호(도 3의 odtc1)로 발생하거나, 제2 온-다이 터미네이션 제어 코드(ODTC2)를 제2 온-다이 터미네이션 제어신호(도 3의 odtc2)로 발생할 수 있다.
도시하지는 않았지만, 도 10의 반도체 메모리 장치(200')는 풀업 온-다이 터미네이션 저항(도 5, 6, 7, 또는 8의 18 또는 18')을 추가적으로 포함할 수 있다.
도 10에 도시된 반도체 메모리 장치(200')의 메인 드라이버(46')는 논-타겟 라이트 명령(NWR) 또는 논-타겟 리드 명령(NRD)이 인가되면 라이트 동작 또는 리드 동작을 수행하지는 않으나 데이터 단자(DQP)를 통하여 데이터가 입력될 때 도 4에 도시된 바와 같이 데이터를 제1 하이 전압(VOH1) 보다 낮은 제2 하이 전압(VOH2) 또는 제1 로우 전압(VOL1) 보다 낮은 접지전압인 제2 로우 전압(VOL2)로 터미네이션할 수 있다. 따라서, 전력 소모를 감소하면서 데이터를 터미네이션할 수 있다.
도 11은 본 개시에 따른 실시예의 메모리 시스템을 나타내는 블록도로서, 메모리 시스템(300)은 제어부(60), 제1 메모리(M1), 및 제2 메모리(M2)를 포함할 수 있다. 제1 메모리(M1) 및 제2 메모리(M2) 각각은 반도체 메모리 장치 또는 복수개의 반도체 메모리 장치들을 포함하는 메모리 모듈일 수 있다. 제어부(60), 제1 메모리(M1), 및 제2 메모리(M2) 각각은 도 1, 3, 5, 6, 7 또는 8에 도시된 출력 드라이버를 포함할 수 있다. 또한, 제1 메모리(M1) 및 제2 메모리(M2) 각각은 도 9 또는 10에 도시된 반도체 메모리 장치를 포함할 수 있다.
도 11에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제어부(60)는 클럭신호(CK), 제1 반전 칩 선택신호(CSB1), 제2 반전 칩 선택신호(CSB2), 및 명령 및 어드레스(CA)를 클럭신호 라인(ckl), 제1 반전 칩 선택신호 라인(csb1l), 제2 반전 칩 선택신호 라인(csb2l), 명령 및 어드레스 라인(cal)을 통하여 전송하고, 데이터(DQ)를 데이터 라인(dql)을 통하여 입출력할 수 있다.
제1 메모리(M1)는 클럭신호(CK), 제1 반전 칩 선택신호(CSB1), 및 명령 및 어드레스(CA)를 입력하고, 데이터(DQ)를 입출력할 수 있다.
제2 메모리(M2)는 클럭신호(CK), 제2 반전 칩 선택신호(CSB2), 및 명령 및 어드레스(CA)를 입력하고, 데이터(DQ)를 입출력할 수 있다.
도 12는 본 개시에 따른 실시예의 제어부(60)로부터 제1 메모리(M1) 및 제2 메모리(M2)로 인가되는 명령 및 어드레스의 명령 진리표를 나타내는 것이다.
도 11 및 12를 참조하면, 제어부(60)는 액티베이트 명령(ACTIVATE)을 인가할 때, 클럭신호(CK)의 첫번째 상승 엣지에서 “로우”레벨의 반전 칩 선택신호(CSB)와 함께 명령 및 어드레스(CA)의 신호들(CA1, CA2)로 “로우”레벨을 인가할 수 있다. 제어부(10)는 라이트 명령(WRITE) 및 논-타겟 라이트 명령(NT_WRITE)을 인가할 때, 클럭신호(CK)의 첫번째 상승 엣지에서 “로우”레벨의 반전 칩 선택신호(CSB)와 함께 명령 및 어드레스(CA)의 신호들(CA1 ~ CA5)로 “하이”레벨, “로우”레벨, “하이”레벨, “하이”레벨, 및 “로우”레벨을 인가하고, 라이트 명령(WRITE)을 인가할 때, 클럭신호(CK)의 두번째 상승 엣지에서 “하이”레벨의 반전 칩 선택신호(CSB)를 인가하고, 논-타겟 라이트 명령(NT_WRITE)을 인가할 때, 클럭신호(CK)의 두번째 상승 엣지에서 “로우”레벨의 반전 칩 선택신호(CSB)를 인가할 수 있다. 제어부(10)는 리드 명령(READ) 및 논-타겟 리드 명령(READ)을 인가할 때, 클럭신호(CK)의 첫번째 상승 엣지에서 “로우”레벨의 반전 칩 선택신호(CSB)와 함께 명령 및 어드레스(CA)의 신호들(CA1 ~ CA5)로 “하이”레벨, “로우”레벨, “하이”레벨, “하이”레벨, 및 “하이”레벨을 인가하고, 리드 명령(READ)을 인가할 때 클럭신호(CK)의 두번째 상승 엣지에서 “하이”레벨의 반전 칩 선택신호(CSB)를 인가하고, 논-타겟 리드 명령(NT_READ)을 인가할 때 클럭신호(CK)의 두번째 상승 엣지에서 “로우”레벨의 반전 칩 선택신호(CSB)를 인가할 수 있다. 제어부(10)는 모드 설정 명령(MODE REGISTER SET)을 인가하기 위하여, 클럭신호(CK)의 첫번째 상승 엣지에서 “로우”레벨의 반전 칩 선택신호(CSB)와 함께 명령 및 어드레스(CA)의 신호들(CA1 ~ CA5)로 “하이”레벨, “로우”레벨, “하이”레벨, “로우”레벨, 및 “로우”레벨을 인가하고, 클럭신호(CK)의 두번째 상승 엣지에서 “하이”레벨의 반전 칩 선택신호(CSB)를 인가할 수 있다.
도 12에서, “Ⅰ"로 나타낸 부분의 신호들 중 일부는 로우 어드레스, "Ⅱ"로 나타낸 부분의 신호들 중 일부는 컬럼 어드레스, “Ⅲ"으로 나타낸 부분의 신호들 중 일부는 모드 설정 코드이고, "X”로 나타낸 부분의 신호들은 돈 케어(don't care) 상태일 수 있다.
도 13 및 14는 본 개시에 따른 실시예의 메모리 시스템의 동작을 설명하기 위한 동작 타이밍도들서, 도 11에 도시된 메모리 시스템(600)의 제1 메모리(M1)가 리드 동작 또는 라이트 동작을 수행하는 타겟 메모리이고, 제2 메모리(M2)가 리드 동작 또는 라이트 동작을 수행하지 않는 논-타겟 메모리인 경우에, 도 9 또는 10에 도시된 클럭신호(CK), 제1 및 제2 반전 칩 선택신호들(CSB1, CSB2), 명령 및 어드레스(CA), 데이터(DQ), 및 제1 및 제2 메모리들(M1, M2)의 온-다이 터미네이션 인에이블 신호(ODTEN)와 온-다이 터미네이션 저항의 저항 값들(RTT)을 나타내는 것이다. 또한, 제1 메모리(M1) 및 제2 메모리(M2) 각각의 라이트 레이턴스(WL), 리드 레이턴시(RL), 및 버스트 길이(BL)의 값들이 각각 p, q, k로 설정되고, 온-다이 터미네이션 온 라이트 레이턴시(ODTLon_WR), 온-다이 터미네이션 오프 라이트 레이턴시(ODTLoff_WR), 온-다이 터미네이션 온 리드 레이턴시(ODTLon_RD), 및 온-다이 터미네이션 오프 리드 레이턴시(ODTLoff_RD) 각각이 i, j, i', j'로 설정된 경우의 동작 타이밍도를 나타내는 것이다.
도 13은 제어부(60)로부터 제1 메모리(M1)로 데이터가 라이트되는 경우의 동작을 설명하기 위한 것으로, 제어부(60)가 제1 메모리(M1)로 액티베이트 명령(ACTIVATE)을 인가하고, 제1 소정 시간(tRCD) 후에 제1 메모리(M1)로 라이트 명령(WRITE)을 인가하고, 제2 메모리(M2)로 논-타겟 라이트 명령(NT_WRITE)을 인가할 수 있다. 또한, 제어부(10)는 명령 및 어드레스(CA_2S)를 인가한 후, 라이트 레이턴시(WL)의 값인 p에 해당하는 클럭 사이클 후에 버스트 길이(BL)의 값인 k에 해당하는 갯수의 데이터(DQ1 ~ DQk)를 순차적으로 출력할 수 있다.
제1 메모리(M1) 및 제2 메모리(M2)는 라이트 명령(WRITE) 또는 논-타겟 라이트 명령(NT_WRITE)이 인가되면, 라이트 레이턴시(WL)의 값에서 2를 뺀 값인 온-다이 터미네이션 온 라이트 레이턴시(ODTLon_WR)에 해당하는 클럭 사이클(i) 후에 활성화되고, 라이트 레이턴시(WL)의 값에 버스트 길이(BL)의 값(제1 메모리(M1) 및 제2 메모리(M2)가 더블 데이터 레이트(DDR: Double Date Rate) 동적 반도체 메모리 장치(DRAM)인 경우에, BL/2)과 2를 더한 값인 온-다이 터미네이션 오프 라이트 레이턴시(ODTLoff_WR)에 해당하는 클럭 사이클(j) 후에 비활성화되는 온-다이 터미네이션 인에이블 신호(ODTEN)를 발생할 수 있다.
제1 메모리(M1)는 온-다이 터미네이션 인에이블 신호(ODTEN) 및 제1 온-다이 터미네이션 제어신호(도 1, 3, 5, 6, 7 또는 8의 odtc1 또는 odtc1')에 응답하여 메인 드라이버(16)의 풀업 NMOS드라이버(도 1 또는 3의 16-1) 또는 풀업 온-다이 터미네이션 저항(도 5, 6, 7, 또는 8의 18 또는 18')의 저항 값이 기본 값인 제1 값(RTT_P)으로부터 제2 값(RTT_WR)으로 변경될 수 있다.
제2 메모리(M2)는 온-다이 터미네이션 인에이블 신호(ODTEN) 및 제2 온-다이 터미네이션 제어신호(도 3, 6, 또는 8의 odtc2)에 응답하여 풀다운 NMOS드라이버(도 3, 6, 또는 8의 16-2')의 저항 값이 제1 값(RTT_P)으로부터 제3 값(RTT_NWR)으로 변경될 수 있다.
도 14는 제어부(60)로부터 제1 메모리(M1)로 데이터가 리드되는 경우의 동작을 설명하기 위한 것으로, 제어부(60)가 제1 메모리(M1)로 액티베이트 명령(ACTIVATE)을 인가하고, 제1 소정 시간(tRCD) 후에 제1 메모리(M1)로 리드 명령(READ)을 인가하고, 제2 메모리(M2)로 논-타겟 리드 명령(NT_READ)을 인가할 수 있다. 제1 메모리(M1)은 리드 명령(READ)이 인가되면, 메인 드라이버(도 9 또는 10의 46 또는 46')가 리드 레이턴시(RL)의 값인 q에 해당하는 클럭 사이클 후에 버스트 길이(BL)의 값인 k에 해당하는 갯수의 데이터(DQ1 ~ DQk)를 순차적으로 출력할 수 있다.
제2 메모리(M2)는 논-타겟 리드 명령(NT_READ)이 인가되면, 리드 레이턴시(RL)의 값에서 2를 뺀 값인 온-다이 터미네이션 온 리드 레이턴시(ODTLon_RD)에 해당하는 클럭 사이클(i') 후에 활성화되고, 리드 레이턴시(RL)의 값에 버스트 길이(BL)에 해당하는 값(제1 메모리(M1) 및 제2 메모리(M2)가 더블 데이터 레이트(DDR: Double Date Rate) 동적 반도체 메모리 장치(DRAM)인 경우에, BL/2)과 2를 더한 값인 온-다이 터미네이션 오프 리드 레이턴시(ODTLoff_RD)에 해당하는 클럭 사이클(j') 후에 비활성화되는 온-다이 터미네이션 인에이블 신호(ODTEN)를 발생할 수 있다.
제2 메모리(M2)는 온-다이 터미네이션 인에이블 신호(ODTEN) 및 제2 온-다이 터미네이션 제어신호(도 3, 6, 또는 8의 odtc2)에 응답하여 풀다운 NMOS드라이버(도 3, 6, 또는 8의 16-2')의 저항 값이 제1 값(RTT_P)으로부터 제4 값(RTT_NRD)으로 변경될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100, 100', 100-1, 100-1', 100-2, 100-2': 출력 드라이버
12, 12', 12-1, 12-1', 12-2, 12-2', 48, 48': ODT 제어부
14, 44: 프리 드라이버
14-1: 풀업 프리 드라이버 14-2: 풀다운 프리 드라이버
16, 16', 16”, 16”', 46, 46': 메인 드라이버
16-1, 16-1': 풀업 NMOS드라이버 16-2, 16-2': 풀다운 NMOS드라이버
18, 18': 풀업 온-다이 터미네이션 저항
20: 내부 클럭신호 발생부 22, 22': 명령 및 어드레스 발생부
24, 24': 모드 설정 레지스터 26, 26': 레이턴시 제어신호 발생부
28: 로우 어드레스 발생부 30: 컬럼 어드레스 발생부
32: 로우 디코더 34: 컬럼 디코더
36: 메모리 셀 어레이 38: 라이트 경로부
40: 리드 경로부 42: 입력 드라이버
44: 프리 드라이버 46, 46': 메인 드라이버
60: 제어부 200, 200': 반도체 메모리 장치
300: 메모리 시스템
12, 12', 12-1, 12-1', 12-2, 12-2', 48, 48': ODT 제어부
14, 44: 프리 드라이버
14-1: 풀업 프리 드라이버 14-2: 풀다운 프리 드라이버
16, 16', 16”, 16”', 46, 46': 메인 드라이버
16-1, 16-1': 풀업 NMOS드라이버 16-2, 16-2': 풀다운 NMOS드라이버
18, 18': 풀업 온-다이 터미네이션 저항
20: 내부 클럭신호 발생부 22, 22': 명령 및 어드레스 발생부
24, 24': 모드 설정 레지스터 26, 26': 레이턴시 제어신호 발생부
28: 로우 어드레스 발생부 30: 컬럼 어드레스 발생부
32: 로우 디코더 34: 컬럼 디코더
36: 메모리 셀 어레이 38: 라이트 경로부
40: 리드 경로부 42: 입력 드라이버
44: 프리 드라이버 46, 46': 메인 드라이버
60: 제어부 200, 200': 반도체 메모리 장치
300: 메모리 시스템
Claims (10)
- 반전 칩 선택신호와 명령 및 어드레스에 포함된 명령 신호를 디코딩하여 라이트 명령 또는 리드 명령을 발생하고, 상기 명령 및 어드레스에 포함된 어드레스 신호를 로우 어드레스 또는 컬럼 어드레스로 발생하는 명령 및 어드레스 발생부;
상기 라이트 명령에 응답하여 라이트 레이턴시의 값을 이용하여 활성화되고 상기 라이트 레이턴시의 값 및 버스트 길이의 값을 이용하여 비활성화되는 온-다이 터미네이션 인에이블 신호를 발생하고, 상기 리드 명령에 응답하여 리드 레이턴시의 값을 이용하여 활성화되고 상기 리드 레이턴시의 값 및 상기 버스트 길이의 값을 이용하여 비활성화되는 리드 제어신호를 발생하는 레이턴시 제어신호 발생부;
복수개의 메모리 셀들을 포함하고, 상기 로우 어드레스 및 상기 컬럼 어드레스에 응답하여 선택된 메모리 셀들로/로부터 데이터를 입/출력하는 메모리 셀 어레이;
상기 라이트 명령 및 상기 온-다이 터미네이션 인에이블 신호에 응답하여 제1 온-다이 터미네이션 제어 코드를 입력하여 제1 온-다이 터미네이션 제어신호를 발생하는 온-다이 터미네이션 제어부;
상기 리드 제어신호에 응답하여 인에이블되고, 상기 메모리 셀 어레이로부터 출력되는 데이터에 응답하여 드라이버 제어 코드를 풀업 제어신호 또는 풀다운 제어신호로 발생하는 프리 드라이버; 및
상기 풀업 제어신호에 응답하여 "하이"레벨의 출력 데이터를 발생하거나, 상기 제1 온-다이 터미네이션 제어신호에 응답하여 "하이"레벨의 입력 데이터를 출력 전원전압과 동일하거나 작은 제1 하이 전압으로 터미네이션하고, "로우"레벨의 입력 데이터를 상기 제1 하이 전압과 접지전압 사이의 제1 로우 전압으로 터미네이션하는 풀업 NMOS드라이버, 및 상기 풀다운 제어신호에 응답하여 "로우"레벨의 출력 데이터를 발생하는 풀다운 NMOS드라이버를 포함하는 메인 드라이버를 구비하는 반도체 메모리 장치. - 제1 항에 있어서, 상기 풀업 NMOS드라이버로 인가되는 상기 출력 전원전압은 상기 프리 드라이버로 인가되는 내부 전원전압과 동일하거나 작은 반도체 메모리 장치.
- 제2 항에 있어서, 상기 풀업 NMOS드라이버는
상기 출력 전원전압과 데이터 단자 사이에 병렬 연결된 소정 개수의 제1 NMOS트랜지스터들을 포함하고, 상기 제1 NMOS트랜지스터들 각각은 상기 풀업 제어신호 또는 상기 제1 온-다이 터미네이션 제어신호에 응답하여 온 또는 오프되고,
상기 풀다운 NMOS드라이버는
상기 데이터 단자와 접지전압 사이에 병렬 연결된 소정 개수의 제2 NMOS트랜지스터들을 포함하고, 상기 제2 NMOS트랜지스터들 각각은 상기 풀다운 제어신호에 응답하여 온 또는 오프되는 반도체 메모리 장치. - 제3 항에 있어서, 상기 명령 및 어드레스 발생부는
상기 명령 신호를 디코딩하여 논-타겟 라이트 명령 또는 논-타겟 리드 명령을 추가적으로 발생하고,
상기 레이턴시 제어신호 발생부는
상기 논-타겟 라이트 명령에 응답하여, 상기 라이트 레이턴시의 값을 이용하여 활성화되고 상기 라이트 레이턴시의 값 및 상기 버스트 길이의 값을 이용하여 비활성화되는 상기 온-다이 터미네이션 인에이블 신호를 발생하고,
상기 논-타겟 리드 명령에 응답하여, 상기 리드 레이턴시의 값을 이용하여 활성화되고 상기 리드 레이턴시의 값 및 상기 버스트 길이의 값을 이용하여 비활성화되는 상기 온-다이 터미네이션 인에이블 신호를 발생하고,
상기 온-다이 터미네이션 제어부는
상기 논-타겟 라이트 명령 또는 상기 논-타겟 리드 명령에 응답하여 인에이블되고 상기 온-다이 터미네이션 인에이블 신호에 응답하여 제2 온-다이 터미네이션 제어 코드를 입력하여 제2 온-다이 터미네이션 제어신호를 발생하고,
상기 제2 NMOS트랜지스터들은
상기 제2 온-다이 터미네이션 제어신호에 온 또는 오프되어 상기"로우"레벨의 입력 데이터를 상기 접지전압으로 터미네이션하고, 상기 "하이"레벨의 입력 데이터를 상기 제1 하이 전압과 상기 접지전압 사이의 제2 하이 전압으로 터미네이션하는 반도체 메모리 장치. - 제4 항에 있어서, 상기 제1 하이 전압은 상기 출력 전원전압에서 상기 제1 NMOS트랜지스터의 문턱전압을 뺀 전압인 반도체 메모리 장치.
- 제4 항에 있어서,
상기 제1 온-다이 터미네이션 제어신호에 응답하여 상기 "하이"레벨의 입력 데이터를 상기 제1 하이 전압으로 터미네이션하고, 상기 "로우"레벨의 입력 데이터를 상기 제1 로우 전압으로 터미네이션하는 풀업 온-다이 터미네이션 저항을 추가적으로 구비하고,
상기 풀업 NMOS드라이버는
상기 제1 온-다이 터미네이션 제어신호에 응답하지 않는 반도체 메모리 장치. - 제6 항에 있어서, 상기 풀업 온-다이 터미네이션 저항은
상기 출력 전원전압과 상기 데이터 단자 사이에 병렬 연결된 소정 개수의 제3 NMOS트랜지스터들을 구비하는 반도체 메모리 장치. - 제6 항에 있어서, 상기 풀업 온-다이 터미네이션 저항은
상기 출력 전원전압과 상기 데이터 단자 사이에 병렬 연결된 소정 개수의 PMOS트랜지스터들을 구비하는 반도체 메모리 장치. - 제4 항에 있어서,
상기 제2 온-다이 터미네이션 제어신호에 응답하여 상기 "로우"레벨의 입력 데이터를 상기 접지전압으로 터미네이션하고 상기 "하이"레벨의 입력 데이터를 상기 제2 하이 전압으로 터미네이션하는 풀다운 온-다이 터미네이션 저항을 추가적으로 구비하고,
상기 풀다운 NMOS드라이버는
상기 제2 온-다이 터미네이션 제어신호에 응답하지 않는 반도체 메모리 장치. - 제9 항에 있어서, 상기 명령 및 어드레스 발생부는
상기 명령 신호를 디코딩하여 모드 설정 명령을 발생하고,
상기 반도체 메모리 장치는
상기 모드 설정 명령에 응답하여 상기 라이트 레이턴시, 상기 버스트 길이, 상기 리드 레이턴시, 상기 제1 온-다이 터미네이션 제어 코드, 상기 제2 온-다이 터미네이션 제어 코드, 및 상기 드라이버 제어 코드를 설정하는 모드 설정 레지스터를 추가적으로 구비하고,
상기 풀다운 온-다이 터미네이션 저항은
상기 데이터 단자와 상기 접지전압 사이에 병렬 연결된 소정 개수의 제4 NMOS트랜지스터들을 구비하는 반도체 메모리 장치.
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