KR20150049267A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 반도체 메모리 장치는 기준 전압을 출력 하이 레벨 전압(VOH)과 비교한 결과에 따른 VOH 제어 코드에 따라 VOH 코드를 생성하는 ZQ 캘리브레이션부 및 상기 VOH 코드에 따라 결정되는 VOH을 갖는 데이터 신호를 생성하는 출력 드라이버를 포함하며, 상기 VOH 제어 코드는 풀업 VOH 제어 코드와 풀다운 VOH 제어 코드를 포함하고, 상기 VOH 코드는 풀업 VOH 코드와 풀다운 VOH 코드를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{A SEMICONDUCTOR MEMORY DEVICE AND A METHOD OF OPERATING THE SAME}
본 발명의 개념에 따른 실시예는 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 상세하게는 신뢰성 높은 데이터의 전송이 가능한 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 외부 시스템 예컨대, 메모리 컨트롤러(memory controller)와 명령과 데이터를 송수신한다. 반도체 메모리 장치와 상기 외부 시스템 사이를 연결하는 버스 라인의 임피던스와 상기 버스 라인과 직접 연결된 반도체 메모리 장치 내의 신호 라인의 임피던스가 서로 다른 경우, 데이터의 반사가 초래될 수 있다. 최근 고속의 반도체 메모리 장치에는 이러한 데이타 반사를 방지하기 위하여 임피던스를 매칭시키는 장치 예컨대, ODT(On Die Termination) 장치가 제공되는 것이 일반적이다.
본 발명이 이루고자 하는 기술적 과제는 ODT 장치에 전송되는 데이터 신호의 신뢰성을 보다 높일 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공함에 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 기준 전압을 출력 하이 레벨 전압(VOH)과 비교한 결과에 따른 VOH 제어 코드에 따라 VOH 코드를 생성하는 ZQ 캘리브레이션부 및 상기 VOH 코드에 따라 결정되는 VOH을 갖는 데이터 신호를 생성하는 출력 드라이버를 포함하며, 상기 VOH 제어 코드는 풀업 VOH 제어 코드와 풀다운 VOH 제어 코드를 포함하고, 상기 VOH 코드는 풀업 VOH 코드와 풀다운 VOH 코드를 포함한다.
실시예에 따라 상기 ZQ 캘리브레이션부는 상기 풀업 VOH 제어 코드에 따라 결정되는 제1 타겟 VOH 전압을 기초로 상기 출력 드라이버의 풀업 드라이버가 생성하는 전류를 결정하는 상기 풀업 VOH 코드를 생성하는 제1 캘리브레이션부 및 상기 풀다운 VOH 제어 코드에 따라 결정되는 제2 타겟 VOH 전압을 기초로 상기 출력 드라이버의 풀다운 드라이버의 저항을 결정하는 상기 풀다운 VOH 코드를 생성하는 제2 캘리브레이션부를 포함한다.
실시예에 따라 상기 제1 캘리브레이션부는 상기 제1 타겟 VOH 전압을 생성하는 풀업 VOH 제어 블록, 상기 제1 타겟 VOH 전압과 제1 노드의 전압을 비교한 제1 비교 결과를 출력하는 제1 비교기, 상기 제1 비교 결과를 기초로 상기 풀업 VOH 코드를 생성하는 제1 코드 생성기, 상기 풀업 VOH 코드에 따라 상기 제1 노드를 흐르는 제1 전류를 생성하는 복제 풀업 드라이버 및 상기 제1 전류에 의해 상기 제1 노드의 전압을 결정하는 복제 SOC ODT 저항을 포함한다.
실시예에 따라 상기 제2 캘리브레이션부는 상기 제2 타겟 VOH 전압을 생성하는 풀다운 VOH 제어 블록, 상기 제2 타겟 VOH 전압과 제2 노드의 전압을 비교한 제2 비교 결과를 출력하는 제2 비교기, 상기 제2 비교 결과를 기초로 상기 풀다운 VOH 코드를 생성하는 제2 코드 생성기 및 상기 풀다운 VOH 코드에 따라 상기 제2 노드의 전압을 결정하는 복제 풀다운 드라이버를 포함한다.
실시예에 따라 상기 복제 SOC ODT 저항은 상기 풀다운 VOH 코드에 따라 결정되는 저항값을 가진다.
실시예에 따라 상기 제2 노드의 전압은 상기 반도체 메모리 장치 외부의 외부 저항과 상기 복제 풀다운 드라이버에 따라 결정된다.
실시예에 따라 상기 VOH 제어 코드는 상기 반도체 메모리 장치 내부의 테스트 모드 신호 또는 상기 반도체 메모리 장치 외부의 VOH 변경 요청 신호에 의해 생성된다.
실시예에 따라 상기 VOH 코드와 내부 데이터에 따라 결정되는 풀업 구동 신호와 풀다운 구동 신호를 생성하는 프리 드라이버를 더 포함하고, 상기 출력 드라이버는 상기 풀업 구동 신호에 따라 결정되는 전류를 생성하는 풀업 드라이버와 상기 풀다운 구동 신호에 따라 결정되는 저항값을 갖는 풀다운 드라이버를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 기준 전압을 출력 하이 레벨 전압(VOH)과 비교한 결과에 따른 VOH 제어 코드에 따라 VOH 코드를 생성하는 단계 및 상기 VOH 코드에 따라 결정되는 출력 하이 레벨 전압(VOH)을 갖는 데이터 신호를 생성하는 단계를 포함하며, 상기 VOH 제어 코드는 풀업 VOH 제어 코드(CVOH_PU)와 풀다운 VOH 제어 코드를 포함하고, 상기 VOH 코드는 풀업 VOH 코드와 풀다운 VOH 코드를 포함한다.
실시예에 따라 상기 VOH 코드를 생성하는 단계는 상기 풀업 VOH 제어 코드(CVOH_PU)에 따라 결정되는 제1 타겟 VOH 전압을 기초로 상기 출력 드라이버의 풀업 드라이버가 생성하는 전류를 결정하는 상기 풀업 VOH 코드를 생성하는 단계 및 상기 풀다운 VOH 제어 코드에 따라 결정되는 제2 타겟 VOH 전압을 기초로 상기 출력 드라이버의 풀다운 드라이버의 저항을 결정하는 상기 풀다운 VOH 코드를 생성하는 단계를 포함한다.
실시예에 따라 상기 풀업 VOH 코드를 생성하는 단계는 상기 제1 타겟 VOH 전압을 생성하는 단계, 상기 제1 타겟 VOH 전압과 제1 노드의 전압을 비교한 제1 비교 결과를 출력하는 단계, 상기 제1 비교 결과를 기초로 상기 풀업 VOH 코드를 생성하는 단계, 상기 풀업 VOH 코드에 따라 상기 제1 노드를 흐르는 제1 전류를 생성하는 단계 및 상기 제1 전류에 의해 상기 제1 노드의 전압을 결정하는 단계를 포함한다.
실시예에 따라 상기 풀다운 VOH 코드를 생성하는 단계는 상기 제2 타겟 VOH 전압을 생성하는 단계, 상기 제2 타겟 VOH 전압과 제2 노드의 전압을 비교한 제2 비교 결과를 출력하는 단계, 상기 제2 비교 결과를 기초로 상기 풀다운 VOH 코드를 생성하는 단계 및 상기 풀다운 VOH 코드에 따라 상기 제2 노드의 전압을 결정하는 단계를 포함한다.
실시예에 따라 상기 복제 SOC ODT 저항은 상기 풀다운 VOH 코드에 따라 결정되는 저항값을 가진다.
실시예에 따라 상기 제2 노드의 전압은 상기 반도체 메모리 장치 외부의 외부 저항과 상기 복제 풀다운 드라이버에 따라 결정된다.
실시예에 따라 상기 VOH 제어 코드는 상기 반도체 메모리 장치 내부의 테스트 모드 신호 또는 상기 반도체 메모리 장치 외부의 VOH 변경 요청 신호에 의해 생성된다.
본 발명의 실시예에 따른 반도체 메모리 장치에 의하면, 다이(die) 별로 출력 하이 레벨 전압(VOH)을 조정하여 각 다이마다 VOH를 동일하게 유지할 수 있어 신호 무결성(signal integrity)를 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 간략히 나타내는 도면이다.
도 2는 도 1에 도시된 메모리 시스템을 보다 상세히 나타내는 블록도이다.
도 3은 도 2에 도시된 데이터 출력 회로를 상세히 나타내는 블록도이다.
도 4는 도 3에 도시된 ZQ 캘리브레이션부의 동작을 설명하기 위한 도면이다.
도 5는 도 3에 도시된 ZQ 캘리브레이션부를 상세히 나타내는 블록도이다.
도 6은 도 4에 도시된 풀 업 VOH 제어 블록 또는 풀 다운 VOH 제어 블록의 일 실시예를 나타내는 회로도이다.
도 7은 도 4에 도시된 풀 업 VOH 제어 블록 또는 풀 다운 VOH 제어 블록의 다른 실시예를 나타내는 회로도이다.
도 8은 도 3에 도시된 출력 드라이버를 상세히 나타내는 회로도이다.
도 9는 도 1에 도시된 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 10은 도 9에 도시된 VOH 코드를 생성하는 단계를 상세히 나타낸 흐름도이다.
도 11은 도 10에 도시된 풀업 VOH 코드를 생성하는 단계를 상세히 나타낸 흐름도이다.
도 12는 도 10에 도시된 풀다운 VOH 코드를 생성하는 단계를 상세히 나타낸 흐름도이다.
도 13은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 14는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다.
도 15는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 16은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 17은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 18은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 19는 도 1에 도시된 반도체 메모리 장치를 포함하는 데이터 처리 시스템의 일 실시 예를 나타낸다.
도 20은 도 1에 도시된 반도체 메모리 장치를 포함하는 멀티-칩 패키지의 일실시예를 개략적으로 나타낸 개념도이다.
도 21은 도 20에 도시된 멀티-칩 패키지의 일실시예를 입체적으로 나타낸 개념도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 간략히 나타내는 도면이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 모듈(memory module, 50) 및 메모리 컨트롤러(memory controller, 300)를 포함할 수 있다.
메모리 모듈(50)은 각각이 반도체 메모리 장치(semiconductor memory device)에 해당하는 복수의 다이들(RAM0~RAMp)을 포함할 수 있다. 메모리 모듈(50)은 SIMM(single in-line memory module) 또는 DIMM(dual in-line memory module) 형태로 구현될 수 있다.
복수의 다이들(RAM0~RAMp) 각각은 메모리 컨트롤러(300)로부터 어드레스 정보(ADD)와 커맨드 신호(CMD)를 수신하여 동작할 수 있고, 메모리 컨트롤러(300)와 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)를 송수신할 수 있다.
메모리 컨트롤러(300)는 메모리 모듈(50)의 전반적인 동작 예컨대, 리드(read), 라이트(write), 또는 리프레쉬(refresh) 동작을 제어할 수 있으며, SoC(System on Chip)의 일부로 구현될 수 있다.
도 2는 도 1에 도시된 메모리 시스템을 보다 상세히 나타내는 블록도이다.
도 1 및 도 2를 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(300)를 포함할 수 있다. 도 2는 도 1에 도시된 메모리 모듈(50) 중 하나의 다이(예컨대, RAM0)와 메모리 컨트롤러(300)를 나타낸 도면이다.
메모리 장치(100)는 어드레스 버퍼(address buffer, 110), 커맨드 버퍼(command buffer, 120), 컨트롤 로직(control logic, 130), 데이터 저장부(data storing unit, 140) 및 데이터 입출력 회로(data I/O circuit, 190)를 포함할 수 있다.
어드레스 버퍼(110)는 메모리 컨트롤러(300)로부터 어드레스 정보(ADD)를 입력받아 어드레스 정보(ADD)를 임시 저장하고, 어드레스 정보(ADD)를 컨트롤 로직(130)의 제어에 따라 데이터 저장부(140)로 전송할 수 있다.
커맨드 버퍼(120)는 메모리 컨트롤러(300)로부터 커맨드(CMD)를 입력받아 커맨드(CMD)를 임시 저장하고, 커맨드(CMD)를 컨트롤 로직(130)의 제어에 따라 컨트롤 로직(130)으로 전송할 수 있다.
컨트롤 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 컨트롤 로직(130)은 커맨드 디코더(command decoder, 미도시), 클럭 발생기(clock generator, 미도시) 및 MRS 회로(Mode Register Set circuit, 미도시)를 포함할 수 있다.
데이터 저장부(140)는 메모리 셀 어레이(memory cell array, 150), 로우 디코더 및 로우 드라이버(row decoder & row driver, 160), 컬럼 디코더 및 컬럼 드라이버(column decoder & column driver, 170) 및 라이트 드라이버 및 센스 증폭기 블록(write driver & S/A block, 180)을 포함할 수 있다.
메모리 셀 어레이(150)는 워드 라인들, 비트 라인들 및 각각이 워드 라인들 각각과 비트 라인들 각각에 접속된 메모리 셀들을 포함한다. 상기 메모리 셀들은 적어도 1 비트(bit) 이상의 데이터를 저장할 수 있다. 상기 메모리 셀들은 전원 공급 여부에 관계없이 데이터를 저장할 수 있는 비휘발성 메모리(non-volatile memory) 또는 전원이 공급되는 동안 데이터를 저장할 수 있는 휘발성 메모리(volatile memory)로 구현될 수 있으며, 물리적으로 레이져(laser)를 사용하여 퓨즈-컷팅(fuse-cutting)하는 방법이나 전기적으로 프로그래밍(programming)하여 저장시키는 방법이 사용될 수 있다. 예컨대, 상기 메모리 셀들은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), SDRAM(Synchronous Dynamic Random Access Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM) 또는 저항 메모리(Resistive RAM: RRAM 또는 ReRAM)일 수 있다.
로우 디코더 및 로우 드라이버(160)는, 어드레스 버퍼(110)로부터 출력된 어드레스 정보(ADD)에 기초하여, 워드 라인들 중에서 어느 하나를 선택하는 동작과 선택된 워드 라인을 필요한 동작 전압으로 구동하는 동작을 수행할 수 있다.
컬럼 디코더 및 컬럼 드라이버(170)는 어드레스 버퍼(110)로부터 출력된 어드레스 정보(ADD)에 기초하여 비트 라인들 각각과 라이트 드라이버 및 감지 증폭기 블록(180) 사이의 접속을 제어할 수 있다.
라이트 드라이버 및 감지 증폭기 블록(180)은 데이터 입출력 회로(190)로부터 수신된 라이트 데이터에 기초하여 상기 라이트 데이터에 대응하는 전류 신호를 생성할 수 있고, 상기 전류 신호를 컬럼 디코더 및 컬럼 드라이버(170)에 의해 접속된 적어도 하나의 비트 라인에 공급할 수 있다. 라이트 드라이버 및 감지 증폭기 블록(180)은 컬럼 디코더 및 컬럼 드라이버(170)에 의해 접속된 적어도 하나의 비트 라인으로부터 출력되는 신호를 감지 증폭하여 상기 감지 증폭된 신호에 대응하는 리드 데이터를 생성할 수 있고, 상기 리드 데이터를 데이터 입출력 회로(190)로 전송할 수 있다.
데이터 입출력 회로(190)는 컨트롤 로직(130)의 제어에 따라 동작하는 데이터 입출력 단자에 접속되는 데이터 입력 회로(미도시)와 데이터 출력 회로(data output circuit, 200)를 포함할 수 있다. 데이터 출력 회로(200)는 메모리 컨트롤러(300)로 데이터 신호(DQ)를 전송할 수 있으며, 상세한 구성과 동작은 후술하기로 한다.
메모리 컨트롤러(300)는 메모리 장치(100)의 동작을 제어하기 위한 각종 커맨드(CMD) 및 리드, 라이트 또는 테스트 등을 수행할 메모리 셀 어레이(150)에 대한 어드레스 정보(ADD)를 메모리 장치(100)에 전송할 수 있다.
또한, 메모리 컨트롤러(300)는 메모리 셀 어레이(150)에 라이트할 라이트 데이터를 메모리 장치(100)에 전송하고, 메모리 장치(100)로부터 리드 데이터를 수신할 수 있다.
도 3은 도 2에 도시된 데이터 출력 회로를 상세히 나타내는 블록도이다. 도 4는 도 3에 도시된 ZQ 캘리브레이션부의 동작을 설명하기 위한 도면이다.
도 2 내지 도 4를 참조하면, 데이터 출력 회로(200)는 내부 데이터(DATA) 예컨대, 리드 데이터를 입력받아 컨트롤 로직(130)의 제어에 따라 데이터 신호(DQ)를 출력할 수 있다.
데이터 신호(DQ)는 내부 데이터(DATA)에 따라 하이 레벨(high level)과 로우 레벨(low level)을 가질 수 있다. 데이터 신호(DQ)는 출력 하이 레벨 전압(이하, 'VOH'라 함)과 출력 로우 레벨 전압(이하, 'VOL'이라 함) 사이에서 스윙(swing)하는 AC 형태의 신호이다.
메모리 컨트롤러(300)는 각각의 다이(RAM0~RAMp)로부터 데이터 신호(DQ)를 수신하고, 데이터 신호(DQ)의 VOH와 VOL을 결정하여 상기 VOH와 상기 VOL로부터 기준 전압(도 7의 VREF)을 결정할 수 있다. 메모리 컨트롤러(300)는 데이터 신호(DQ)를 기준 전압(VREF)과 비교하여 수신된 데이터 값(0 또는 1)을 결정할 수 있다. 따라서, 기준 전압(VREF)의 결정은 데이터의 신뢰도 향상을 위해 매우 중요한 작업이라 할 수 있다.
그러나, 각각이 반도체 메모리 장치(100)에 해당하는 복수의 다이(RAM0~RAMp)가 출력하는 데이터 신호(DQ)들은 다이마다 서로 다른 VOH와 VOL을 가질 수 있다. 도 4에서 나타나듯이 제1 다이(die1)의 데이터 신호(DQ)는 제1 VOH(VOH1), 제1 VOL(VOL1), 제1 VOH(VOH1)와 제1 VOL(VOL1)의 중간값인 제1 기준 전압(VREF1)을 가질 수 있다. 제2 다이(die2)의 데이터 신호(DQ)는 제2 VOH(VOH2), 제2 VOL(VOL2), 제2 VOH(VOH2)와 제2 VOL(VOL2)의 중간값인 제2 기준 전압(VREF2)을 가질 수 있다.
메모리 컨트롤러(300)는 제1 VOH(VOH1)와 제2 VOH(VOH2) 간의 VOH 차이에 의해 기준 전압(VREF)을 제1 기준 전압(VREF1)과 제2 기준 전압(VREF2) 사이의 값으로 캘리브레이션(calibration)하게 된다. 따라서, 제1 기준 전압(VREF1)과 제2 기준 전압(VREF2) 사이의 값을 갖는 데이터 신호(DQ)는 잡음(noise)를 가질 수 있다. 상기 VOH 차이는 양자화 에러(quantization error), 비교기 오프셋(comparator offset), 각 다이 간의 전력 차이 등에 의해 발생될 수 있으며, 반도체 메모리 장치(100)의 신호 무결성(SI; Signal Integrity)를 낮추는 원인이 된다.
특히, 데이터 출력 회로(200)가 LVSTL(Low Voltage Swing Terminated Logic) 구조로 구현될 경우 상기 VOH 차이에 더욱 민감한 잡음이 데이터 신호(DQ)에 포함될 수 있다.
따라서, 제1 기준 전압(VREF1)과 제2 기준 전압(VREF2)의 차이를 줄이기 위해 제1 VOH(VOH1)와 제2 VOH(VOH2) 간의 VOH 차이를 줄일 필요가 있다.
메모리 컨트롤러(300)는 제1 기준 전압(VREF1)과 제2 기준 전압(VREF2)의 차이가 임계값을 초과한다고 판단한 경우 VOH 변경 요청 신호(VOH_CRS)를 생성하여 커맨드(CMD) 형태로 반도체 메모리 장치(100)로 전송할 수 있다. 컨트롤 로직(130)은 VOH 변경 요청 신호(VOH_CRS)를 수신하거나, 테스트 모드(test mode)에 진입하는 경우 VOH 변경 요청 신호(VOH_CRS) 또는 테스트 모드 신호(TMS)를 데이터 출력 회로(200)로 전송할 수 있다. 상기 테스트 모드는 반도체 메모리 장치(100)의 상태를 점검하기 위한 것으로, 예컨대 메모리 컨트롤러(300)로부터의 별도의 커맨드(CMD) 또는 모드 레지스터 셋(Mode Registor Set;MRS) 커맨드에 의해 개시될 수 있다.
데이터 출력 회로(200)는 VOH 변경 요청 신호(VOH_CRS) 또는 테스트 모드 신호(TMS)에 따라 ZQ 캘리브레이션(ZQ calibration)을 수행하여 VOH가 변경된 데이터 신호(DQ)를 출력할 수 있다. 상기 ZQ 캘리브레이션은 임피던스 미스매칭(impedance mismatching)에 의한 신호 반사를 방지하기 위해 데이터 출력 회로(200)의 임피던스와 메모리 컨트롤러(300)의 SOC ODT 저항(RSOC , ODT)의 임피던스를 일치시키기 위한 동작이다. 본 발명의 실시예에 따른 데이터 출력 회로(200)에서 상기 ZQ 캘리브레이션은 임피던스 매칭은 물론 상기 VOH 차이를 줄이기 위한 동작을 포함할 수 있다.
데이터 출력 회로(200)는 ZQ 캘리브레이션 제어부(ZQ calibration control unit, 205), ZQ 캘리브레이션부(ZQ calibration unit, 210), 프리 드라이버(pre-driver, 280), 및 출력 드라이버(output driver, 290)를 포함할 수 있다.
ZQ 캘리브레이션 제어부(205)는 VOH 변경 요청 신호(VOH_CRS) 또는 테스트 모드 신호(TMS)에 따라 VOH 제어 코드를 생성할 수 있다. VOH 변경 요청 신호(VOH_CRS) 또는 테스트 모드 신호(TMS) 각각은 기준 전압(VREF)와 VOH를 비교한 결과에 대한 정보를 포함할 수 있다. 기준 전압(VREF)와 VOH를 비교한 결과는 각 다이 간(예컨대, 도 4의 die1과 die2)의 VOH 차이를 줄이기 위해 기준 전압(VREF)과 (VOH-VOL)/2를 비교한 결과를 의미한다. 기준 전압(VREF)과 (VOH-VOL)/2의 비교는 메모리 컨트롤러(300) 또는 반도체 메모리 장치 자체적으로 수행될 수 있다.
ZQ 캘리브레이션 제어부(205)는 VOH 변경 요청 신호(VOH_CRS) 또는 테스트 모드 신호(TMS)에 VOH를 상승 또는 하강시킬지에 대한 정보에 따라 상기 정보에 상응하는 상기 VOH 제어 코드를 생성할 수 있다.
상기 VOH 제어 코드는 풀업 VOH 제어 코드(CVOH_PU)와 풀다운 VOH 제어 코드(CVOH_PD)를 포함할 수 있다.
풀업 VOH 제어 코드(CVOH_PU)는 출력 드라이버(290)의 풀업 드라이버(292)가 생성하는 전류를 변경하기 위한 코드이고, 풀다운 VOH 제어 코드(CVOH_PD)는 출력 드라이버(290)의 풀업 드라이버(292)가 생성하는 전류와 풀다운 드라이버(294)의 저항값을 변경하기 위한 코드일 수 있다.
따라서, ZQ 캘리브레이션 제어부(205)는 풀업 드라이버(292)가 생성하는 전류 만을 변경하고자 할 경우 풀업 VOH 제어 코드(CVOH_PU)를 변경할 수 있다. 이와 달리 ZQ 캘리브레이션 제어부(205)는 풀업 드라이버(292)가 생성하는 전류 뿐 아니라 풀다운 드라이버(294)의 저항값도 변경하고자 할 경우 풀다운 VOH 제어 코드(CVOH_PD)를 변경할 수 있다.
다른 실시예에 따라 ZQ 캘리브레이션 제어부(205)의 기능이 컨트롤 로직(130)에 의해 수행될 수 있다.
ZQ 캘리브레이션부(210)는 풀업 VOH 제어 코드(CVOH_PU)와 풀다운 VOH 제어 코드(CVOH_PD)에 따라 VOH 코드를 생성할 수 있다. 상기 VOH 코드는 풀업 VOH 코드(VOH_PU)와 풀다운 VOH 코드(VOH_PD)를 포함할 수 있다.
풀업 VOH 코드(VOH_PU)는 풀업 드라이버(292)가 생성하는 전류를 결정하는 코드이고, 풀다운 VOH 코드(VOH_PD)는 풀업 드라이버(292)가 생성하는 전류 및 풀다운 드라이버(294)의 저항값을 결정하는 코드일 수 있다.
ZQ 캘리브레이션부(210)의 상세한 구성과 동작은 도 5 내지 도 7을 참조하여 후술하기로 한다.
프리 드라이버(280)는 풀업 VOH 코드(VOH_PU)와 풀다운 VOH 코드(VOH_PD) 즉, VOH 코드 및 내부 데이터(DATA)를 기초로 풀업 구동 신호(OP_PU)와 풀다운 구동 신호(OP_PD)를 생성할 수 있다.
예컨대, 내부 데이터(DATA)가 하이 레벨일 때 프리 드라이버(280)는 풀업 VOH 코드(VOH_PU)를 버퍼링(buffering)하여 풀업 VOH 코드(VOH_PU)와 동일한 풀업 구동 신호(OP_PU)와 풀다운 드라이버(294)에 포함된 트랜지스터들을 모두 턴오프(turn-off)시키기 위한 풀다운 구동 신호(OP_PD)를 생성할 수 있다.
반대로, 내부 데이터(DATA)가 로우 레벨일 때 프리 드라이버(280)는 풀다운 VOH 코드(VOH_PD)를 버퍼링하여 풀다운 VOH 코드(VOH_PD)와 동일한 풀다운 구동 신호(OP_PD)와 풀업 드라이버(292)에 포함된 트랜지스터들을 모두 턴오프시키기 위한 풀업 구동 신호(OP_PU)를 생성할 수 있다.
즉, 프리 드라이버(280)는 출력 드라이버(290)가 데이터 신호(DQ)를 출력할 때 풀업 드라이버(292)가 생성하는 전류와 풀다운 드라이버(294)가 갖는 저항값을 결정할 수 있다.
출력 드라이버(290)는 풀업 구동 신호(OP_PU)에 따라 결정되는 전류를 생성하는 풀업 드라이버(292)와 풀다운 구동 신호(OP_PD)에 따라 결정되는 저항값을 갖는 풀다운 드라이버(294)를 포함할 수 있다.
출력 드라이버(290)의 상세한 구성과 동작은 도 8을 참조하여 후술하기로 한다.
도 5는 도 3에 도시된 ZQ 캘리브레이션부를 상세히 나타내는 블록도이다.
도 2 내지 도 5를 참조하면, ZQ 캘리브레이션부(210)는 제1 캘리브레이션부(250) 및 제2 캘리브레이션부(220)를 포함할 수 있다.
제1 캘리브레이션부(250)는 풀업 VOH 제어 코드(CVOH_PU)에 따라 결정되는 제1 타겟 VOH 전압(VTG1)을 기초로 출력 드라이버(290)의 풀업 드라이버(292)가 생성하는 전류를 결정하는 풀업 VOH 코드(VOH_PU)를 생성할 수 있다.
제1 캘리브레이션부(250)는 풀업 VOH 제어 블록(255), 제1 비교기(260), 제1 코드 생성기(265), 복제 풀업 드라이버(270), 및 복제 SOC ODT 저항(275)을 포함할 수 있다.
풀업 VOH 제어 블록(255)은 풀업 VOH 제어 코드(CVOH_PU)에 따라 제1 타겟 VOH 전압(VTG1)을 생성할 수 있다. 풀업 VOH 제어 블록(255)의 상세한 구성과 동작은 도 6과 도 7을 참조하여 후술하기로 한다.
제1 비교기(260)는 제1 타겟 VOH 전압(VTG1)과 제1 노드(N1)의 전압을 비교한 제1 비교 결과(COMP1)를 생성하여 출력할 수 있다.
제1 코드 생성기(265)는 제1 비교 결과(COMP1)를 기초로 풀업 VOH 코드(VOH_PU)를 생성하여 프리 드라이버(280)와 복제 풀업 드라이버(270)로 전송할 수 있다.
복제 풀업 드라이버(270)는 풀업 VOH 코드(VOH_PU)에 따라 제1 노드(N1)를 흐르는 제1 전류(I1)를 생성할 수 있다. 복제 풀업 드라이버(270)는 도 8에 도시된 풀업 드라이버(292)와 동일한 구성으로 구현될 수 있다. 즉, 풀업 드라이버(270)의 제4 노드(N4)와 DQ 패드(DQ pad)는 복제 풀업 드라이버(292)의 제1 노드(N1)에 해당할 수 있다. 복제 풀업 드라이버(270)는 제1 노드(N1)를 통해 복제 SOC ODT 저항(275)과 연결될 수 있다. 제1 전류(I1)는 복제 SOC ODT 저항(275)의 저항값과 함께 제1 노드(N1)의 전압을 결정할 수 있다.
복제 SOC ODT 저항(275)은 제1 전류(I1)에 의해 제1 노드(N1)의 전압을 결정할 수 있다. 복제 SOC ODT 저항(275)은 도 8에 도시된 SOC ODT 저항(RSOC , ODT)과 동일한 구성으로 구현될 수 있다. 복제 SOC ODT 저항(275)의 저항값은 제2 코드 생성기(235)가 생성하는 풀다운 VOH 코드(VOH_PD)에 의해 결정될 수 있다.
풀업 VOH 제어 블록(255)이 VOH를 높이기 위한 풀업 VOH 제어 코드(CVOH_PU)를 수신한다고 가정하고 제1 캘리브레이션부(250)의 동작을 설명하기로 한다.
풀업 VOH 제어 블록(255)은 현재의 VOH(예컨대, VDDQ/3 또는 VDDQ/2.5)를 보다 높은 전압으로 높이기 위한 풀업 VOH 제어 코드(CVOH_PU)에 대응되는 제1 타겟 VOH 전압(VTG1)을 생성한다. 제1 타겟 VOH 전압(VTG1)은 상기 현재의 VOH 전압보다 높을 수 있다.
제1 노드(N1)의 전압은 상기 현재의 VOH와 동일하므로 제1 비교기(260)는 제1 노드(N1)의 전압이 제1 타겟 VOH 전압(VTG1)보다 낮다고 판단한 결과에 대응하는 제1 비교 결과(COMP1)를 생성할 수 있다.
제1 코드 생성기(265)는 제1 비교 결과(COMP1)를 기초로 복제 풀업 드라이버(270)의 제1 전류(I1)가 높아지도록 하는 풀업 VOH 코드(VOH_PU)를 생성할 수 있다.
예컨대, 복제 풀업 드라이버(270)가 도 8의 풀업 드라이버(292)와 같이 n 개의 풀업 트랜지스터들(NU0~NUn)을 포함하고 제0 풀업 트랜지스터(NU0)에서 제n 풀업 트랜지스터(NUn)로 갈수록 순차적으로 사이즈 즉, 채널폭(W)/채널길이(L)가 커진다고 가정한다. 이때, 풀업 트랜지스터들(NU0~NUn)에 입력되는 풀업 VOH 코드(VOH_PU)의 각 비트(도면에 표시되지 않았으나, OP_PU0~OP_PUn에 대응되도록 VOH_PU0~VOH_PUn)가 0001 0000 일때 제1 전류(I1)가 높아지도록 풀업 VOH 코드(VOH_PU)의 각 비트가 1001 0000 이 되도록 풀업 VOH 코드(VOH_PU)가 생성될 수 있다.
제1 전류(I1)가 높아짐에 따라 복제 SOC ODT 저항(275)과의 관계에서 옴의 법칙에 의해 제1 노드(N1)의 전압은 높아질 수 있다. 이후, 제1 노드(N1)의 전압이 제1 타겟 VOH 전압(VTG1)과 동일(또는 가장 근사)해 질 때까지 새로운 풀업 VOH 코드(VOH_PU)의 생성 과정이 계속될 수 있다.
따라서, 복제 풀업 드라이버(270)는 풀업 드라이버(292)에 대응되고, 복제 SOC ODT 저항(275)는 SOC ODT 저항(RSOC , ODT)에 대응되는바 제1 노드(N1)는 DQ 패드(DQ pad)에 대응되므로, 제1 캘리브레이션부(250)의 동작으로 인해 데이터 신호(DQ)의 VOH가 높아질 수 있다.
제2 캘리브레이션부(220)는 풀다운 VOH 제어 코드(CVOH_PD)에 따라 결정되는 제2 타겟 VOH 전압(VTG2)을 기초로 출력 드라이버(290)의 풀다운 드라이버(294)의 저항을 결정하는 풀다운 VOH 코드(VOH_PD)를 생성할 수 있다.
제2 캘리브레이션부(220)는 풀다운 VOH 제어 블록(225), 제2 비교기(230), 제2 코드 생성기(235), 및 복제 풀다운 드라이버(240)를 포함할 수 있다.
풀다운 VOH 제어 블록(225)은 풀다운 VOH 제어 코드(CVOH_PD)에 따라 제2 타겟 VOH 전압(VTG2)을 생성할 수 있다. 풀다운 VOH 제어 블록(225)의 상세한 구성과 동작은 도 6과 도 7을 참조하여 후술하기로 한다.
제2 비교기(230)는 제2 타겟 VOH 전압(VTG2)과 제2 노드(N2)의 전압 즉, ZQ 패드(ZQ pad)의 전압을 비교한 제2 비교 결과(COMP2)를 생성하여 출력할 수 있다.
제2 코드 생성기(235)는 제2 비교 결과(COMP2)를 기초로 풀다운 VOH 코드(VOH_PD)를 생성하여 프리 드라이버(280), 복제 풀다운 드라이버(240)와 복제 SOC ODT 저항(275)으로 전송할 수 있다.
복제 풀다운 드라이버(240)는 풀다운 VOH 코드(VOH_PU)에 따라 가변되는 저항값을 가지며 제2 노드(N2)의 전압을 결정할 수 있다. 복제 풀다운 드라이버(240)는 도 8에 도시된 풀다운 드라이버(294)와 동일한 구성으로 구현될 수 있다. 즉, 풀다운 드라이버(294)의 제4 노드(N4)는 복제 풀다운 드라이버(240)의 제2 노드(N2)에 해당할 수 있다. 복제 풀다운 드라이버(240)는 ZQ 패드(ZQ pad)를 통해 ZQ 저항(RZQ)과 연결될 수 있다. 복제 풀다운 드라이버(240)의 저항값은 전원 전압(VDDQ)을 ZQ 저항(RZQ)과 분배함으로써 제2 노드(N2)의 전압을 결정할 수 있다.
ZQ 저항(RZQ)은 ZQ 캘리브레이션 동작을 위해 반도체 메모리 장치(100)의 외부 예컨대, 메모리 모듈(50)의 복수의 다이들(RAM0~RAMp)을 제외한 영역에 구현될 수 있다. ZQ 저항(RZQ)은 240 옴(Ω)일 수 있으나, 본 발명의 범위는 이에 한정되지 않는다.
풀다운 VOH 제어 블록(225)이 VOH를 높이기 위한 풀다운 VOH 제어 코드(CVOH_PD)를 수신한다고 가정하고 제2 캘리브레이션부(220)의 동작을 설명하기로 한다.
풀다운 VOH 제어 블록(225)은 현재의 VOH(예컨대, VDDQ/3 또는 VDDQ/2.5)를 보다 높은 전압으로 높이기 위한 풀다운 VOH 제어 코드(CVOH_PD)에 대응되는 제2 타겟 VOH 전압(VTG2)을 생성한다. 제2 타겟 VOH 전압(VTG2)은 상기 현재의 VOH 전압보다 낮을 수 있다.
제2 노드(N2)의 전압이 상기 현재의 VOH와 동일하다고 가정하면 제2 비교기(230)는 제2 노드(N2)의 전압이 제2 타겟 VOH 전압(VTG2)보다 높다고 판단한 결과에 대응하는 제2 비교 결과(COMP2)를 생성할 수 있다.
제2 코드 생성기(235)는 제2 비교 결과(COMP2)를 기초로 복제 풀다운 드라이버(240)의 저항값이 낮아지도록 하는 풀다운 VOH 코드(VOH_PD)를 생성할 수 있다.
예컨대, 복제 풀다운 드라이버(240)가 도 8의 풀다운 드라이버(294)와 같이 n 개의 풀다운 트랜지스터들(ND0~NDn)을 포함하고 제0 풀다운 트랜지스터(ND0)에서 제n 풀다운 트랜지스터(NDn)로 갈수록 순차적으로 사이즈 즉, 채널폭(W)/채널길이(L)가 커진다고 가정한다. 이때, 풀다운 트랜지스터들(ND0~NDn)에 입력되는 풀다운 VOH 코드(VOH_PD)의 각 비트(도면에 표시되지 않았으나, OP_PD0~OP_PDn에 대응되도록 VOH_PD0~VOH_PDn)가 0001 0000 일때 복제 풀다운 드라이버(240)의 저항값이 낮아지도록 풀다운 VOH 코드(VOH_PD)의 각 비트가 1001 0000 이 되도록 풀다운 VOH 코드(VOH_PD)가 생성될 수 있다. 아울러 제2 노드(N2)의 전압도 낮아지게 된다.
제2 노드(N2)의 전압이 제2 타겟 VOH 전압(VTG2)과 동일(또는 가장 근사)해 질때까지 새로운 풀다운 VOH 코드(VOH_PD)의 생성 과정이 반복될 수 있다.
복제 풀다운 드라이버(240)의 저항값이 낮아지도록 하는 풀다운 VOH 코드(VOH_PD)가 생성됨에 따라 풀다운 VOH 코드(VOH_PD)에 따라 저항값이 결정되는 복제 SOC ODT 저항(275)의 저항값도 낮아지게 된다. 이에 따라 제1 노드(N1)의 전압이 낮아지게 되고 제1 타겟 VOH 전압(VTG1)이 현재의 VOH(예컨대, VDDQ/3 또는 VDDQ/2.5)에 해당할 경우 제1 비교기(260)는 제1 노드(N1)의 전압이 제1 타겟 VOH 전압(VTG1)보다 낮다고 판단한 결과에 대응하는 제1 비교 결과(COMP1)를 생성할 수 있다.
제1 코드 생성기(265)는 제1 비교 결과(COMP1)를 기초로 복제 풀다운 드라이버(270)가 더 많은 제1 전류(I1)를 흐르게 하는 풀업 VOH 코드(VOH_PU)를 생성할 수 있다.
제1 전류(I1)가 높아짐에 따라 복제 SOC ODT 저항(275)과의 관계에서 옴의 법칙에 의해 제1 노드(N1)의 전압은 높아질 수 있다. 이후, 제1 노드(N1)의 전압이 제1 타겟 VOH 전압(VTG1)과 동일(또는 가장 근사)해 질 때까지 새로운 풀업 VOH 코드(VOH_PU)의 생성 과정이 계속될 수 있다.
따라서, 복제 풀업 드라이버(270)는 풀업 드라이버(292)에 대응되고, 복제 SOC ODT 저항(275)는 SOC ODT 저항(RSOC , ODT)에 대응되는바 제1 노드(N1)는 DQ 패드(DQ pad)에 대응되므로, 제2 캘리브레이션부(220)의 동작으로 인해 데이터 신호(DQ)의 VOH가 높아지고 풀다운 드라이버(294)의 저항값이 조정될 수 있다.
즉, 본 발명의 실시예에 따른 반도체 메모리 장치(100)에 의하면, 다이(die) 별로 VOH를 조정하여 각 다이마다 VOH를 동일하게 유지할 수 있어 신호 무결성(signal integrity)를 향상시킬 수 있다. 특히, 출력 드라이버(290)가 저전력의 LVSTL(Low Voltage Swing Terminated Logic) 출력 드라이버로 구현될 경우 VOL과 VOH 간의 차이는 매우 작으므로 VOH의 조정이 더욱 중요할 수 있다.
도 6은 도 4에 도시된 풀 업 VOH 제어 블록 또는 풀 다운 VOH 제어 블록의 일 실시예를 나타내는 회로도이다.
도 5 및 도 6을 참조하면, 풀업 VOH 제어 블록의 일 실시예(255-1)가 도시되어 있으며, 풀다운 VOH 제어 블록(225)은 실질적으로 구성과 동작이 유사한바 풀 업 VOH 제어 블록의 일 실시예(255-1)에 대해서만 설명하기로 한다.
도 6에서는 풀업 VOH 제어 코드(CVOH_PU)가 6 개의 비트(CVOH_PU0~CVOH_PU5)로 구성된다고 가정한다.
풀 업 VOH 제어 블록(255-1)은 바이어스부(255a), 전류 생성부(255b), 및 전압 생성부(255c)를 포함할 수 있다.
바이어스부(255a)는 바이어스 전류(IBIAS;예컨대, 10μA)를 입력받아 게이트 전압을 미러링하는 제1 바이어스 트랜지스터(MB1), 제1 바이어스 트랜지스터(MB1)의 게이트 전압을 입력받아 전류를 생성함으로써 제3 바이어스 트랜지스터(MB3)의 게이트 전압을 낮추는 제2 바이어스 트랜지스터(MB2), 및 제1 바이어스 트랜지스터(MB1)의 게이트 전압에 대응하는 바이어스 전압을 전류 생성부(255b)에 전달하는 제3 바이어스 트랜지스터(MB3)를 포함한다. 제1 바이어스 트랜지스터(MB1)와 제2 바이어스 트랜지스터(MB2)는 NMOS 트랜지스터로, 제3 바이어스 트랜지스터(MB3)는 PMOS 트랜지스터로 각각 구현될 수 있다. 바이어스 전류(IBIAS)는 반도체 메모리 장치(100) 내부의 전원 전압(VDDQ)을 스케일링하여 생성되는 임의의 전류를 의미할 수 있다.
전류 생성부(255b)는 제1 바이어스 트랜지스터(MB1)의 게이트 전압에 대응되는 전압을 수신하는 제1 다운 트랜지스터(MD1) 내지 제3 다운 트랜지스터(MD3)와, 제3 바이어스 트랜지스터(MB3)의 게이트 전압에 대응되는 바이어스 전압을 수신하는 제1 업 트랜지스터(MU1) 내지 제3 업 트랜지스터(MU3)를 포함할 수 있다.
또한, 전류 생성부(255b)는 제1 다운 트랜지스터(MD1) 내지 제3 다운 트랜지스터(MD3)와 제1 업 트랜지스터(MU1) 내지 제3 업 트랜지스터(MU3) 사이에 각각이 제3 노드에 연결되고 풀업 VOH 제어 코드(CVOH_PU)의 6 개의 비트(CVOH_PU0~CVOH_PU5)를 수신하는 제4 업 트랜지스터(MU4) 내지 제6 업 트랜지스터(MU6) 및 제4 다운 트랜지스터(MD4) 내지 제6 다운 트랜지스터(MD6)를 포함할 수 있다.
제1 업 트랜지스터(MU1) 내지 제6 업 트랜지스터(MU6)는 PMOS 트랜지스터로 구현될 수 있고, 제1 다운 트랜지스터(MD1) 내지 제6 다운 트랜지스터(MD6)는 NMOS 트랜지스터로 구현될 수 있다.
제1 업 트랜지스터(MU1)에서 제3 업 트랜지스터(MU3)로 갈수록 순차적으로 사이즈가 커진다고 가정한다. 또한, 제1 다운 트랜지스터(MD1)에서 제3 다운 트랜지스터(MD3)로 갈수록 순차적으로 사이즈가 커진다고 가정한다.
제4 업 트랜지스터(MU4) 내지 제6 업 트랜지스터(MU6)는 각각 하이 레벨의 풀업 VOH 제어 코드(CVOH_PU0~CVOH_PU2)를 수신하여 턴오프된다. 이때, 제4 다운 트랜지스터(MD4) 내지 제6 다운 트랜지스터(MD6)는 각각 수신하는 풀업 VOH 제어 코드(CVOH_PU3~CVOH_PU5)에 따라 턴온 또는 턴오프될 수 있다. 제4 다운 트랜지스터(MD4) 내지 제6 다운 트랜지스터(MD6) 중 턴온된 트랜지스터가 접속된 제1 다운 트랜지스터(MD1) 내지 제3 다운 트랜지스터(MD3) 중 적어도 하나의 사이즈에 대응하는 전류의 합이 제어 전류(IDAC)가 제3 노드(N3)로 전달된다.
예컨대, 제1 다운 트랜지스터(MD1)는 제1 바이어스 트랜지스터(MB1)의 사이즈의 1/4 배이고, 제2 다운 트랜지스터(MD2)는 제1 바이어스 트랜지스터(MB1)의 사이즈의 1/2 배이고, 제3 다운 트랜지스터(MD3)는 제1 바이어스 트랜지스터(MB1)의 사이즈의 1 배라고 가정한다. 풀업 VOH 제어 코드(CVOH_PU0~CVOH_PU5)의 각 비트가 111 011 일때, 제어 전류(IDAC)는 제2 다운 트랜지스터(MD2)와 제3 다운 트랜지스터(MD3)가 각각 생성하는 전류의 합인 15μA가 된다.
만일 제1 타겟 VOH 전압(VTG1)을 높이고자할 경우 ZQ 캘리브레이션 제어부(205)는 제어 전류(IDAC)를 증가시키도록 111 111의 풀업 VOH 제어 코드(CVOH_PU0~CVOH_PU5)를 생성할 수 있다.
전압 생성부(255c)는 전원 전압(VDDQ)과 제3 노드(N3) 사이에 직렬로 접속되는 제2 인에이블 트랜지스터(M2)와 저항(2R), 및 제3 노드(N3)와 접지 전압(VSS) 사이에 직렬로 접속되는 저항(R)과 제1 인에이블 트랜지스터(M1)를 포함할 수 있다. 제1 인에이블 트랜지스터(M1)는 NMOS 트랜지스터로, 제2 인에이블 트랜지스터(M2)는 PMOS 트랜지스터로 각각 구현될 수 있다.
인에이블 신호(EN)는 컨트롤 로직(130)의 제어에 따라 VOH 또는 출력 드라이버(290)의 저항값 조정이 필요할 경우 하이 레벨이 될 수 있다. 반전 인에이블 신호(ENB)는 인에이블 신호(EN)를 반전시킨 신호이다. 저항(2R)은 저항(R)의 저항값의 2 배의 저항값을 가진다.
인에이블 신호(EN)가 하이 레벨을 갖는 경우 제1 인에이블 트랜지스터(M1)와 제2 인에이블 트랜지스터(M2)는 각각 턴온될 수 있다. 이때, 제1 타겟 VOH 전압(VTG1)은 제3 노드(N3)에서 키르히호프의 법칙(Kirchhoff'law)에 따라 다음의 수학식 1과 같이 결정된다. 여기서, 제1 인에이블 트랜지스터(M1)와 제2 인에이블 트랜지스터(M2)의 저항값은 무시하기로 한다.
Figure pat00001
따라서, 제1 타겟 VOH 전압(VTG1)은 저항들(R, 2R)의 저항값과 트랜지스터들(MD1~MD3, MU1~MU3)의 갯수와 사이즈를 조절함으로서 해상도 즉, 최하위 비트(도 6에서는 CVOH_PU3)가 증가/감소할 경우의 제1 타겟 VOH 전압(VTG1) 변화가 조절될 수 있다.
도 7은 도 4에 도시된 풀 업 VOH 제어 블록 또는 풀 다운 VOH 제어 블록의 다른 실시예를 나타내는 회로도이다.
도 5 및 도 7을 참조하면, 풀업 VOH 제어 블록의 다른 실시예(255-2)가 도시되어 있으며, 풀다운 VOH 제어 블록(225)은 실질적으로 구성과 동작이 유사한바 풀 업 VOH 제어 블록의 다른 실시예(255-2)에 대해서만 설명하기로 한다.
풀 업 VOH 제어 블록(255-2)은 도 6의 전압 생성부(255c)와 마찬가지로 제1 인에이블 트랜지스터(M1), 제2 인에이블 트랜지스터(M2)와 저항들(R, 2R)을 포함할 수 있다. 다만, 풀 업 VOH 제어 블록(255-2)은 저항들(R, 2R) 사이에 직렬로 연결되는 복수의 저항들(R0~Rk)과, 각 복수의 저항들(R0~Rk) 사이의 노드와 제1 타겟 VOH 전압(VTG1)이 출력되는 노드 사이에 연결되는 복수의 스위치들(SW0~SW(K+1))을 포함할 수 있다.
복수의 스위치들(SW0~SW(K+1)) 각각은 풀업 VOH 제어 코드(CVOH_PU)의 각 비트를 수신할 수 있다. 예컨대, 풀업 VOH 제어 코드(CVOH_PU)는 (K+1) 개의 비트를 가지고, 제0 스위치(SW0)부터 순차적으로 상기 (K+1) 개의 비트를 수신할 수 있다.
복수의 저항들(R0~Rk) 각각은 동일한 저항값을 가질 수 있으나, 본 발명의 범위는 이에 한정되지 않는다. 여기서, 복수의 저항들(R0~Rk) 각각은 저항(R)과 동일한 저항값을 가진다고 가정한다.
풀 업 VOH 제어 블록(255-2)은 인에이블 신호(EN)가 하이 레벨이 되었을 때, 풀업 VOH 제어 코드(CVOH_PU)에 의해 결정되는 연결 상태에서 전압 분배에 따라 정해지는 제1 타겟 VOH 전압(VTG1)을 출력할 수 있다.
예컨대, K=3 이고, 풀업 VOH 제어 코드(CVOH_PU)가 0101 일 때, 제1 스위치 내지 제3 스위치(SW0~SW3)는 각각 0101을 수신하여 제1 스위치(SW1)와 제3 스위치(SW3)만이 단락된다. 이에 따라 저항(R0)만이 전류를 흘릴 수 있고, 전압 분배에 따라 제1 타겟 VOH 전압(VTG1)은 VDDQ/2 가 될 수 있다(M1과 M2의 저항값은 무시).
도 8은 도 3에 도시된 출력 드라이버를 상세히 나타내는 회로도이다.
도 3, 도 5, 및 도 8을 참조하면, 출력 드라이버(290)는 풀업 드라이버(292)와 풀다운 드라이버(294)를 포함할 수 있다.
풀업 드라이버(292)는 전원 전압(VDDQ)과 제4 노드(N4) 사이에 접속되는 제0 풀업 트랜지스터 내지 제n 풀업 트랜지스터(NU0~NUn)를 포함할 수 있다. 각각의 제0 풀업 트랜지스터 내지 제n 풀업 트랜지스터(NU0~NUn)는 NMOS 트랜지스터로 구현될 수 있다.
풀다운 드라이버(294)는 접지 전압(VSS)과 제4 노드(N4) 사이에 접속되는 제0 풀다운 트랜지스터 내지 제n 풀다운 트랜지스터(ND0~NDn)를 포함할 수 있다. 각각의 제0 풀다운 트랜지스터 내지 제n 풀다운 트랜지스터(ND0~NDn)는 NMOS 트랜지스터로 구현될 수 있다.
내부 데이터(DATA)가 하이 레벨일 때 풀업 드라이버(292)는 프리 드라이버(280)로부터 풀업 VOH 코드(VOH_PU)에 해당하는 풀업 구동 신호(OP_PU)를 수신하여 풀업 VOH 코드(VOH_PU)에 따라 결정되는 전류를 생성할 수 있다. 풀다운 드라이버(294)는 풀다운 드라이버(294)에 포함된 트랜지스터들(ND0~NDn)을 모두 턴오프시키기 위한 풀다운 구동 신호(OP_PD)에 따라 모든 트랜지스터들(ND0~NDn)이 턴오프 될 수 있다.
이때, 풀업 드라이버(292)가 생성하는 전류는 DQ 패드(DQ pad)를 통해 메모리 컨트롤러(300) 측의 SOC ODT 저항(RSOC , ODT)으로 전송될 수 있다. SOC ODT 저항(RSOC , ODT)이 수신하는 데이터 신호(DQ)는 풀업 드라이버(292)가 생성하는 전류와 SOC ODT 저항(RSOC , ODT)에 의해 결정되며, ZQ 캘리브레이션부(210)가 생성하는 풀업 VOH 코드(VOH_PU)에 의해 조절되는 VOH를 갖게 된다.
내부 데이터(DATA)가 로우 레벨일 때 풀업 드라이버(292)는 프리 드라이버(280)로부터 풀업 드라이버(292)에 포함된 트랜지스터들(NU0~NUn)을 모두 턴오프시키기 위한 풀업 구동 신호(OP_PU)에 따라 모든 트랜지스터들(NU0~NUn)이 턴오프될 수 있다. 풀다운 드라이버(294)는 풀다운 VOH 코드(VOH_PD)에 해당하는 풀다운 구동 신호(OP_PD)를 수신하여 풀다운 VOH 코드(VOH_PD)에 따라 결정되는 저항값을 가질 수 있다.
이때, 풀업 드라이버(292)가 생성하는 전류가 존재하지 않으므로, SOC ODT 저항(RSOC , ODT)이 수신하는 데이터 신호(DQ)는 접지 전압(VSS)과 동일한 VOL을 갖게 된다.
실시예에 따라 특정한 풀업 구동 신호(OP_PU) 또는 풀다운 구동 신호(OP_PD)에서 풀업 드라이버(292) 또는 풀다운 드라이버(294)가 갖는 전체의 저항값 즉, 터미네이션 저항값(RTT)은 변동될 수 있다. 이는 메모리 슬롯에 딤(도 1의 각 메모리 모듈)을 몇개 꼽는지 등의 구성에 따라 싱글 로딩(single loaging)/더블 로딩(double loading) 등의 구성이 가능하며, 상황에 맞도록 적절한 터미네이션 저항값(RTT)을 선택하기 위해서이다. 예컨대, 터미네이션 저항값(RTT)은 MRS 셋팅(setting)에 의해 RZQ/1, RZQ/2, 또는 RZQ/4(RZQ=240Ω) 등으로 변동될 수 있다.
도 9는 도 1에 도시된 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다. 도 10은 도 9에 도시된 VOH 코드를 생성하는 단계를 상세히 나타낸 흐름도이다. 도 11은 도 10에 도시된 풀업 VOH 코드를 생성하는 단계를 상세히 나타낸 흐름도이다. 도 12는 도 10에 도시된 풀다운 VOH 코드를 생성하는 단계를 상세히 나타낸 흐름도이다.
도 1, 도 3, 도 5 및 도 9 내지 도 12를 참조하면, ZQ 캘리브레이션부(210)는 기준 전압(VREF)를 VOH와 비교한 결과에 따른 풀업 VOH 제어 코드(CVOH_PU)와 풀다운 VOH 제어 코드(CVOH_PD)에 따라 VOH 코드를 생성할 수 있다(S900). 상기 VOH 코드는 풀업 VOH 코드(VOH_PU)와 풀다운 VOH 코드(VOH_PD)를 포함할 수 있다.
프리 드라이버(280)는 풀업 VOH 코드(VOH_PU)와 풀다운 VOH 코드(VOH_PD) 및 내부 데이터(DATA)를 기초로 풀업 구동 신호(OP_PU)와 풀다운 구동 신호(OP_PD)를 생성할 수 있다. 출력 드라이버(290)는 풀업 구동 신호(OP_PU)와 풀다운 구동 신호(OP_PD)에 따라 결정되는 VOH를 갖는 데이터 신호(DQ)를 생성할 수 있다(S980).
상기 S900 단계는 아래의 S910 단계와 S950 단계를 포함할 수 있다.
ZQ 캘리브레이션부(210)는 제1 캘리브레이션부(250)와 제2 캘리브레이션부(220)를 포함할 수 있다.
제1 캘리브레이션부(250)는 풀업 VOH 제어 코드(CVOH_PU)에 따라 결정되는 제1 타겟 VOH 전압(VTG1)을 기초로 출력 드라이버(290)의 풀업 드라이버(292)가 생성하는 전류를 결정하는 풀업 VOH 코드(VOH_PU)를 생성할 수 있다(S910).
제2 캘리브레이션부(220)는 풀다운 VOH 제어 코드(CVOH_PD)에 따라 결정되는 제2 타겟 VOH 전압(VTG2)을 기초로 출력 드라이버(290)의 풀다운 드라이버(294)의 저항을 결정하는 풀다운 VOH 코드(VOH_PD)를 생성할 수 있다(S950).
상기 S910 단계는 S912 단계 내지 S920 단계를 포함할 수 있다.
제1 캘리브레이션부(250)는 풀업 VOH 제어 블록(255), 제1 비교기(260), 제1 코드 생성기(265), 복제 풀업 드라이버(270), 및 복제 SOC ODT 저항(275)을 포함할 수 있다.
풀업 VOH 제어 블록(255)은 풀업 VOH 제어 코드(CVOH_PU)에 따라 제1 타겟 VOH 전압(VTG1)을 생성할 수 있다(S912).
제1 비교기(260)는 제1 타겟 VOH 전압(VTG1)과 제1 노드(N1)의 전압을 비교한 제1 비교 결과(COMP1)를 생성하여 출력할 수 있다(S914).
제1 코드 생성기(265)는 제1 비교 결과(COMP1)를 기초로 풀업 VOH 코드(VOH_PU)를 생성하여 프리 드라이버(280)와 복제 풀업 드라이버(270)로 전송할 수 있다(S916).
복제 풀업 드라이버(270)는 풀업 VOH 코드(VOH_PU)에 따라 제1 노드(N1)를 흐르는 제1 전류(I1)를 생성할 수 있다(S918).
복제 SOC ODT 저항(275)은 제1 전류(I1)에 의해 제1 노드(N1)의 전압을 결정할 수 있다(S920).
제1 노드(N1)의 전압과 제1 타겟 VOH 전압(VTG1)이 같아질 때까지 새로운 풀업 VOH 코드(VOH_PU)의 생성 과정이 계속될 수 있다.
상기 S950 단계는 S952 단계 내지 S958 단계를 포함할 수 있다.
제2 캘리브레이션부(220)는 풀다운 VOH 제어 블록(225), 제2 비교기(230), 제2 코드 생성기(235), 및 복제 풀다운 드라이버(240)를 포함할 수 있다.
풀다운 VOH 제어 블록(225)은 풀다운 VOH 제어 코드(CVOH_PD)에 따라 제2 타겟 VOH 전압(VTG2)을 생성할 수 있다(S952).
제2 비교기(230)는 제2 타겟 VOH 전압(VTG2)과 제2 노드(N2)의 전압 즉, ZQ 패드(ZQ pad)의 전압을 비교한 제2 비교 결과(COMP2)를 생성하여 출력할 수 있다(S954).
제2 코드 생성기(235)는 제2 비교 결과(COMP2)를 기초로 풀다운 VOH 코드(VOH_PD)를 생성하여 프리 드라이버(280), 복제 풀다운 드라이버(240)와 복제 SOC ODT 저항(275)으로 전송할 수 있다(S956).
복제 풀다운 드라이버(240)는 풀다운 VOH 코드(VOH_PU)에 따라 가변되는 저항값을 가지며 제2 노드(N2)의 전압을 결정할 수 있다(S958).
제2 노드(N2)의 전압이 제2 타겟 VOH 전압(VTG2)과 동일(또는 가장 근사)해 질때까지 새로운 풀다운 VOH 코드(VOH_PD)의 생성 과정이 계속 될 수 있다.
도 13은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 1 및 도 13을 참조하면, 도 1에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(400)은 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 또는 무선 통신 장치로 구현될 수 있다.
컴퓨터 시스템(400)은 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(420)를 포함한다. 메모리 컨트롤러(420)는 호스트(410)의 제어에 따라 반도체 메모리 장치(100)의 데이터 액세스 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있다. 메모리 컨트롤러(420)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
반도체 메모리 장치(100)의 데이터는 호스트(410)와 메모리 컨트롤러 (420)의 제어에 따라 디스플레이(430)를 통하여 디스플레이될 수 있다. 무선 송수신기(440)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(440)는 안테나(ANT)를 통하여 수신된 무선 신호를 호스트(410)에서 처리될 수 있는 신호로 변경할 수 있다. 따라서, 호스트(410)는 무선 송수신기(440)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(420) 또는 디스플레이(430)로 전송할 수 있다. 메모리 컨트롤러(420)는 호스트(410)에 의하여 처리된 신호를 반도체 메모리 장치(100)에 저장할 수 있다.
또한, 무선 송수신기(440)는 호스트(410)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(450)는 호스트(410)의 동작을 제어하기 위한 제어 신호 또는 호스트(410)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
호스트(410)는 메모리 컨트롤러(420)로부터 출력된 데이터, 무선 송수신기(440)로부터 출력된 데이터, 또는 입력 장치(450)로부터 출력된 데이터가 디스플레이(430)를 통하여 디스플레이될 수 있도록 디스플레이(430)의 동작을 제어할 수 있다.
실시 예에 따라, 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(420)는 호스트(410)의 일부로서 구현될 수 있고 또한 호스트(410)와 별도의 칩으로 구현될 수 있다.
도 14는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다.
도 1 및 도 14를 참조하면, 도 1에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(400)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿 (tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
컴퓨터 시스템(500)은 호스트(510), 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(520), 디스플레이(530) 및 입력 장치(540)를 포함한다.
호스트(510)는 입력 장치(450)를 통하여 입력된 데이터에 따라 메모리 장치(420)에 저장된 데이터를 디스플레이(440)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(450)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 호스트(510)는 컴퓨터 시스템(500)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(520)의 동작을 제어할 수 있다. 메모리 컨트롤러(520)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
실시 예에 따라 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(520)는 호스트(510)의 일부로서 구현될 수 있고 또한 호스트(510)와 별도의 칩으로 구현될 수 있다.
도 15는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 1 및 도 15를 참조하면, 도 1에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(600)은 이미지 처리 장치(Image Process Device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기 또는 스마트 폰으로 구현될 수 있다.
컴퓨터 시스템(600)은 호스트(610), 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 데이터 처리 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(620)를 포함한다. 또한, 컴퓨터 시스템(600)은 이미지 센서(630) 및 디스플레이(640)를 더 포함한다.
컴퓨터 시스템(600)의 이미지 센서(630)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 호스트(610) 또는 메모리 컨트롤러(620)로 전송된다. 호스트(610)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(640)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(620)를 통하여 반도체 메모리 장치(100)에 저장될 수 있다.
또한, 반도체 메모리 장치(100)에 저장된 데이터는 호스트(610) 또는 메모리 컨트롤러(620)의 제어에 따라 디스플레이(640)를 통하여 디스플레이된다.
실시 예에 따라 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(620)는 호스트(610)의 일부로서 구현될 수 있고 또한 호스트(610)와 별개의 칩으로 구현될 수 있다. 메모리 컨트롤러(620)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
도 16은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 1 및 도 16을 참조하면, 도 1에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(700)은 반도체 메모리 장치(100) 및 반도체 메모리 장치(100)의 동작을 제어할 수 있는 호스트(710)를 포함한다. 또한, 컴퓨터 시스템 (700)은 시스템 메모리(720), 메모리 인터페이스(730), ECC 블록(740) 및 호스트 인터페이스(750)을 더 포함한다.
컴퓨터 시스템(700)은 호스트(710)의 동작 메모리(operation memory)로서 사용될 수 있는 시스템 메모리(720)를 포함한다. 시스템 메모리(720)는 ROM(read only memory)과 같은 비휘발성 메모리로 구현될 수 있고 SRAM(Static random access memory)과 같은 휘발성 메모리로 구현될 수 있다.
컴퓨터 시스템(700)에 접속된 호스트는 메모리 인터페이스(730)와 호스트 인터페이스(750)를 통하여 반도체 메모리 장치(100)와 데이터 통신을 수행할 수 있다.
호스트(710)의 제어에 따라 에러 정정 코드(error correction code(ECC)) 블록 (740)은 메모리 인터페이스(730)를 통하여 반도체 메모리 장치(100)로부터 출력된 데이터에 포함된 에러 비트를 검출하고, 상기 에러 비트를 정정하고, 에러 정정된 데이터를 호스트 인터페이스(750)를 통하여 호스트(HOST)로 전송할 수 있다. 호스트(710)는 버스(770)를 통하여 메모리 인터페이스(730), ECC 블럭(740), 호스트 인터페이스(750), 및 시스템 메모리(720) 사이에서 데이터 통신을 제어할 수 있다.
컴퓨터 시스템(700)은 플래시 메모리 드라이브, USB 메모리 드라이브, IC-USB 메모리 드라이브, 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
도 17은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 1 및 도 17을 참조하면, 도 1에 도시된 반도체 메모리 장치(100)을 포함하는 컴퓨터 시스템(800)은 호스트 컴퓨터(host computer;810)와 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 컴퓨터 시스템(800)은 호스트 컴퓨터(810)와 메모리 카드(830)을 포함한다.
호스트 컴퓨터(810)는 호스트(840) 및 호스트 인터페이스(820)을 포함한다. 메모리 카드(830)는 반도체 메모리 장치(100), 메모리 컨트롤러(850), 및 카드 인터페이스(860)를 포함한다. 메모리 컨트롤러(850)는 반도체 메모리 장치(100)와 카드 인터페이스(860) 사이에서 데이터의 교환을 제어할 수 있다. 메모리 컨트롤러(850)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
실시 예에 따라, 카드 인터페이스(860)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
메모리 카드(830)가 호스트 컴퓨터(810)에 장착되면, 카드 인터페이스(570)는 호스트(840)의 프로토콜에 따라 호스트(840)와 메모리 컨트롤러(850) 사이에서 데이터 교환을 인터페이스할 수 있다.
실시 예에 따라 카드 인터페이스(860)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스라 함은 호스트 컴퓨터(810)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
컴퓨터 시스템(800)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트 컴퓨터(810)의 호스트 인터페이스(820)와 접속될 때, 호스트 인터페이스(820)는 호스트(840)의 제어에 따라 카드 인터페이스(860)와 메모리 컨트롤러(850)를 통하여 반도체 메모리 장치(100)와 데이터 통신을 수행할 수 있다.
도 18은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 1 및 도 18을 참조하면, 컴퓨터 시스템(900)은 데이터 버스(910)에 접속된 반도체 메모리 장치(semiconductor memory device; 100), 메모리 컨트롤러(memory controller; 150), 프로세서(processor; 920), 제1인터페이스(interface; 930), 및 제2인터페이스(940)을 포함할 수 있다.
실시 예에 따라, 컴퓨터 시스템(900)은 휴대폰, MP3 플레이어(MPEG Audio Layer-3 player), MP4 플레이어(MPEG Audio Layer-4 player), PDA(Personal Digital Assistants), 또는 PMP(Portable Media Player) 등의 포터블 디바이스 (potable device)를 포함할 수 있다.
다른 실시 예에 따라, 컴퓨터 시스템(900)은 PC(personal computer), 노트형 퍼스컴(notebook-sized personal computer), 또는 랩톱 컴퓨터(laptop computer) 등의 데이터 처리 시스템(data process system)을 포함할 수 있다.
또 다른 실시 예에 따라, 컴퓨터 시스템(900)은 SD 카드(secure digital card) 또는 MMC(multi media card) 등의 메모리 카드(memory card)를 포함할 수 있다.
또 다른 실시 예에 따라 컴퓨터 시스템(900)은 스마트 카드(smart card), 또는 SSD(solid state drive)를 포함할 수 있다.
반도체 메모리 장치(100), 메모리 컨트롤러(150)와 프로세서(920)는 하나의 칩, 예컨대 SoC (system on chip)으로 구현될 수 있으며, 실시 예에 따라 별개의 독립적인 장치들로 구현될 수도 있다.
실시 예에 따라 프로세서(920)는 제1인터페이스(930)를 통하여 입력된 데이터를 처리하여 반도체 메모리 장치(100)에 라이트(write)할 수 있다.
실시 예에 따라 프로세서(920)는 반도체 메모리 장치(100)에 저장된 데이터를 리드(read)하여 이를 제1인터페이스(930)를 통하여 외부로 출력할 수 있다.
이 경우, 제1인터페이스(930)는 입출력 장치일 수 있다.
제2인터페이스(940)는 무선 통신을 위한 인터페이스일 수 있다. 실시 예에 따라 제2인터페이스(940)는 소프트웨어(software) 또는 펌웨어(firmware)로 구현될 수 있다.
도 19는 도 1에 도시된 반도체 메모리 장치를 포함하는 데이터 처리 시스템의 일 실시 예를 나타낸다.
도 1 및 도 19에 도시된 MOD(E/O)는 전기 신호를 광 신호로 변환하는 전-광 변환기로서 사용되는 광 변조기를 의미하고, DEM(O/E)은 광 신호를 전기 신호로 변환하는 광-전 변환기로서 사용되는 광 복조기를 의미한다.
도 19를 참조하면, 데이터 처리 시스템(1000)은 CPU(1010), 복수의 데이터 버스들(1001-1~1001-3), 및 복수의 메모리 모듈들(1040)을 포함한다.
복수의 메모리 모듈들(1040) 각각은 복수의 데이터 버스들(1001-1~1001-3) 각각에 접속된 복수의 커플러들(1011-1, 1011-2, 및 1011-3) 각각을 통하여 광신호를 주거나 받을 수 있다.
실시 예에 따라, 복수의 커플러들(1011-1, 1011-2, 및 1011-3) 각각은 전기적인 커플러(electrical coupler) 또는 광학적인 커플러(optical coupler)로 구현될 수 있다.
CPU(1010)는 적어도 하나의 광 변조기(MOD(E/O))와 적어도 하나의 광 복조기 (DEM(O/E))를 포함하는 제1광 송수신기(1016), 및 메모리 컨트롤러(1012)를 포함한다. 적어도 하나의 광 복조기(DEM(O/E))는 광-전 변환기로서 사용된다.
메모리 컨트롤러(1012)는 CPU(1010)의 제어하에 제1광 송수신기(1016)의 동작, 예컨대 송신 동작 또는 수신 동작을 제어할 수 있다. 메모리 컨트롤러(520)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
예컨대, 라이트 동작 시, 제1광 송수신기(1016)의 제1광 변조기(MOD(E/O))는 메모리 컨트롤러(1012)의 제어하에 어드레스들과 제어 신호들을 광 변조기들에 의해 변조된 광신호를 생성하고, 생성된 광신호(ADD/CTRL)를 광 통신 버스(1001-3)로 전송할 수 있다.
제1광 송수신기(1016)가 광신호(ADD/CTRL)를 광 통신 버스(1001-3)로 전송한 후, 제1광 송수신기(1016)의 제2광 변조기(MOD(E/O))는 변조된 광 라이트 데이터(WDATA)를 생성하고, 생성된 광 라이트 데이터(WDATA)를 광 통신 버스(1001-2)로 전송할 수 있다.
각 메모리 모듈(1040)은 제2광 송수신기(1030) 및 복수의 반도체 메모리 장치들(100)을 포함한다.
각 메모리 모듈(1040)은 광학적 DIMM(optical dual in-line memory module), 광학적 Fully Buffered DIMM, 광학적 SO-DIMM(small outline dual in-line memory module), Optical RDIMM(Registered DIMM), Optical LRDIMM(Load Reduced DIMM), UDIMM(Unbuffered DIMM), 광학적 MicroDIMM, 또는 광학적 SIMM(single in-line memory module)으로 구현될 수 있다.
도 19를 참조하면, 제2광 송수신기(1030)에 구현된 광 복조기(DEM(O/E))는 광통신 버스(1001-2)를 통하여 입력된 광 라이트 데이터(WDATA)를 복조하고 복조된 전기 신호를 복수의 반도체 메모리 장치들(100) 중에서 적어도 하나의 메모리 장치로 전송할 수 있다.
실시 예에 따라, 각 메모리 모듈(1040)은 광 복조기(DEM(O/E))로부터 출력된 전기 신호를 버퍼링하기 위한 전기적인 버퍼(1033)를 더 포함할 수 있다.
예컨대, 전기적인 버퍼(1033)는 복조된 전기 신호를 버퍼링하고, 버퍼링된 전기 신호를 복수의 반도체 메모리 장치들(100) 중에서 적어도 하나의 반도체 메모리 장치로 전송할 수 있다.
리드 동작 시, 반도체 메모리 장치(100)로부터 출력된 전기 신호는 제2광 송수신기 (1030)에 구현된 광 변조기(MOD(E/O))에 의하여 광 리드 데이터(RDATA)로 변조된다. 광 리드 데이터(RDATA)는 광통신 버스(1001-1)를 통하여 CPU(1010)에 구현된 제1광 복조기(DEM(O/E))로 전송된다. 제1광 복조기(DEM)는 광 리드 데이터(RDATA)를 복조하고 복조된 전기 신호를 메모리 컨트롤러(1012)로 전송한다.
도 20은 도 1에 도시된 반도체 메모리 장치를 포함하는 멀티-칩 패키지의 일실시예를 개략적으로 나타낸 개념도이다.
도 1 및 도 20을 참조하면, 멀티-칩 패키지(1100)는 패키지 기판(1110)상에 순차적으로 적층되는 다수의 반도체 장치들(1130~1150, Chip #1~Chip #3)을 포함할 수 있다. 다수의 반도체 장치들(1130~1150) 각각은 상술한 반도체 메모리 장치(100)를 포함할 수 있다. 다수의 반도체 장치들(1130~1150) 각각의 동작을 제어하기 위한 메모리 컨트롤러(미도시)는 다수의 반도체 장치들(1130~1150) 중 하나 이상의 반도체 장치의 내부에 구비될 수도 있고, 패키지 기판(1110) 상에 구현될 수도 있다. 다수의 반도체 장치들(1130~1150)간의 전기적 연결을 위해서, 실리콘 관통전극(TSV: Through-silicon via, 미도시), 연결선(미도시), 범프(bump, 미도시), 솔더 볼(1120) 등이 사용될 수 있다. 메모리 컨트롤러(미도시)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
일례로, 제1 반도체 장치(1130)는 로직 다이(logic die)로, 입출력 인터페이스 장치 및 메모리 컨트롤러를 포함하고, 제2 반도체 장치(1140)와 제3 반도체 장치(1150)는 복수의 메모리 장치가 적층된 다이(die)들로 각각 메모리 셀 어레이를 포함할 수 있다. 이때 제2 반도체 장치(1140)의 메모리 장치와 제3 반도체 장치(1150)는 실시예에 따라, 동일한 종류의 메모리 장치일 수도 있고, 다른 종류의 메모리 장치일 수도 있다.
다른 일례로, 제1 반도체 장치 내지 제3 반도체 장치(1130~1150) 각각은 각각의 메모리 컨트롤러를 포함할 수 있다. 이때 메모리 컨트롤러는 실시예에 따라 메모리 셀 어레이와 동일한 다이(die)에 있을 수도 있고, 메모리 셀 어레이와 다른 다이(die)에 있을 수도 있다.
또다른 일례로, 제1 반도체 장치(Die 1, 1130)는 광학 인터페이스 장치를 포함할 수 있다. 메모리 컨트롤러는 제1 반도체 장치(1130) 또는 제2 반도체 장치(1140)에 위치할 수 있고, 메모리 장치는 제2 반도체 장치(1140) 또는 제3 반도체 장치(1150)에 위치하여 메모리 컨트롤러와 실리콘 관통 전극(TSV)로 연결될 수 있다.
또한 상기 실시예들은 메모리 컨트롤러와 메모리 셀 어레이 다이가 적층된 구조의 하이브리드 메모리 큐브(Hybrid Memory Cube; 이하 HMC)로써 구현될 수 있다. HMC로 구현함으로써 대역폭 증가로 인한 메모리 장치의 성능 향상, 메모리 장치가 차지하는 면적을 최소화함으로써 전력 소모 및 생산 비용을 감소시킬 수 있다.
도 21은 도 20에 도시된 멀티-칩 패키지의 일실시예를 입체적으로 나타낸 개념도이다.
도 1, 도 20 및 도 21을 참조하면, 멀티-칩 패키지(1100')는 실리콘 관통전극(TSV, 1160)을 통해 상호 연결된 적층 구조의 다수의 다이들(Die1~3, 1130~1150)을 포함한다. 다이들(Die1~3, 1130~1150) 각각은 반도체 메모리 장치(100)의 기능을 구현하기 위한 복수의 회로블록(미도시), 주변회로(Periphery circuit)를 포함할 수 있다. 상기 다이들(1130~1150)은 셀 레이어로 지칭될 수 있으며, 복수의 회로블록은 메모리 블록으로 구현될 수 있다.
실리콘 관통전극(1160)은 구리(Cu) 등의 금속을 포함하는 전도성 물질로 이루어질 수 있고, 실리콘 기판의 중앙에 배치되며, 실리콘 기판은 실리콘 관통전극(1160)을 둘러싸고 있는 구조를 갖는다. 실리콘 관통전극(1160)과 실리콘 기판 사이에 절연영역(미도시)이 배치될 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
메모리 시스템(10) 로우 디코더 및 로우 드라이버(160)
반도체 메모리 장치(100) 컬럼 디코더 및 컬럼 드라이버(170)
어드레스 버퍼(110) 라이트 드라이버 및 센스 증폭기 블록(180)
커맨드 버퍼(120) 데이터 입출력 회로(190)
컨트롤 로직(130) 데이터 출력 회로(200)
메모리 셀 어레이(150)

Claims (10)

  1. 기준 전압을 출력 하이 레벨 전압(VOH)과 비교한 결과에 따른 VOH 제어 코드에 따라 VOH 코드를 생성하는 ZQ 캘리브레이션부; 및
    상기 VOH 코드에 따라 결정되는 출력 하이 레벨 전압을 갖는 데이터 신호를 생성하는 출력 드라이버를 포함하며,
    상기 VOH 제어 코드는 풀업 VOH 제어 코드와 풀다운 VOH 제어 코드를 포함하고, 상기 VOH 코드는 풀업 VOH 코드와 풀다운 VOH 코드를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 ZQ 캘리브레이션부는
    상기 풀업 VOH 제어 코드에 따라 결정되는 제1 타겟 VOH 전압을 기초로 상기 출력 드라이버의 풀업 드라이버가 생성하는 전류를 결정하는 상기 풀업 VOH 코드를 생성하는 제1 캘리브레이션부; 및
    상기 풀다운 VOH 제어 코드에 따라 결정되는 제2 타겟 VOH 전압을 기초로 상기 출력 드라이버의 풀다운 드라이버의 저항을 결정하는 상기 풀다운 VOH 코드를 생성하는 제2 캘리브레이션부를 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 캘리브레이션부는
    상기 제1 타겟 VOH 전압을 생성하는 풀업 VOH 제어 블록;
    상기 제1 타겟 VOH 전압과 제1 노드의 전압을 비교한 제1 비교 결과를 출력하는 제1 비교기;
    상기 제1 비교 결과를 기초로 상기 풀업 VOH 코드를 생성하는 제1 코드 생성기;
    상기 풀업 VOH 코드에 따라 상기 제1 노드를 흐르는 제1 전류를 생성하는 복제 풀업 드라이버; 및
    상기 제1 전류에 의해 상기 제1 노드의 전압을 결정하는 복제 SOC ODT 저항을 포함하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 제2 캘리브레이션부는
    상기 제2 타겟 VOH 전압을 생성하는 풀다운 VOH 제어 블록;
    상기 제2 타겟 VOH 전압과 제2 노드의 전압을 비교한 제2 비교 결과를 출력하는 제2 비교기;
    상기 제2 비교 결과를 기초로 상기 풀다운 VOH 코드를 생성하는 제2 코드 생성기; 및
    상기 풀다운 VOH 코드에 따라 상기 제2 노드의 전압을 결정하는 복제 풀다운 드라이버를 포함하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 복제 SOC ODT 저항은 상기 풀다운 VOH 코드에 따라 결정되는 저항값을 가지는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제2 노드의 전압은 상기 반도체 메모리 장치 외부의 외부 저항과 상기 복제 풀다운 드라이버에 따라 결정되는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 VOH 제어 코드는
    상기 반도체 메모리 장치 내부의 테스트 모드 신호 또는 상기 반도체 메모리 장치 외부의 VOH 변경 요청 신호에 의해 생성되는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 VOH 코드와 내부 데이터에 따라 결정되는 풀업 구동 신호와 풀다운 구동 신호를 생성하는 프리 드라이버를 더 포함하고,
    상기 출력 드라이버는 상기 풀업 구동 신호에 따라 결정되는 전류를 생성하는 풀업 드라이버와 상기 풀다운 구동 신호에 따라 결정되는 저항값을 갖는 풀다운 드라이버를 포함하는 반도체 메모리 장치.
  9. 기준 전압을 출력 하이 레벨 전압(VOH)과 비교한 결과에 따른 VOH 제어 코드에 따라 VOH 코드를 생성하는 단계; 및
    상기 VOH 코드에 따라 결정되는 출력 하이 레벨 전압을 갖는 데이터 신호를 생성하는 단계를 포함하며,
    상기 VOH 제어 코드는 풀업 VOH 제어 코드와 풀다운 VOH 제어 코드를 포함하고, 상기 VOH 코드는 풀업 VOH 코드와 풀다운 VOH 코드를 포함하는 반도체 메모리 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 VOH 코드를 생성하는 단계는
    상기 풀업 VOH 제어 코드에 따라 결정되는 제1 타겟 VOH 전압을 기초로 상기 출력 드라이버의 풀업 드라이버가 생성하는 전류를 결정하는 상기 풀업 VOH 코드를 생성하는 단계; 및
    상기 풀다운 VOH 제어 코드에 따라 결정되는 제2 타겟 VOH 전압을 기초로 상기 출력 드라이버의 풀다운 드라이버의 저항을 결정하는 상기 풀다운 VOH 코드를 생성하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.

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