KR20220023570A - 선택적 레벨 변경을 이용한 멀티 레벨 신호 생성 방법, 이를 이용한 데이터 전송 방법, 이를 수행하는 송신기 및 메모리 시스템 - Google Patents

선택적 레벨 변경을 이용한 멀티 레벨 신호 생성 방법, 이를 이용한 데이터 전송 방법, 이를 수행하는 송신기 및 메모리 시스템 Download PDF

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박재우
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최영돈
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Abstract

서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호 생성 방법에서, 3개 이상의 전압 레벨들 중 서로 인접한 2개의 전압 레벨들 사이의 차이를 나타내는 제1 전압 간격 및 제2 전압 간격이 서로 다르도록 제1 전압 설정 동작을 수행한다. 3개 이상의 전압 레벨들 중 가장 낮은 전압 레벨과 가장 높은 전압 레벨 사이의 차이를 나타내는 전압 스윙 폭이 2개 이상의 서로 다른 값들 중 하나를 가지도록 제2 전압 설정 동작을 수행한다. 2개 이상의 비트들을 포함하는 입력 데이터, 제1 전압 설정 동작의 결과 및 제2 전압 설정 동작의 결과에 기초하여 멀티 레벨 신호인 출력 데이터 신호를 생성한다.

Description

선택적 레벨 변경을 이용한 멀티 레벨 신호 생성 방법, 이를 이용한 데이터 전송 방법, 이를 수행하는 송신기 및 메모리 시스템{METHOD OF GENERATING MULTI-LEVEL SIGNAL USING SELECTIVE LEVEL CHANGE, METHOD OF TRANSMITTING DATA USING THE SAME, TRANSMITTER AND MEMORY SYSTEM PERFORMING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 멀티 레벨 신호 생성 방법, 상기 멀티 레벨 신호 생성 방법을 이용한 데이터 전송 방법, 및 상기 멀티 레벨 신호 생성 방법 및 상기 데이터 전송 방법을 수행하는 송신기 및 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다.
최근에는 반도체 메모리 장치의 성능이 향상됨에 따라, 메모리 컨트롤러와 반도체 메모리 장치 사이에서 높은 통신 속도(또는 인터페이스 속도)가 요구되고 있으며, 이에 따라 하나의 단위 구간(unit interval, UI) 동안에 복수의 비트들을 전송할 수 있는 멀티 레벨 시그널링(multi-level signaling) 방식이 연구되고 있다.
본 발명의 일 목적은 멀티 레벨 시그널링(multi-level signaling) 방식을 이용하면서 선택적 레벨 변경을 이용하여 신호 특성을 향상시킬 수 있는 멀티 레벨 신호 생성 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 멀티 레벨 신호 생성 방법을 이용한 데이터 전송 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 멀티 레벨 신호 생성 방법을 수행하는 송신기 및 상기 데이터 전송 방법을 수행하는 메모리 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호 생성 방법에서, 상기 3개 이상의 전압 레벨들 중 서로 인접한 2개의 전압 레벨들 사이의 차이를 나타내는 제1 전압 간격 및 제2 전압 간격이 서로 다르도록 제1 전압 설정 동작을 수행한다. 상기 3개 이상의 전압 레벨들 중 가장 낮은 전압 레벨과 가장 높은 전압 레벨 사이의 차이를 나타내는 전압 스윙 폭이 2개 이상의 서로 다른 값들 중 하나를 가지도록 제2 전압 설정 동작을 수행한다. 2개 이상의 비트들을 포함하는 입력 데이터, 상기 제1 전압 설정 동작의 결과 및 상기 제2 전압 설정 동작의 결과에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호를 생성한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호 생성 방법에서, 상기 3개 이상의 전압 레벨들 중 서로 인접한 2개의 전압 레벨들 사이의 차이를 나타내는 제1 전압 간격 및 제2 전압 간격이 서로 다르도록 제1 전압 설정 동작을 수행한다. 상기 3개 이상의 전압 레벨들 중 상기 서로 인접한 2개의 전압 레벨들 사이의 차이를 나타내는 제3 전압 간격 및 제4 전압 간격이 서로 다르고 상기 제3 전압 간격이 상기 제1 전압 간격과 다르거나 상기 제4 전압 간격이 상기 제2 전압 간격과 다르도록 제2 전압 설정 동작을 수행한다. 2개 이상의 비트들을 포함하는 제1 입력 데이터 및 상기 제1 전압 설정 동작의 결과에 기초하여 상기 멀티 레벨 신호인 제1 출력 데이터 신호를 생성한다. 2개 이상의 비트들을 포함하는 제2 입력 데이터 및 상기 제2 전압 설정 동작의 결과에 기초하여 상기 멀티 레벨 신호인 제2 출력 데이터 신호를 생성한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 서로 다른 제1 전압 레벨, 제2 전압 레벨, 제3 전압 레벨 및 제4 전압 레벨 중 하나를 가지는 멀티 레벨 신호를 이용한 데이터 전송 방법에서, 제1 채널에 대하여, 상기 제1 및 제2 전압 레벨들 사이의 차이를 나타내는 제1 전압 간격, 상기 제2 및 제3 전압 레벨들 사이의 차이를 나타내는 제2 전압 간격 및 상기 제3 및 제4 전압 레벨들 사이의 차이를 나타내는 제3 전압 간격 중 적어도 두 개가 서로 다르도록 제1 전압 설정 동작을 수행한다. 상기 제1 채널에 대하여, 상기 제1 및 제4 전압 레벨들 사이의 차이를 나타내는 제1 전압 스윙 폭이 2개 이상의 서로 다른 값들 중 하나를 가지도록 제2 전압 설정 동작을 수행한다. 상기 제1 채널과 다른 제2 채널에 대하여, 상기 제1 및 제2 전압 레벨들 사이의 차이를 나타내는 제4 전압 간격, 상기 제2 및 제3 전압 레벨들 사이의 차이를 나타내는 제5 전압 간격 및 상기 제3 및 제4 전압 레벨들 사이의 차이를 나타내는 제6 전압 간격 중 적어도 두 개가 서로 다르도록 제3 전압 설정 동작을 수행한다. 상기 제2 채널에 대하여, 상기 제1 및 제4 전압 레벨들 사이의 차이를 나타내는 제2 전압 스윙 폭이 상기 2개 이상의 서로 다른 값들 중 하나를 가지도록 제4 전압 설정 동작을 수행한다. 서로 다른 제1 비트 및 제2 비트를 포함하는 제1 입력 데이터, 상기 제1 전압 설정 동작의 결과 및 상기 제2 전압 설정 동작의 결과에 기초하여 상기 멀티 레벨 신호인 제1 출력 데이터 신호를 생성한다. 서로 다른 제3 비트 및 제4 비트를 포함하는 제2 입력 데이터, 상기 제3 전압 설정 동작의 결과 및 상기 제4 전압 설정 동작의 결과에 기초하여 상기 멀티 레벨 신호인 제2 출력 데이터 신호를 생성한다. 상기 제1 및 제2 채널들을 통해 상기 제1 및 제2 출력 데이터 신호들을 각각 전송한다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 생성하는 송신기는, 전압 설정 회로, 풀업/풀다운 제어 회로 및 구동 회로를 포함한다. 상기 전압 설정 회로는 상기 3개 이상의 전압 레벨들 중 서로 인접한 2개의 전압 레벨들 사이의 차이를 나타내는 제1 전압 간격 및 제2 전압 간격이 서로 다르도록 제1 전압 설정 동작을 수행하고, 상기 3개 이상의 전압 레벨들 중 가장 낮은 전압 레벨과 가장 높은 전압 레벨 사이의 차이를 나타내는 전압 스윙 폭이 2개 이상의 서로 다른 값들 중 하나를 가지도록 제2 전압 설정 동작을 수행하며, 상기 제1 전압 설정 동작의 결과 및 상기 제2 전압 설정 동작의 결과를 나타내는 복수의 전압 설정 제어 신호들을 생성한다. 상기 풀업/풀다운 제어 회로는 2개 이상의 비트들을 포함하는 입력 데이터 및 상기 복수의 전압 설정 제어 신호들에 기초하여, 2개 이상의 풀업(pull-up) 제어 신호들 및 2개 이상의 풀다운(pull-down) 제어 신호들을 생성한다. 상기 구동 회로는 상기 2개 이상의 풀업 제어 신호들 및 상기 2개 이상의 풀다운 제어 신호들에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호를 생성한다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 이용하여 데이터를 전송하는 메모리 시스템은, 메모리 컨트롤러, 메모리 장치 및 제1 및 제2 채널들을 포함한다. 상기 메모리 컨트롤러는 제1 입력 데이터에 기초하여 상기 멀티 레벨 신호인 제1 출력 데이터 신호를 생성하는 제1 송신기 및 제2 입력 데이터에 기초하여 상기 멀티 레벨 신호인 제2 출력 데이터 신호를 생성하는 제2 송신기를 포함한다. 상기 메모리 장치는 상기 제1 출력 데이터 신호를 수신하는 제1 수신기 및 상기 제2 출력 데이터 신호를 수신하는 제2 수신기를 포함한다. 상기 제1 및 제2 채널들은 상기 제1 및 제2 출력 데이터 신호들을 전송하도록 상기 제1 및 제2 송신기들과 상기 제1 및 제2 수신기들을 연결한다. 상기 제1 송신기는 제1 전압 설정 회로, 제1 풀업/풀다운 제어 회로 및 제1 구동 회로를 포함한다. 상기 제1 전압 설정 회로는 상기 3개 이상의 전압 레벨들 중 서로 인접한 2개의 전압 레벨들 사이의 차이를 나타내는 제1 전압 간격 및 제2 전압 간격이 서로 다르도록 제1 전압 설정 동작을 수행하고, 상기 제1 전압 설정 동작의 결과를 나타내는 복수의 제1 전압 설정 제어 신호들을 생성한다. 상기 제1 풀업/풀다운 제어 회로는 2개 이상의 비트들을 포함하는 상기 제1 입력 데이터 및 상기 복수의 제1 전압 설정 제어 신호들에 기초하여, 2개 이상의 제1 풀업(pull-up) 제어 신호들 및 2개 이상의 제1 풀다운(pull-down) 제어 신호들을 생성한다. 상기 제1 구동 회로는 상기 2개 이상의 제1 풀업 제어 신호들 및 상기 2개 이상의 제1 풀다운 제어 신호들에 기초하여 상기 제1 출력 데이터 신호를 생성한다. 상기 제2 송신기는 제2 전압 설정 회로, 제2 풀업/풀다운 제어 회로 및 제2 구동 회로를 포함한다. 상기 제2 전압 설정 회로는 상기 3개 이상의 전압 레벨들 중 상기 서로 인접한 2개의 전압 레벨들 사이의 차이를 나타내는 제3 전압 간격 및 제4 전압 간격이 서로 다르고 상기 제3 전압 간격이 상기 제1 전압 간격과 다르거나 상기 제4 전압 간격이 상기 제2 전압 간격과 다르도록 제2 전압 설정 동작을 수행하고, 상기 제2 전압 설정 동작의 결과를 나타내는 복수의 제2 전압 설정 제어 신호들을 생성한다. 상기 제2 풀업/풀다운 제어 회로는 2개 이상의 비트들을 포함하는 상기 제2 입력 데이터 및 상기 복수의 제2 전압 설정 제어 신호들에 기초하여, 2개 이상의 제2 풀업 제어 신호들 및 2개 이상의 제2 풀다운 제어 신호들을 생성한다. 상기 제2 구동 회로는 상기 2개 이상의 제2 풀업 제어 신호들 및 상기 2개 이상의 제2 풀다운 제어 신호들에 기초하여 상기 제2 출력 데이터 신호를 생성한다.
상기와 같은 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법, 데이터 전송 방법, 송신기 및 메모리 시스템에서, 출력 데이터 신호에서 모든 전압 레벨들 중 특정 전압 레벨을 변경하여 모든 전압 간격들 중 적어도 일부를 변경하는 선택적(selective) 또는 적응적(adaptive) 레벨 변경 방식이 구현되며, 이 때 하나의 출력 데이터 신호에서 전압 스윙 폭을 동시에 변경하거나 서로 다른 출력 데이터 신호들에서 핀별 또는 패드별 특정 전압 레벨 및 이에 대응하는 특정 전압 간격이 다르게 설정될 수 있다. 따라서, 수신 측에서의 신호 특성이 효과적으로 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3a 및 3b는 도 2의 메모리 시스템의 예를 나타내는 블록도들이다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 장치의 일 예를 나타내는 블록도이다.
도 6a 및 6b는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법에 의해 생성되는 데이터 신호를 설명하기 위한 도면들이다.
도 7은 본 발명의 실시예들에 따른 송신기를 나타내는 블록도이다.
도 8a, 8b, 8c, 8d 및 8e는 도 7의 송신기에 포함되는 구동 회로의 예들을 나타내는 도면들이다.
도 9a 및 9b는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법 및 송신기의 동작을 설명하기 위한 도면들이다.
도 10은 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법을 나타내는 순서도이다.
도 11은 도 10의 단계 S1100 또는 S1200의 일 예를 나타내는 순서도이다.
도 12a 및 12b는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법 및 송신기의 동작을 설명하기 위한 도면들이다.
도 13은 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법을 나타내는 순서도이다.
도 14는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법에 의해 생성되는 데이터 신호를 설명하기 위한 도면이다.
도 15는 본 발명의 실시예들에 따른 송신기를 나타내는 블록도이다.
도 16 및 17은 본 발명의 실시예들에 따른 데이터 전송 방법을 나타내는 순서도들이다.
도 18a 및 18b는 도 2의 메모리 시스템의 예를 나타내는 블록도들이다.
도 19는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 통신 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법을 나타내는 순서도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법은, 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 생성하도록 수행되며, 상기 멀티 레벨 신호를 생성하는 송신기에 의해 수행된다. 상기 송신기는 다양한 통신 시스템 및/또는 신호 전송 시스템에 포함되며, 예를 들어 메모리 시스템에 포함될 수 있다. 상기 송신기 및 상기 메모리 시스템의 구조와, 상기 멀티 레벨 신호의 구성에 대해서는 상세하게 후술하도록 한다.
본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법에서, 상기 멀티 레벨 신호의 전압 간격(voltage interval)에 대한 제1 전압 설정 동작을 수행한다(단계 S100). 상기 전압 간격은 상기 3개 이상의 전압 레벨들 중 서로 인접한 2개의 전압 레벨들 사이의 차이를 나타내며, 2개 이상의 전압 간격들이 서로 다르도록 상기 제1 전압 설정 동작을 수행한다. 예를 들어, 상기 제1 전압 설정 동작이 수행됨에 따라, 제1 전압 간격 및 제2 전압 간격이 서로 달라질 수 있다.
상기 멀티 레벨 신호의 전압 스윙 폭(swing width)에 대한 제2 전압 설정 동작을 수행한다(단계 S200). 상기 전압 스윙 폭은 상기 3개 이상의 전압 레벨들 중 가장 낮은 전압 레벨과 가장 높은 전압 레벨 사이의 차이를 나타내며, 상기 전압 스윙 폭이 변경되도록 상기 제2 전압 설정 동작을 수행한다. 예를 들어, 상기 제2 전압 설정 동작이 수행됨에 따라, 상기 전압 스윙 폭이 2개 이상의 서로 다른 값들 중 하나를 가질 수 있다.
2개 이상의 비트들을 포함하는 입력 데이터, 상기 제1 전압 설정 동작의 결과 및 상기 제2 전압 설정 동작의 결과에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호를 생성한다(단계 S300). 예를 들어, 상기 입력 데이터는 상기 멀티 레벨 신호를 생성하기 위한 멀티 비트 데이터일 수 있다. 예를 들어, 상기 출력 데이터 신호에서 상기 전압 간격들 및 상기 전압 스윙 폭이 모두 변경될 수 있다.
일 실시예에서, 상기 3개 이상의 전압 레벨들 중 적어도 하나를 조절하여 상기 제1 및 제2 전압 설정 동작들을 수행할 수 있다. 일 실시예에서, 상기 제1 및 제2 전압 설정 동작들은 실질적으로 동시에 수행될 수 있다.
본 발명의 실시예들에 따르면, 멀티 레벨 시그널링(multi-level signaling) 방식에 기초하여 상기 출력 데이터 신호를 생성한다. 멀티 레벨 시그널링은 주어진 비트 레이트(bit rate)로 데이터를 전송하는데 필요한 대역폭을 압축하는 수단으로 사용될 수 있다. 단순한 이진(binary) 방식에서는 1과 0을 나타내는데 일반적으로 2개의 전압 레벨이 사용되며, 이 때 심볼 레이트(symbol rate)는 비트 레이트와 같을 수 있다. 이에 비하여, 멀티 레벨 시그널링에서는 데이터를 표현하기 위해 m개의 심볼을 사용하여 각 심볼이 1비트보다 많은 데이터를 나타낼 수 있다. 결과적으로, 심볼 레이트가 비트 레이트보다 작으며 따라서 대역폭이 압축될 수 있다. 예를 들어, 4-레벨 방식에서, 2개의 데이터 비트의 그룹은 4개의 심볼 중 하나에 매핑되고, 각 데이터 비트 쌍에 대해 하나의 심볼만 전송하면 되므로, 심볼 레이트는 비트 레이트의 절반일 수 있다.
다시 말하면, 멀티 레벨 시그널링은 데이터 전송 주파수나 파워의 증가 없이 데이터 전송 레이트를 증가시키기 위해 이용될 수 있다. 이러한 멀티 레벨 시그널링의 예로서 PAM(pulse amplitude modulation)이 있으며, PAM에서 멀티 레벨 신호는 복수 비트의 데이터를 나타낼 수 있다. 디지털 PAM에서는 2의 거듭 제곱만큼의 펄스 진폭 수를 가질 수 있다. 예를 들어, 4-레벨 PAM(즉, PAM4)에서는 22개의 가능한 펄스 진폭들이 존재하고, 8-레벨 PAM(즉, PAM8)에서는 23개의 가능한 펄스 진폭들이 존재하며, 16-레벨 PAM(즉, PAM16)에서는 24개의 가능한 펄스 진폭들이 존재할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 임의의 K(K는 3 이상의 자연수)개의 가능한 펄스 진폭들이 존재하는 PAM(K) 방식에도 적용될 수 있다.
본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법에서는, 상기 출력 데이터 신호에서 모든 전압 레벨들 중 특정 전압 레벨을 변경하여 모든 전압 간격들 중 적어도 일부를 변경하는 선택적(selective) 또는 적응적(adaptive) 레벨 변경 방식이 구현되며, 이 때 상기 전압 스윙 폭을 동시에 변경할 수 있다. 따라서, 모든 전압 간격들이 동일하고 상기 전압 스윙 폭이 고정되어 있는 경우와 비교하였을 때, 수신 측에서의 신호 특성이 효과적으로 향상될 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2를 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(20) 및 메모리 장치(40)를 포함한다. 메모리 시스템(10)은 메모리 컨트롤러(20)와 메모리 장치(40)를 전기적으로 연결하는 복수의 신호 라인들(30)을 더 포함할 수 있다.
메모리 장치(40)는 메모리 컨트롤러(20)에 의해 제어된다. 예를 들어, 메모리 컨트롤러(20)는 호스트(미도시)의 요청에 기초하여 메모리 장치(40)에 데이터를 기입하거나 메모리 장치(40)로부터 데이터를 독출할 수 있다.
복수의 신호 라인들(30)은 제어 라인, 커맨드 라인, 어드레스 라인, 데이터 라인 및 전원 라인을 포함할 수 있다. 메모리 컨트롤러(20)는 상기 커맨드 라인, 상기 어드레스 라인 및 상기 제어 라인을 통해 메모리 장치(40)에 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 전송하고, 상기 데이터 라인을 통해 메모리 장치(40)와 데이터 신호(MLDAT)를 주고 받으며, 상기 전원 라인을 통해 메모리 장치(40)에 전원 전압(PWR)을 제공할 수 있다. 예를 들어, 데이터 신호(MLDAT)는 본 발명의 실시예들에 따라 생성/전송되는 멀티 레벨 신호일 수 있다. 도시하지는 않았으나, 복수의 신호 라인들(30)은 데이터 스트로브 신호(즉, DQS 신호)를 전송하는 DQS 라인을 더 포함할 수 있다.
일 실시예에서, 복수의 신호 라인들(30)의 일부 또는 전부를 채널이라 부를 수 있다. 본 명세서에서는, 데이터 신호(MLDAT)가 전송되는 상기 데이터 라인을 채널이라 부르기로 한다. 다만 본 발명은 이에 한정되지 않으며, 상기 채널은 커맨드(CMD)가 전송되는 상기 커맨드 라인 및/또는 어드레스(ADDR)가 전송되는 상기 어드레스 라인을 더 포함할 수 있다.
도 3a 및 3b는 도 2의 메모리 시스템의 예를 나타내는 블록도들이다.
도 3a 및 3b를 참조하면, 메모리 시스템(11)은 메모리 컨트롤러(21), 메모리 장치(41) 및 복수의(예를 들어, N(N은 2 이상의 자연수)개의) 채널들(31a, 31b, 31c)을 포함한다.
메모리 컨트롤러(21)는 복수의 송신기들(25a, 25b, 25c), 복수의 수신기들(27a, 27b, 27c) 및 복수의 데이터 입출력 패드들(29a, 29b, 29c)을 포함할 수 있다. 메모리 장치(41)는 복수의 송신기들(45a, 45b, 45c), 복수의 수신기들(47a, 47b, 47c) 및 복수의 데이터 입출력 패드들(49a, 49b, 49c)을 포함할 수 있다.
복수의 송신기들(25a, 25b, 25c, 45a, 45b, 45c) 각각은 멀티 레벨 신호를 생성하고, 도 1을 참조하여 상술한 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법 및/또는 도 10, 11 및 13을 참조하여 후술하는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법을 수행하며, 도 7 및 15를 참조하여 후술하는 본 발명의 실시예들에 따른 송신기일 수 있다. 복수의 수신기들(27a, 27b, 27c, 47a, 47b, 47c) 각각은 상기 멀티 레벨 신호를 수신할 수 있다. 복수의 송신기들(25a, 25b, 25c, 45a, 45b, 45c) 및 복수의 수신기들(27a, 27b, 27c, 47a, 47b, 47c)은 복수의 채널들(31a, 31b, 31c)을 통해 도 16 및 17을 참조하여 후술하는 본 발명의 실시예들에 따른 데이터 전송 방법을 수행할 수 있다.
복수의 데이터 입출력 패드들(29a, 29b, 29c, 49a, 49b, 49c) 각각은 복수의 송신기들(25a, 25b, 25c, 45a, 45b, 45c) 중 하나 및 복수의 수신기들(27a, 27b, 27c, 47a, 47b, 47c) 중 하나와 연결될 수 있다.
복수의 채널들(31a, 31b, 31c)은 메모리 컨트롤러(21)와 메모리 장치(41)를 연결할 수 있다. 복수의 채널들(31a, 31b, 31c) 각각은 복수의 데이터 입출력 패드들(29a, 29b, 29c) 중 하나를 통해 복수의 송신기들(25a, 25b, 25c) 중 하나 및 복수의 수신기들(27a, 27b, 27c) 중 하나와 연결되고, 복수의 데이터 입출력 패드들(49a, 49b, 49c) 중 하나를 통해 복수의 송신기들(45a, 45b, 45c) 중 하나 및 복수의 수신기들(47a, 47b, 47c) 중 하나와 연결될 수 있다. 복수의 채널들(31a, 31b, 31c) 각각을 통해 상기 멀티 레벨 신호가 전송될 수 있다.
도 3a는 메모리 컨트롤러(21)로부터 메모리 장치(41)로 데이터를 전송하는 동작을 나타낸다. 예를 들어, 송신기(25a)는 입력 데이터(DAT11)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS11)를 생성하고, 출력 데이터 신호(DS11)는 채널(31a)을 통해 메모리 컨트롤러(21)로부터 메모리 장치(41)로 전송되며, 수신기(47a)는 출력 데이터 신호(DS11)를 수신하여 입력 데이터(DAT11)에 대응하는 데이터(ODAT11)를 획득할 수 있다. 이와 유사하게, 송신기(25b)는 입력 데이터(DAT21)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS21)를 생성하고, 출력 데이터 신호(DS21)는 채널(31b)을 통해 메모리 장치(41)로 전송되며, 수신기(47b)는 출력 데이터 신호(DS21)를 수신하여 입력 데이터(DAT21)에 대응하는 데이터(ODAT21)를 획득할 수 있다. 송신기(25c)는 입력 데이터(DATN1)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DSN1)를 생성하고, 출력 데이터 신호(DSN1)는 채널(31c)을 통해 메모리 장치(41)로 전송되며, 수신기(47c)는 출력 데이터 신호(DSN1)를 수신하여 입력 데이터(DATN1)에 대응하는 데이터(ODATN1)를 획득할 수 있다. 예를 들어, 입력 데이터들(DAT11, DAT21, DATN1)은 메모리 장치(41)에 기입되는 기입 데이터일 수 있다.
도 3b는 메모리 장치(41)로부터 메모리 컨트롤러(21)로 데이터를 전송하는 동작을 나타낸다. 예를 들어, 송신기(45a)는 입력 데이터(DAT12)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS12)를 생성하고, 출력 데이터 신호(DS12)는 채널(31a)을 통해 메모리 장치(41)로부터 메모리 컨트롤러(21)로 전송되며, 수신기(27a)는 출력 데이터 신호(DS12)를 수신하여 입력 데이터(DAT12)에 대응하는 데이터(ODAT12)를 획득할 수 있다. 이와 유사하게, 송신기(45b)는 입력 데이터(DAT22)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS22)를 생성하고, 출력 데이터 신호(DS22)는 채널(31b)을 통해 메모리 컨트롤러(21)로 전송되며, 수신기(27b)는 출력 데이터 신호(DS22)를 수신하여 입력 데이터(DAT22)에 대응하는 데이터(ODAT22)를 획득할 수 있다. 송신기(45c)는 입력 데이터(DATN2)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DSN2)를 생성하고, 출력 데이터 신호(DSN2)는 채널(31c)을 통해 메모리 컨트롤러(21)로 전송되며, 수신기(27c)는 출력 데이터 신호(DSN2)를 수신하여 입력 데이터(DATN2)에 대응하는 데이터(ODATN2)를 획득할 수 있다. 예를 들어, 입력 데이터들(DAT12, DAT22, DATN2)은 메모리 장치(41)로부터 독출되는 독출 데이터일 수 있다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 4를 참조하면, 메모리 컨트롤러(100)는 적어도 하나의 프로세서(110), 버퍼 메모리(120), 호스트 인터페이스(130), ECC(Error Correction Code) 블록(140) 및 메모리 인터페이스(150)를 포함할 수 있다.
프로세서(110)는 외부의 호스트(미도시)로부터 호스트 인터페이스(130)를 통하여 수신된 커맨드 및/또는 요청에 응답하여 메모리 컨트롤러(100)의 동작을 제어할 수 있다. 예를 들어, 프로세서(110)는 펌웨어(Firmware)를 채용하여 각각의 구성들을 제어할 수 있다.
버퍼 메모리(120)는 프로세서(110)에 의해 실행 및 처리되는 명령어 및 데이터를 저장할 수 있다. 예를 들어, 버퍼 메모리(120)는 SRAM 등과 같은 휘발성 메모리를 포함할 수 있다.
호스트 인터페이스(130)는 상기 호스트와 메모리 컨트롤러(100) 사이의 물리적 연결을 제공할 수 있다. 즉, 호스트 인터페이스(130)는 상기 호스트의 버스 포맷(bus format)에 대응하여 메모리 컨트롤러(100)와의 인터페이싱을 제공할 수 있다.
에러 정정을 위한 ECC 블록(140)은 BCH 코드, LDPC 코드, 터보 코드, 리드-솔로몬 코드, 콘볼루션 코드, RSC, TCM, BCM 등의 부호화된 변조, 또는 다른 에러 정정 코드를 이용하여 ECC 인코딩 및 디코딩을 수행할 수 있다.
메모리 인터페이스(150)는 메모리 장치(예를 들어, 도 2의 40)와 신호 및 데이터를 교환할 수 있다. 메모리 인터페이스(150)는 커맨드 및 어드레스를 상기 메모리 장치에 전송할 수 있고, 상기 메모리 장치에 데이터를 전송하거나 상기 메모리 장치로부터 독출된 데이터를 수신할 수 있다. 본 발명의 실시예들에 따른 상기 멀티 레벨 신호를 생성하는 송신기(예를 들어, 도 3a의 25a) 및 상기 멀티 레벨 신호를 수신하는 수신기(예를 들어, 도 3a의 27a)는 메모리 인터페이스(150)에 포함될 수 있다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 장치의 일 예를 나타내는 블록도이다.
도 5를 참조하면, 메모리 장치(200)는 제어 로직(210), 리프레쉬 제어 회로(215), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295), ODT 회로(297) 및 데이터 입출력 패드(299)를 포함할 수 있다. 예를 들어, 메모리 장치(200)는 휘발성 메모리 장치일 수 있고, 특히 DRAM일 수 있다.
상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함하고, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(예를 들어, 도 3의 20)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더 및 뱅크 컬럼 디코더가 활성화될 수 있다.
리프레쉬 제어 회로(215)는 리프레쉬 커맨드가 수신되는 경우 또는 셀프 리프레쉬 모드에 진입하는 경우에 리프레쉬 어드레스(REF_ADDR)를 발생할 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 제어 회로(215)로부터 리프레쉬 어드레스(REF_ADDR)를 수신하며, 로우 어드레스(ROW_ADDR) 또는 리프레쉬 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295) 및 데이터 입출력 패드(299)를 통하여 상기 메모리 컨트롤러에 제공될 수 있다. 본 발명의 실시예들에 따른 상기 멀티 레벨 신호를 생성하는 송신기(예를 들어, 도 3a의 45a) 및 상기 멀티 레벨 신호를 수신하는 수신기(예를 들어, 도 3a의 47a)는 데이터 입출력 버퍼(295)에 포함될 수 있다.
제어 로직(210)은 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
ODT 회로(297)는 데이터 입출력 패드(299) 및 데이터 입출력 버퍼(295)와 연결될 수 있다. ODT 회로(297)가 활성화되는 경우에 ODT를 수행할 수 있다. 상기 ODT가 수행되는 경우에, 임피던스 매칭에 의해 신호의 반사를 억제함으로써, 송수신되는 신호의 충실도를 향상시킬 수 있다.
한편, DRAM에 기초하여 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 장치를 설명하였으나, 본 발명의 실시예들에 따른 메모리 장치는 임의의 다른 휘발성 메모리 장치일 수도 있고, 플래시 메모리, PRAM, RRAM, NFGM, PoRAM, MRAM, FRAM 등과 같은 임의의 비휘발성 메모리 장치일 수도 있다.
이하에서는 멀티 레벨 시그널링 방식(즉, PAM 방식)의 다양한 예들 및 그에 따른 송신기의 다양한 구현 예들에 기초하여 본 발명의 실시예들을 상세하게 설명하도록 한다.
도 6a 및 6b는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법에 의해 생성되는 데이터 신호를 설명하기 위한 도면들이다.
도 6a는 4-레벨 방식(즉, PAM4 방식)으로 생성된 데이터 신호, 즉 PAM4 신호에 대한 이상적인 아이 다이어그램(eye diagram)을 나타내고, 도 6b는 도 6a의 아이 다이어그램을 단순하게 나타낸 도면이다.
도 6a를 참조하면, 아이 다이어그램은 고속 전송에서 신호의 품질을 나타내는데 사용될 수 있다. 예를 들어, 아이 다이어그램은 신호의 4개의 심볼들(예를 들어, '00', '01', '10', '11')을 나타낼 수 있고, 상기 4개의 심볼들 각각은 상이한 전압 레벨들(또는 전압 진폭들)(VL11, VL21, VL31, VL41)로 표현될 수 있다. 아이 다이어그램은 신호 무결성을 시각적으로 나타내기 위해 사용될 수 있고, 데이터 신호의 잡음 마진을 나타낼 수 있다.
아이 다이어그램을 생성하기 위해, 오실로스코프 또는 다른 컴퓨팅 장치는 샘플 주기(SP)(예를 들어, 단위 간격 또는 비트주기)에 따라 디지털 신호를 샘플링할 수 있다. 샘플 주기(SP)는 측정된 신호의 전송과 관련된 클럭(clock)에 의해 정의될 수 있다. 상기 오실로스코프 또는 다른 컴퓨팅 장치는 샘플 주기(SP) 동안 신호의 전압 레벨을 측정하여 트레이스들(traces)(TRC)을 형성할 수 있다. 복수의 트레이스들(TRC)을 중첩함으로써, 측정된 신호에 대한 다양한 특성이 결정될 수 있다.
아이 다이어그램은 지터(jitter), 크로스토크(crosstalk), EMI, 신호 손실(signal loss), SNR(signal-to-noise ratio), 기타 특성과 같은 통신 신호의 다수의 특성을 식별하는데 사용될 수 있다.
예를 들어, 아이 폭(width)(W)은 측정된 신호의 타이밍 동기화 또는 측정된 신호의 지터 효과를 나타내는데 사용될 수 있다. 아이 오프닝(opening)(OP)은 다양한 전압 레벨들(VL11, VL21, VL31, VL41) 사이의 피크 대 피크(peak-to-peak) 전압 차이를 나타내고, 측정된 신호의 전압 레벨들(VL11, VL21, VL31, VL41)을 구별하기 위한 전압 마진과 관련되며, 도 1 등을 참조하여 상술한 상기 전압 간격에 대응할 수 있다. 상승 시간(rise time)(RT) 또는 하강 시간(fall time)(FT)은 하나의 전압 레벨에서 다른 하나의 전압 레벨로 천이하는데 소요되는 시간을 나타내고, 각각 상승 에지 및 하강 에지와 관련될 수 있다. 지터(JT)는 상승 및 하강 시간의 오정렬(misalignment)로 인한 타이밍 에러를 나타내고, 이상적인 시간과 다른 시간에 상승 에지 또는 하강 에지가 일어날 때 발생할 수 있다.
도 6b를 참조하면, PAM4 방식의 데이터 신호의 서로 다른 제1, 제2, 제3 및 제4 전압 레벨들(VL11, VL21, VL31, VL41), 제1, 제2 및 제3 전압 간격들(VOH11, VOH21, VOH31) 및 전압 스윙 폭(VSW1)을 예시하고 있다.
가장 낮은 제1 전압 레벨(VL11)은 제2 전압 레벨(VL21)보다 낮고, 제2 전압 레벨(VL21)은 제3 전압 레벨(VL31)보다 낮으며, 제3 전압 레벨(VL31)은 가장 높은 제4 전압 레벨(VL41)보다 낮을 수 있다. 또한, 제1 전압 간격(VOH11)은 제1 및 제2 전압 레벨들(VL11, VL21) 사이의 차이를 나타내고, 제2 전압 간격(VOH21)은 제2 및 제3 전압 레벨들(VL21, VL31) 사이의 차이를 나타내고, 제3 전압 간격(VOH31)은 제3 및 제4 전압 레벨들(VL31, VL41) 사이의 차이를 나타내며, 전압 스윙 폭(VSW1)은 제1 및 제4 전압 레벨들(VL11, VL41) 사이의 차이를 나타낼 수 있다.
도 7은 본 발명의 실시예들에 따른 송신기를 나타내는 블록도이다.
도 7을 참조하면, 송신기(500)는 풀업/풀다운 제어 회로(520), 전압 설정 회로(530) 및 구동 회로(540)를 포함한다. 송신기(500)는 멀티플렉서(510) 및 데이터 입출력 패드(580)를 더 포함할 수 있다.
멀티플렉서(510)는 2개 이상의 비트들(D0, D1)을 포함하는 입력 데이터(DAT1)를 수신하고, 입력 데이터(DAT1)를 2개 이상의 비트들(D0, D1)로 분리할 수 있다. 풀업/풀다운 제어 회로(520)는 입력 데이터(DAT1), 즉 2개 이상의 비트들(D0, D1) 및 복수의 전압 설정 제어 신호들(VSU1, VSU2, VSD1, VSD2)에 기초하여, 2개 이상의 풀업(pull-up) 제어 신호들(PUS1, PUS2) 및 2개 이상의 풀다운(pull-down) 제어 신호들(PDS1, PDS2)을 생성한다. 전압 설정 회로(530)는 멀티 레벨 신호의 전압 간격에 대한 제1 전압 설정 동작 및 전압 스윙 폭에 대한 제2 전압 설정 동작을 수행하며, 상기 제1 전압 설정 동작의 결과 및 상기 제2 전압 설정 동작의 결과를 나타내는 복수의 전압 설정 제어 신호들(VSU1, VSU2, VSD1, VSD2)을 생성한다. 구동 회로(540)는 2개 이상의 풀업 제어 신호들(PUS1, PUS2) 및 2개 이상의 풀다운 제어 신호들(PDS1, PDS2)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS1)를 생성한다. 데이터 입출력 패드(580)는 출력 데이터 신호(DS1)를 출력할 수 있다.
상기 멀티 레벨 신호는 서로 다른 3개 이상의 전압 레벨들 중 하나를 가진다. 상기 제1 전압 설정 동작을 수행함에 따라, 각각 서로 인접한 2개의 전압 레벨들 사이의 차이를 나타내는 2개 이상의 전압 간격들이 서로 달라지며, 예를 들어 제1 전압 간격 및 제2 전압 간격이 서로 달라질 수 있다. 상기 제2 전압 설정 동작을 수행함에 따라, 가장 낮은 전압 레벨과 가장 높은 전압 레벨 사이의 차이를 나타내는 전압 스윙 폭이 변경되며, 예를 들어 상기 전압 스윙 폭이 2개 이상의 서로 다른 값들 중 하나를 가질 수 있다. 예를 들어, 상기 3개 이상의 전압 레벨들 중 적어도 하나를 조절하여 상기 제1 및 제2 전압 설정 동작들을 수행할 수 있다. 다시 말하면, 송신기(500)는 도 1을 참조하여 상술한 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법을 수행할 수 있다.
전압 설정 회로(530)는 설정 데이터(PSDAT) 또는 특성 데이터(CDAT)에 기초하여 조절하고자 하는 전압 레벨을 선택하고 전압 설정 제어 신호들(VSU1, VSU2, VSD1, VSD2)을 생성할 수 있다. 다시 말하면, 설정 데이터(PSDAT) 또는 특성 데이터(CDAT)에 기초하여 상기 제1 및 제2 전압 설정 동작들의 수행 대상이 결정될 수 있다. 설정 데이터(PSDAT) 및 특성 데이터(CDAT)는 출력 데이터 신호(DS1)를 전송하는 채널의 특성을 나타내며, 설정 데이터(PSDAT)는 미리 획득되어 내부에 저장되어 있을 수 있고, 특성 데이터(CDAT)는 외부에서 실시간으로 획득되어 제공될 수 있다. 일 실시예에서, 설정 데이터(PSDAT)에 기초하여 상기 제1 및 제2 전압 설정 동작들의 수행 대상이 미리 결정될 수 있다. 다른 실시예에서, 특성 데이터(CDAT)에 기초하여 상기 제1 및 제2 전압 설정 동작들의 수행 대상이 실시간으로 결정될 수 있다. 예를 들어, 도 18a 및 18b를 참조하여 후술하는 것처럼, 특성 데이터(CDAT)는 수신 측의 아이 모니터 회로로부터 제공될 수 있다.
도 7의 예에서, 입력 데이터(DAT1)는 서로 다른 제1 비트(D0) 및 제2 비트(D1)를 포함하며, 멀티플렉서(510)는 4-위상 클럭 신호(CK_4P)에 기초하여 입력 데이터(DAT1)를 제1 비트(D0) 및 제2 비트(D1)로 분리할 수 있다. 출력 데이터 신호(DS1)는 도 6a 및 6b의 데이터 신호에 대응하며, 서로 다른 제1, 제2, 제3 및 제4 전압 레벨들(VL11, VL21, VL31, VL41) 중 하나를 가질 수 있다. 전압 레벨들(VL11, VL21, VL31, VL41) 중 적어도 하나를 조절하여 상기 제1 및 제2 전압 설정 동작들을 수행할 수 있다.
일 실시예에서, 제1 비트(D0)는 입력 데이터(DAT1)의 LSB(least significant bit)이고, 제2 비트(D1)는 입력 데이터(DAT1)의 MSB(most significant bit)일 수 있다. 이 경우, 풀업/풀다운 제어 회로(520)는 제1 비트(D0) 및 전압 설정 제어 신호들(VSU1, VSD1)에 기초하여 제1 풀업 제어 신호(PUS1) 및 제1 풀다운 제어 신호(PDS1)를 생성하고, 제2 비트(D1) 및 전압 설정 제어 신호들(VSU2, VSD2)에 기초하여 제2 풀업 제어 신호(PUS2) 및 제2 풀다운 제어 신호(PDS2)를 생성할 수 있다. 제1 풀업 제어 신호(PUS1), 제1 풀다운 제어 신호(PDS1) 및 전압 설정 제어 신호들(VSU1, VSD1)은 LSB용 제어 신호들이고, 제2 풀업 제어 신호(PUS2), 제2 풀다운 제어 신호(PDS2) 및 전압 설정 제어 신호들(VSU2, VSD2)은 MSB용 제어 신호들일 수 있다. 도 8b를 참조하여 후술하는 것처럼, 풀업/풀다운 제어 신호들(PUS1, PUS2, PDS1, PDS2)은 트랜지스터들의 온/오프를 제어하는 제어 코드(code)일 수 있다.
한편, 실시예에 따라서, 전압 설정 회로(530)는 상기 제1 설정 동작만을 수행할 수도 있고, 전압 설정 회로(530)에 의해 생성되는 복수의 전압 설정 제어 신호들(VSU1, VSU2, VSD1, VSD2)은 상기 제1 전압 설정 동작의 결과만을 나타낼 수도 있다. 다시 말하면, 송신기(500)는 도 10 및 11을 참조하여 후술하는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법을 수행할 수도 있다.
도 8a, 8b, 8c, 8d 및 8e는 도 7의 송신기에 포함되는 구동 회로의 예들을 나타내는 도면들이다.
도 8a를 참조하면, 구동 회로(540)는 제1 풀업 회로(541), 제2 풀업 회로(543), 제1 풀다운 회로(545) 및 제2 풀다운 회로(547)를 포함할 수 있다.
제1 풀업 회로(541)는 제1 풀업 제어 신호(PUS1)에 기초하여 데이터 입출력 패드(580)를 풀업시킬 수 있다. 제2 풀업 회로(543)는 제2 풀업 제어 신호(PUS2)에 기초하여 데이터 입출력 패드(580)를 풀업시킬 수 있다. 예를 들어, 제1 풀업 제어 신호(PUS1)는 제1 전압 설정 제어 신호(VSU1)에 기초하여 생성되는 LSB용 풀업 제어 코드이고, 제2 풀업 제어 신호(PUS2)는 제2 전압 설정 제어 신호(VSU2)에 기초하여 생성되는 MSB용 풀업 제어 코드일 수 있다.
제1 풀다운 회로(545)는 제1 풀다운 제어 신호(PDS1)에 기초하여 데이터 입출력 패드(580)를 풀다운시킬 수 있다. 제2 풀다운 회로(547)는 제2 풀다운 제어 신호(PDS2)에 기초하여 데이터 입출력 패드(580)를 풀다운시킬 수 있다. 예를 들어, 제1 풀다운 제어 신호(PDS1)는 제3 전압 설정 제어 신호(VSD1)에 기초하여 생성되는 LSB용 풀다운 제어 코드이고, 제2 풀다운 제어 신호(PDS2)는 제4 전압 설정 제어 신호(VSD2)에 기초하여 생성되는 MSB용 풀다운 제어 코드일 수 있다.
일 실시예에서, 상술한 것처럼 제1 풀업 제어 신호(PUS1) 및 제1 전압 설정 제어 신호(VSU1)는 LSB용 제어 신호들이고, 제2 풀업 제어 신호(PUS2) 및 제2 전압 설정 제어 신호(VSU2)는 MSB용 제어 신호들이며, 따라서 제2 풀업 회로(543)가 데이터 입출력 패드(580)를 풀업시키는 구동 능력은 제1 풀업 회로(541)가 데이터 입출력 패드(580)를 풀업시키는 구동 능력보다 클 수 있다(예를 들어, 약 2배만큼 클 수 있다). 이와 유사하게, 제2 풀다운 회로(547)의 풀다운 구동 능력은 제1 풀다운 회로(545)의 풀다운 구동 능력보다 클 수 있다.
도 8b를 참조하면, 구동 회로(540a)는 제1 풀업 회로(541a), 제2 풀업 회로(543a), 제1 풀다운 회로(545a) 및 제2 풀다운 회로(547a)를 포함할 수 있다.
제1 풀업 회로(541a)는 전원 전압과 데이터 입출력 패드(580) 사이에 서로 병렬 연결되는 복수의 제1 풀업 트랜지스터들(T11, ..., T1X)을 포함할 수 있다. 복수의 제1 풀업 트랜지스터들(T11, ..., T1X)은 제1 풀업 제어 신호(PUS1)에 기초하여 선택적으로 턴온될 수 있다.
제2 풀업 회로(543a)는 상기 전원 전압과 데이터 입출력 패드(580) 사이에 서로 병렬 연결되는 복수의 제2 풀업 트랜지스터들(T21, T22, ..., T2Y)을 포함할 수 있다. 복수의 제2 풀업 트랜지스터들(T21, T22, ..., T2Y)은 제2 풀업 제어 신호(PUS2)에 기초하여 선택적으로 턴온될 수 있다.
출력 데이터 신호(DS1)를 제2 전압 레벨(VL21)로 풀업하고자 하는 경우에, 제1 풀업 제어 신호(PUS1)를 기초로 복수의 제1 풀업 트랜지스터들(T11, ..., T1X)을 턴온하여 제1 풀업 회로(541a)를 활성화시킬 수 있다. 이 때 복수의 제1 풀업 트랜지스터들(T11, ..., T1X)이 턴온되는 개수를 제어하여 제2 전압 레벨(VL21)을 조절할 수 있다. 예를 들어, 복수의 제1 풀업 트랜지스터들(T11, ..., T1X)이 턴온되는 개수가 증가할수록 제2 전압 레벨(VL21)이 증가할 수 있다. 이와 유사하게, 출력 데이터 신호(DS1)를 제3 전압 레벨(VL31)로 풀업하고자 하는 경우에, 제2 풀업 제어 신호(PUS2)에 기초하여 제2 풀업 회로(543a)를 활성화시키고, 이 때 복수의 제2 풀업 트랜지스터들(T21, T22, ..., T2Y)이 턴온되는 개수를 제어하여 제3 전압 레벨(VL31)을 조절할 수 있다. 출력 데이터 신호(DS1)를 제4 전압 레벨(VL41)로 풀업하고자 하는 경우에, 제1 및 제2 풀업 제어 신호들(PUS1, PUS2)에 기초하여 제1 및 제2 풀업 회로들(541a, 543a)을 동시에 활성화시키고, 이 때 복수의 제1 풀업 트랜지스터들(T11, ..., T1X) 및 복수의 제2 풀업 트랜지스터들(T21, T22, ..., T2Y)이 턴온되는 개수를 제어하여 제4 전압 레벨(VL41)을 조절할 수 있다. 상술한 것처럼, 제2, 제3 및 제4 전압 레벨들(VL21, VL31, VL41)이 조절됨에 따라, 전압 간격 및 전압 스윙 폭이 조절될 수 있다.
제1 풀다운 회로(545a)는 데이터 입출력 패드(580)와 접지 전압 사이에 서로 병렬 연결되는 복수의 제1 풀다운 트랜지스터들(T31, ..., T3X)을 포함할 수 있다. 복수의 제1 풀다운 트랜지스터들(T31, ..., T3X)은 제1 풀다운 제어 신호(PDS1)에 기초하여 선택적으로 턴온될 수 있다.
제2 풀다운 회로(547a)는 데이터 입출력 패드(580)와 상기 접지 전압 사이에 서로 병렬 연결되는 복수의 제2 풀다운 트랜지스터들(T41, T42, ..., T4Y)을 포함할 수 있다. 복수의 제2 풀다운 트랜지스터들(T41, T42, ..., T4Y)은 제2 풀다운 제어 신호(PDS2)에 기초하여 선택적으로 턴온될 수 있다.
제1 및 제2 풀다운 회로들(545a, 547a)의 동작은 제1 및 제2 풀업 회로들(541a, 543a)의 동작과 유사할 수 있다. 예를 들어, 출력 데이터 신호(DS1)를 제3 전압 레벨(VL31)로 풀다운하고자 하는 경우에, 제1 풀다운 제어 신호(PDS1)에 기초하여 제1 풀다운 회로(545a)를 활성화시키고, 출력 데이터 신호(DS1)를 제2 전압 레벨(VL21)로 풀다운하고자 하는 경우에, 제2 풀다운 제어 신호(PDS2)에 기초하여 제2 풀다운 회로(547a)를 활성화시키며, 출력 데이터 신호(DS1)를 제1 전압 레벨(VL11)로 풀다운하고자 하는 경우에, 제1 및 제2 풀다운 제어 신호들(PDS1, PDS2)에 기초하여 제1 및 제2 풀다운 회로들(545a, 545a)을 동시에 활성화시킬 수 있다. 이 때, 복수의 제1 풀다운 트랜지스터들(T31, ..., T3X)이 턴온되는 개수 및/또는 복수의 제2 풀다운 트랜지스터들(T41, T42, ..., T4Y)이 턴온되는 개수를 제어하여 제1, 제2 및 제3 전압 레벨들(VL11, VL21, VL31)을 조절하며, 따라서 전압 간격 및 전압 스윙 폭이 조절될 수 있다.
일 실시예에서, 트랜지스터들(T11, T1X, T21, T22, T2Y)은 PMOS 트랜지스터이고, 트랜지스터들(T31, T3X, T41, T42, T4Y)은 NMOS 트랜지스터일 수 있다. 다만 본 발명은 이에 한정되지 않으며, 제1 및 제2 풀업 회로들(541a, 543a)이 적어도 하나의 NMOS 트랜지스터를 더 포함하거나 제1 및 제2 풀업 회로들(541a, 543a)에 포함되는 PMOS 트랜지스터들 중 적어도 하나가 NMOS 트랜지스터로 대체될 수 있고, 이와 유사하게 제1 및 제2 풀다운 회로들(545a, 547a)이 적어도 하나의 PMOS 트랜지스터를 더 포함하거나 제1 및 제2 풀다운 회로들(545a, 547a)에 포함되는 NMOS 트랜지스터들 중 적어도 하나가 PMOS 트랜지스터로 대체될 수 있다. 실시예에 따라서, 풀업 회로들(541a, 543a)의 구동 능력 및 풀다운 회로들(545a, 545b)의 구동 능력이 서로 다르도록, 트랜지스터들의 개수 및/또는 크기를 변경할 수 있다.
도 8c를 참조하면, 구동 회로(540b)는 제1 풀업 회로들(541a, 541b), 제2 풀업 회로들(543a, 543b), 제1 풀다운 회로들(545a, 545b) 및 제2 풀다운 회로들(547a, 547b)을 포함할 수 있다. 이하 도 8b와 중복되는 설명은 생략한다.
도 8b와 비교하였을 때, 구동 회로(540b)는 풀업 회로들(541b, 543b) 및 풀다운 회로들(545b, 547b)을 더 포함할 수 있다. 풀업 회로들(541b, 543b) 및 풀다운 회로들(545b, 547b)은 풀업 회로들(541a, 543a) 및 풀다운 회로들(545a, 547a)과 유사하며, 풀업 제어 신호들(PUS1b, PUS2b)에 기초하여 선택적으로 턴온되는 풀업 트랜지스터들(T11b, ..., T1Xb, T21b, T22b, ..., T2Yb) 및 풀다운 제어 신호들(PDS1b, PDS2b)에 기초하여 선택적으로 턴온되는 풀다운 트랜지스터들(T31b, ..., T3Xb, T41b, T42b, ..., T4Yb)을 포함할 수 있다. 이 경우, 전압 간격 및 전압 스윙 폭을 보다 다양하게 조절할 수 있다.
도 8d를 참조하면, 구동 회로(540c)는 제1 풀업 회로(541c), 제2 풀업 회로(543c), 제1 풀다운 회로(545c) 및 제2 풀다운 회로(547c)를 포함할 수 있다. 이하 도 8b와 중복되는 설명은 생략한다.
도 8b와 비교하였을 때, 구동 회로(540c)는 풀업 회로들에 포함되는 PMOS 트랜지스터들(T1X, T2Y)이 NMOS 트랜지스터들(T1Xc, T2Yc)로 대체되고 풀다운 회로들에 포함되는 NMOS 트랜지스터들(T3X, T4Y)이 PMOS 트랜지스터들(T3Xc, T4Yc)로 대체될 수 있다. 이 때, NMOS 트랜지스터들(T1Xc, T2Yc)에 인가되는 풀업 제어 신호들(/PUS1, /PUS2)은 풀업 제어 신호들(PUS1, PUS2)과 다른(예를 들어, 반대 위상의) 신호이며, PMOS 트랜지스터들(T3Xc, T4Yc)에 인가되는 풀다운 제어 신호들(/PDS1, /PDS2)은 풀다운 제어 신호들(PDS1, PDS2)과 다른(예를 들어, 반대 위상의) 신호일 수 있다. 이 경우, 전압 간격 및 전압 스윙 폭을 보다 다양하게 조절할 수 있다.
도 8e를 참조하면, 구동 회로(540d)는 제1 풀업 회로(541d), 제2 풀업 회로(543d), 제1 풀다운 회로(545d) 및 제2 풀다운 회로(547d)를 포함할 수 있다. 이하 도 8b와 중복되는 설명은 생략한다.
도 8b와 비교하였을 때, 구동 회로(540d)는 풀업 회로들이 NMOS 트랜지스터들(T11d, T21d)을 더 포함하고 풀다운 회로들이 PMOS 트랜지스터들(T31d, T41d)을 더 포함할 수 있다. 이 때, NMOS 트랜지스터들(T11d, T21d)에 인가되는 풀업 제어 신호들(PUS1d, PUS2d)은 풀업 제어 신호들(PUS1, PUS2)과 다른(예를 들어, 다른 위상의) 신호이며, PMOS 트랜지스터들(T31d, T41d)에 인가되는 풀다운 제어 신호들(PDS1d, PDS2d)은 풀다운 제어 신호들(PDS1, PDS2)과 다른(예를 들어, 다른 위상의) 신호일 수 있다. 이 경우, 전압 간격 및 전압 스윙 폭을 보다 다양하게 조절할 수 있다.
도 9a 및 9b는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법 및 송신기의 동작을 설명하기 위한 도면들이다.
도 9a를 참조하면, 출력 데이터 신호에 대해 전압 간격 조절 및 전압 스윙 폭 조절이 수행됨에 따라, 전압 레벨들(VL11a, VL21a, VL31a, VL41a)이 조절되고 전압 간격들(VOH11a, VOH21a, VOH31a) 및 전압 스윙 폭(VSW1a)이 변경될 수 있다. 도 6b의 경우와 비교하여 도 9a의 경우에는, 제1 및 제2 전압 간격들(VOH11a, VOH21a)과 전압 스윙 폭(VSW1a)은 증가하였고, 제3 전압 간격(VOH31a)은 감소하였다. 또한, 제1, 제2 및 제3 전압 간격들(VOH11a, VOH21a, VOH31a)은 서로 다르며, 제1 전압 간격(VOH11a)은 제2 전압 간격(VOH21a)보다 작고 제3 전압 간격(VOH31a)보다 클 수 있다.
도 9b를 참조하면, 출력 데이터 신호에 대해 전압 간격 조절 및 전압 스윙 폭 조절이 수행됨에 따라, 전압 레벨들(VL11b, VL21b, VL31b, VL41b)이 조절되고 전압 간격들(VOH11b, VOH21b, VOH31b) 및 전압 스윙 폭(VSW1b)이 변경될 수 있다. 도 6b의 경우와 비교하여 도 9b의 경우에는, 제1 전압 간격(VOH11b)과 전압 스윙 폭(VSW1b)은 증가하였고, 제2 및 제3 전압 간격들(VOH21b, VOH31b)은 감소하였다. 또한, 제1 전압 간격(VOH11b)은 제2 및 제3 전압 간격들(VOH21b, VOH31b)보다 크며, 제2 및 제3 전압 간격들(VOH21b, VOH31b)은 서로 동일할 수 있다.
도 6b에 도시된 것처럼 송신 측에서 모든 전압 간격들(VOH11, VOH21, VOH31)을 동일하게 설정하여 전송하더라도, 채널의 특성 및 데이터 신호의 변화(variation)에 의해 수신 측에서의 전압 간격들이 변경되고 아이 특성이 열화될 수 있다. 본 발명의 실시예들에 따라서, 채널 특성에 적합하도록 송신 측에서 전압 간격들 중 적어도 2개를 다르게 설정하고 전압 스윙 폭도 함께 변경하는 경우에, 수신 측에서의 신호 특성이 개선될 수 있다.
도 10은 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법을 나타내는 순서도이다.
도 10을 참조하면, 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법에서, 2개 이상의 비트들을 포함하는 제1 입력 데이터 및 적어도 하나의 전압 설정 동작의 결과에 기초하여 상기 멀티 레벨 신호인 제1 출력 데이터 신호를 생성하고(단계 S1100), 2개 이상의 비트들을 포함하는 제2 입력 데이터 및 적어도 하나의 전압 설정 동작의 결과에 기초하여 상기 멀티 레벨 신호인 제2 출력 데이터 신호를 생성한다(단계 S1200).
도 11은 도 10의 단계 S1100 또는 S1200의 일 예를 나타내는 순서도이다. 이하 도 1과 중복되는 설명은 생략한다.
도 10 및 11을 참조하면, 상기 제1 출력 데이터 신호를 생성하는데 있어서(단계 S1100), 또는 상기 제2 출력 데이터 신호를 생성하는데 있어서(단계 S1200), 상기 멀티 레벨 신호의 전압 간격에 대한 제1 전압 설정 동작을 수행하고(단계 S100), 입력 데이터 및 상기 제1 전압 설정 동작의 결과에 기초하여 멀티 레벨 신호인 출력 데이터 신호를 생성한다(단계 S400).
단계 S100은 도 1의 단계 S100과 실질적으로 동일하며, 단계 S400은 도 1의 단계 S300과 유사할 수 있다. 예를 들어, 단계 S1100에서, 상기 제1 출력 데이터 신호의 전압 간격에 대한 제1 전압 설정 동작을 수행하고, 상기 제1 입력 데이터 및 상기 설정 결과에 기초하여 상기 제1 출력 데이터 신호를 생성하며, 이 때 제1 전압 간격 및 제2 전압 간격이 서로 달라질 수 있다. 이와 유사하게, 단계 S120에서, 상기 제2 출력 데이터 신호의 전압 간격에 대한 제1 전압 설정 동작을 수행하고, 상기 제2 입력 데이터 및 상기 설정 결과에 기초하여 상기 제2 출력 데이터 신호를 생성하며, 이 때 제3 전압 간격 및 제4 전압 간격이 서로 달라질 수 있다. 상기 제1 전압 설정 동작은 도 6 내지 9를 참조하여 상술한 것처럼 수행될 수 있다.
상기 제1 전압 간격 및 상기 제3 전압 간격은 동일한 전압 레벨들 사이의 차이(예를 들어, 제1 및 제2 전압 레벨들 사이의 차이)를 나타내고, 상기 제2 전압 간격 및 상기 제4 전압 간격 또한 동일한 전압 레벨들 사이의 차이(예를 들어, 제2 및 제3 전압 레벨들 사이의 차이)를 나타낸다. 이 때 상기 제1 및 제3 전압 간격들이 서로 달라지거나 및/또는 상기 제2 및 제4 전압 간격들이 서로 달라지도록 단계 S1100, S1200이 수행될 수 있다.
본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법에서는, 각 출력 데이터 신호에서 모든 전압 레벨들 중 특정 전압 레벨을 변경하여 모든 전압 간격들 중 적어도 일부를 변경하는 선택적 또는 적응적 레벨 변경 방식이 구현되며, 이 때 서로 다른 핀 또는 패드의 제1 및 제2 출력 데이터 신호들에서 상기 특정 전압 레벨 및 이에 대응하는 특정 전압 간격이 다르게 설정될 수 있다. 따라서, 수신 측에서의 신호 특성이 효과적으로 향상될 수 있다.
도 12a 및 12b는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법 및 송신기의 동작을 설명하기 위한 도면들이다.
도 12a를 참조하면, 상기 제1 출력 데이터 신호에 대해 전압 간격 조절이 수행됨에 따라, 전압 레벨들(VL21c, VL31c)이 조절되고 전압 간격들(VOH11c, VOH21c, VOH31c)이 변경될 수 있다. 도 6b의 경우와 비교하여 도 12a의 경우에는, 제1 및 제4 전압 레벨들(VL11, VL41) 및 전압 스윙 폭(VSW1)은 유지되었고, 제2 전압 간격(VOH21c)은 증가하였으며, 제1 및 제3 전압 간격들(VOH11c, VOH31c)은 감소하였다. 또한, 제1, 제2 및 제3 전압 간격들(VOH11c, VOH21c, VOH31c)은 서로 다르며, 제1 전압 간격(VOH11c)은 제2 전압 간격(VOH21c)보다 작고 제3 전압 간격(VOH31c)보다 클 수 있다.
도 12b를 참조하면, 상기 제2 출력 데이터 신호에 대해 전압 간격 조절이 수행됨에 따라, 전압 레벨들(VL21d, VL31d)이 조절되고 전압 간격들(VOH11d, VOH21d, VOH31d)이 변경될 수 있다. 도 6b의 경우와 비교하여 도 12b의 경우에는, 제1 및 제4 전압 레벨들(VL11, VL41) 및 전압 스윙 폭(VSW1)은 유지되었고, 제1 전압 간격(VOH11d)은 증가하였으며, 제2 및 제3 전압 간격들(VOH21d, VOH31d)은 감소하였다. 또한, 제1 전압 간격(VOH11d)은 제2 및 제3 전압 간격들(VOH21d, VOH31d)보다 크며, 제2 및 제3 전압 간격들(VOH21d, VOH31d)은 서로 동일할 수 있다. 전압 레벨들(VL21d, VL31d) 및 전압 간격들(VOH11d, VOH21d, VOH31d)은 도 12a의 전압 레벨들(VL21c, VL31c) 및 전압 간격들(VOH11c, VOH21c, VOH31c)과 다를 수 있다.
도 6b에 도시된 것처럼 송신 측에서 모든 채널들의 모든 전압 간격들(VOH11, VOH21, VOH31)을 동일하게 설정하여 전송하더라도, 복수의 채널들의 특성 및 복수의 데이터 신호들의 변화에 의해 수신 측에서 각 데이터 신호의 전압 간격들이 변경되고 핀별 또는 패드별 아이 특성이 달라지며 신호 전송 특성이 열화될 수 있다. 본 발명의 실시예들에 따라서, 채널 특성에 적합하도록 송신 측에서 전압 간격들 중 적어도 2개를 다르게 설정하고 핀별 또는 패드별로도 전압 간격을 다르게 설정하는 경우에, 수신 측에서의 신호 특성이 개선될 수 있다.
한편, 도 10의 단계 S1100 및 S1200은 각각 도 1의 단계 S100, S200 및 S300을 수행하도록 구현될 수도 있다. 다시 말하면, 상기 제1 및 제2 출력 데이터 신호들 각각에 대해 전압 간격을 조절하는 제1 전압 설정 동작 및 전압 스윙 폭을 조절하는 제2 전압 조절 동작이 모두 수행될 수 있고, 예를 들어 이 경우 상기 제1 및 제2 출력 데이터 신호들 각각은 도 9a 및 9b의 파형을 가질 수 있다.
도 13은 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법을 나타내는 순서도이다. 이하 도 10과 중복되는 설명은 생략한다.
도 13을 참조하면, 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법에서, 단계 S1100 및 S1200은 각각 도 10의 단계 S1100 및 S1200과 실질적으로 동일할 수 있다. 2개 이상의 비트들을 포함하는 제N 입력 데이터 및 적어도 하나의 전압 설정 동작의 결과에 기초하여 상기 멀티 레벨 신호인 제N 출력 데이터 신호를 생성한다(단계 S1300). 단계 S1300은 단계 S1100 및 S1200과 유사할 수 있다.
도 14는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법에 의해 생성되는 데이터 신호를 설명하기 위한 도면이다. 이하 도 6b와 중복되는 설명은 생략한다.
도 14를 참조하면, 8-레벨 방식(즉, PAM8 방식)으로 생성된 데이터 신호의 서로 다른 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 전압 레벨들(VL12, VL22, VL32, VL42, VL52, VL62, VL72, VL82), 제1, 제2, 제3, 제4, 제5, 제6 및 제7 전압 간격들(VOH12, VOH22, VOH32, VOH42, VOH52, VOH62, VOH72) 및 전압 스윙 폭(VSW2)을 예시하고 있다. 상술한 것처럼, 전압 간격들 및/또는 전압 스윙 폭을 조절하기 위한 선택적 레벨 변경을 수행할 수 있다.
도 15는 본 발명의 실시예들에 따른 송신기를 나타내는 블록도이다. 이하 도 7과 중복되는 설명은 생략한다.
도 15를 참조하면, 송신기(700)는 풀업/풀다운 제어 회로(720), 전압 설정 회로(730) 및 구동 회로(740)를 포함하며, 멀티플렉서(710) 및 데이터 입출력 패드(780)를 더 포함할 수 있다. 멀티플렉서(710), 풀업/풀다운 제어 회로(720), 전압 설정 회로(730), 구동 회로(740) 및 데이터 입출력 패드(780)는 각각 도 7의 멀티플렉서(510), 풀업/풀다운 제어 회로(520), 전압 설정 회로(530), 구동 회로(540) 및 데이터 입출력 패드(580)에 대응할 수 있다.
도 15의 예에서, 입력 데이터(DAT2)는 서로 다른 제1 비트(D0), 제2 비트(D1) 및 제3 비트(D2)를 포함하며, 멀티플렉서(710)는 8-위상 클럭 신호(CK_8P)에 기초하여 입력 데이터(DAT2)를 제1, 제2 및 제3 비트들(D0, D1, D2)로 분리할 수 있다. 출력 데이터 신호(DS2)는 도 14의 데이터 신호에 대응하며, 서로 다른 제1 내지 제8 전압 레벨들(VL12~ VL82) 중 하나를 가질 수 있다. 전압 레벨들(VL12~ VL82) 중 적어도 하나를 조절하여 상기 제1 및 제2 전압 설정 동작들을 수행할 수 있다.
일 실시예에서, 제1 비트(D0)는 입력 데이터(DAT2)의 LSB이고, 제2 비트(D1)는 입력 데이터(DAT2)의 CSB(central significant bit)이며, 제3 비트(D2)는 입력 데이터(DAT2)의 MSB일 수 있다. 제1 비트(D0)와 관련된 제어 신호들(PUS1, PDS1, VSU1, VSD1)은 LSB용 제어 신호들이고, 제2 비트(D1)와 관련된 제어 신호들(PUS2, PDS2, VSU2, VSD2)은 CSB용 제어 신호들이며, 제3 비트(D2)와 관련된 제어 신호들(PUS3, PDS3, VSU3, VSD3)은 MSB용 제어 신호들일 수 있다.
도 16 및 17은 본 발명의 실시예들에 따른 데이터 전송 방법을 나타내는 순서도들이다. 이하 도 10 및 13과 중복되는 설명은 생략한다.
도 16을 참조하면, 본 발명의 실시예들에 따른 데이터 전송 방법에서, 단계 S1100 및 S1200은 각각 도 10의 단계 S1100 및 S1200과 실질적으로 동일할 수 있다. 서로 다른 제1 채널 및 제2 채널을 통해 상기 제1 출력 데이터 신호 및 상기 제2 출력 데이터 신호를 전송한다(단계 S2100).
도 17을 참조하면, 본 발명의 실시예들에 따른 데이터 전송 방법에서, 단계 S1100, S1200 및 S1300은 각각 도 13의 단계 S1100, S1200 및 S1300과 실질적으로 동일할 수 있다. 서로 다른 제1 내지 제N 채널들을 통해 상기 제1 내지 제N 출력 데이터 신호들을 전송한다(단계 S2200).
일 실시예에서, 도 16의 상기 제1 및 제2 채널들의 특성 및 도 17의 상기 제1 내지 제N 채널들의 특성은 서로 다를 수 있다. 예를 들어, 상기 출력 데이터 신호들은 핀별 또는 패드별 특성을 고려하여 서로 다른 파형들(예를 들어, 도 9a 및 9b의 파형들 또는 도 12a 및 12b의 파형들)을 가질 수 있다.
일 실시예에서, 도 16 및 17의 데이터 전송 방법은 본 발명의 실시예들에 따른 메모리 시스템에 의해 수행될 수 있다. 예를 들어, 도 3a를 참조하여 상술한 것처럼 상기 출력 데이터 신호들은 메모리 컨트롤러(21)에 의해(즉, 송신기들(25a, 25b, 25c)에 의해) 생성될 수 있다. 다른 예에서, 도 3b를 참조하여 상술한 것처럼, 상기 출력 데이터 신호들은 메모리 장치(41)에 의해(즉, 송신기들(45a, 45b, 45c)에 의해) 생성될 수 있다.
도 18a 및 18b는 도 2의 메모리 시스템의 예를 나타내는 블록도들이다. 이하 도 3a 및 3b와 중복되는 설명은 생략한다.
도 18a를 참조하면, 메모리 시스템(12)은 메모리 컨트롤러(22), 메모리 장치(42) 및 복수의 채널들(31a, 31b, 31c)을 포함한다.
메모리 장치(42)가 아이 모니터 회로(51a)를 더 포함하는 것을 제외하면, 메모리 시스템(12)은 도 3a의 메모리 시스템(11)과 실질적으로 동일할 수 있다.
아이 모니터 회로(51a)는 채널들(31a, 31b, 31c)과 연결되고, 수신되는 출력 데이터 신호들(DS11, DS21, DS31)에 기초하여 채널들(31a, 31b, 31c)의 특성을 나타내는 특성 데이터(CDAT1)를 생성할 수 있다. 송신기들(25a, 25b, 25c)에 포함되는 전압 설정 회로(예를 들어, 도 7의 530)는 특성 데이터(CDAT1)에 기초하여 전압 설정 제어 신호들을 생성할 수 있다. 채널들(31a, 31b, 31c)의 특성에 기초하여 상기 제1 전압 설정 동작 및/또는 상기 제2 전압 설정 동작이 실시간으로 결정될 수 있다.
도 18b를 참조하면, 메모리 시스템(13)은 메모리 컨트롤러(23), 메모리 장치(43) 및 복수의 채널들(31a, 31b, 31c)을 포함한다.
메모리 컨트롤러(23)가 특성 데이터(CDAT2)를 생성하는 아이 모니터 회로(51b)를 더 포함하는 것을 제외하면, 메모리 시스템(13)은 도 3b의 메모리 시스템(11)과 실질적으로 동일할 수 있다. 아이 모니터 회로(51b)는 도 18a의 아이 모니터 회로(51a)와 실질적으로 동일할 수 있다.
실시예에 따라서, 아이 모니터 회로(51a, 51b)는 채널마다 구비될 수도 있고, 메모리 컨트롤러 및 메모리 장치의 외부에 배치될 수도 있다.
도 18a 및 18b에서의 트레이닝 동작을 구체적으로 설명하면, 트레이닝 전에 각 데이터 입출력 패드(또는 핀)와 연결된 모든 송신기들은 동일한 전압 간격을 가지도록 출력 신호를 생성하는 코드를 수신할 수 있다. 이후에, 트레이닝을 시작하는 커맨드를 수신하고, 이에 기초하여 각 핀별로 다른 랜덤 패턴을 출력할 수 있다. 이후에, 핀별로 아이(eye)를 확인한 후 각각 핀별, 전압 레벨별 다른 코드를 제공할 수 있다. 트레이닝이 수행됨에 따라, 핀별로 서로 다른 전압 간격을 가지도록 출력 신호를 생성할 수 있다. 예를 들어, 온(on)-저항 트레이닝의 경우에는 ZQ 코드를 변경할 수 있고, 아니면 추가적인 변경 회로를 통해 조절할 수도 있다. 모든 핀별 레벨별 트레이닝이 끝나게 되면, 수신기들에서 수신되는 신호는 핀별 레벨별 최적의 전압 간격을 가질 수 있다. 실시예에 따라서, 상술한 트레이닝 동작은 핀별로 순차적으로 수행될 수도 있고, 모든 핀들에 대해 동시에(즉, global하게) 수행될 수도 있다.
도 19는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 19를 참조하면, 컴퓨팅 시스템(1300)은 프로세서(1310), 시스템 컨트롤러(1320) 및 메모리 시스템(1330)을 포함한다. 컴퓨팅 시스템(1300)은 입력 장치(1350), 출력 장치(1360) 및 저장 장치(1370)를 더 포함할 수 있다.
메모리 시스템(1330)은 복수의 메모리 장치들(1334) 및 메모리 장치들(1334)을 제어하기 위한 메모리 컨트롤러(1332)를 포함한다. 메모리 컨트롤러(1332)는 시스템 컨트롤러(1320)에 포함될 수 있다. 메모리 시스템(1330)은 본 발명의 실시예들에 따른 메모리 시스템이며, 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법, 데이터 전송 방법을 수행할 수 있다.
프로세서(1310)는 특정 계산들 또는 태스크들을 실행할 수 있다. 프로세서(1310)는 프로세서 버스를 통하여 시스템 컨트롤러(1320)에 연결될 수 있다. 시스템 컨트롤러(1320)는 확장 버스를 통하여 입력 장치(1350), 출력 장치(1360) 및 저장 장치(1370)에 연결될 수 있다. 이에 따라, 프로세서(1310)는 시스템 컨트롤러(1320)를 통하여 입력 장치(1350), 출력 장치(1360), 또는 저장 장치(1370)를 제어할 수 있다.
도 20은 본 발명의 실시예들에 따른 통신 시스템을 나타내는 블록도이다.
도 20을 참조하면, 통신 시스템(2000)은 제1 통신 장치(2100), 제2 통신 장치(2200) 및 채널(2300)을 포함한다.
제1 통신 장치(2100)는 제1 송신기(2110) 및 제1 수신기(2120)를 포함한다. 제2 통신 장치(2200)는 제2 송신기(2210) 및 제2 수신기(2220)를 포함한다. 제1 송신기(2110) 및 제1 수신기(2120)와 제2 송신기(2210) 및 제2 수신기(2220)는 채널(2300)을 통해 연결된다. 실시예에 따라서, 제1 및 제2 통신 장치들(2100, 2200) 각각은 복수의 송신기들 및 복수의 수신기들을 포함하며, 이들을 연결하기 위한 복수의 채널들을 포함할 수 있다.
송신기들(2110, 2210)은 본 발명의 실시예들에 따른 송신기이며, 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법, 데이터 전송 방법을 수행할 수 있다.
본 발명의 실시예들은 메모리 장치 및 메모리 시스템을 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC, 서버 컴퓨터, 데이터 센터, 워크스테이션, 노트북, 핸드폰, 스마트 폰, MP3 플레이어, PDA, PMP, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔, 네비게이션 기기, 웨어러블 기기, IoT 기기, IoE 기기, e-북, VR 기기, AR 기기, 드론 등의 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호 생성 방법으로서,
    상기 3개 이상의 전압 레벨들 중 서로 인접한 2개의 전압 레벨들 사이의 차이를 나타내는 제1 전압 간격 및 제2 전압 간격이 서로 다르도록 제1 전압 설정 동작을 수행하는 단계;
    상기 3개 이상의 전압 레벨들 중 가장 낮은 전압 레벨과 가장 높은 전압 레벨 사이의 차이를 나타내는 전압 스윙 폭이 2개 이상의 서로 다른 값들 중 하나를 가지도록 제2 전압 설정 동작을 수행하는 단계; 및
    2개 이상의 비트들을 포함하는 입력 데이터, 상기 제1 전압 설정 동작의 결과 및 상기 제2 전압 설정 동작의 결과에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호를 생성하는 단계를 포함하는 멀티 레벨 신호 생성 방법.
  2. 제 1 항에 있어서,
    상기 2개 이상의 비트들은 서로 다른 제1 비트 및 제2 비트를 포함하고,
    상기 3개 이상의 전압 레벨들은 서로 다른 제1 전압 레벨, 제2 전압 레벨, 제3 전압 레벨 및 제4 전압 레벨을 포함하고,
    상기 제1 전압 간격은 상기 제1 및 제2 전압 레벨들 사이의 차이를 나타내고, 상기 제2 전압 간격은 상기 제2 및 제3 전압 레벨들 사이의 차이를 나타내며, 상기 전압 스윙 폭은 상기 제1 및 제4 전압 레벨들 사이의 차이를 나타내는 것을 특징으로 하는 멀티 레벨 신호 생성 방법.
  3. 제 2 항에 있어서,
    상기 제1 전압 설정 동작을 수행함에 따라 상기 제3 및 제4 전압 레벨들 사이의 차이를 나타내는 제3 전압 간격이 추가적으로 설정되며,
    상기 제3 전압 간격은 상기 제1 전압 간격 및 상기 제2 전압 간격과 다른 것을 특징으로 하는 멀티 레벨 신호 생성 방법.
  4. 제 2 항에 있어서,
    상기 제1 전압 설정 동작을 수행함에 따라 상기 제3 및 제4 전압 레벨들 사이의 차이를 나타내는 제3 전압 간격이 추가적으로 설정되며,
    상기 제3 전압 간격은 상기 제1 전압 간격 및 상기 제2 전압 간격 중 하나와 동일한 것을 특징으로 하는 멀티 레벨 신호 생성 방법.
  5. 제 2 항에 있어서,
    상기 제1, 제2, 제3 및 제4 전압 레벨들 중 적어도 하나를 조절하여 상기 제1 전압 설정 동작 및 상기 제2 전압 설정 동작을 수행하는 것을 특징으로 하는 멀티 레벨 신호 생성 방법.
  6. 제 1 항에 있어서,
    상기 2개 이상의 비트들은 서로 다른 제1 비트, 제2 비트 및 제3 비트를 포함하고,
    상기 3개 이상의 전압 레벨들은 서로 다른 제1 전압 레벨, 제2 전압 레벨, 제3 전압 레벨, 제4 전압 레벨, 제5 전압 레벨, 제6 전압 레벨, 제7 전압 레벨 및 제8 전압 레벨을 포함하고,
    상기 제1 전압 간격은 상기 제1 및 제2 전압 레벨들 사이의 차이를 나타내고, 상기 제2 전압 간격은 상기 제2 및 제3 전압 레벨들 사이의 차이를 나타내며, 상기 전압 스윙 폭은 상기 제1 및 제8 전압 레벨들 사이의 차이를 나타내는 것을 특징으로 하는 멀티 레벨 신호 생성 방법.
  7. 제 1 항에 있어서,
    상기 제1 전압 설정 동작 및 상기 제2 전압 설정 동작은 상기 출력 데이터 신호를 전송하는 채널의 특성을 나타내고 외부로부터 수신되는 특성 데이터에 기초하여 실시간으로 결정되는 것을 특징으로 하는 멀티 레벨 신호 생성 방법.
  8. 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호 생성 방법으로서,
    상기 3개 이상의 전압 레벨들 중 서로 인접한 2개의 전압 레벨들 사이의 차이를 나타내는 제1 전압 간격 및 제2 전압 간격이 서로 다르도록 제1 전압 설정 동작을 수행하는 단계;
    상기 3개 이상의 전압 레벨들 중 상기 서로 인접한 2개의 전압 레벨들 사이의 차이를 나타내는 제3 전압 간격 및 제4 전압 간격이 서로 다르고 상기 제3 전압 간격이 상기 제1 전압 간격과 다르거나 상기 제4 전압 간격이 상기 제2 전압 간격과 다르도록 제2 전압 설정 동작을 수행하는 단계;
    2개 이상의 비트들을 포함하는 제1 입력 데이터 및 상기 제1 전압 설정 동작의 결과에 기초하여 상기 멀티 레벨 신호인 제1 출력 데이터 신호를 생성하는 단계; 및
    2개 이상의 비트들을 포함하는 제2 입력 데이터 및 상기 제2 전압 설정 동작의 결과에 기초하여 상기 멀티 레벨 신호인 제2 출력 데이터 신호를 생성하는 단계를 포함하는 멀티 레벨 신호 생성 방법.
  9. 제 8 항에 있어서,
    상기 제1 출력 데이터 신호는 제1 채널을 통해 전송되고, 상기 제2 출력 데이터 신호는 상기 제1 채널과 다른 제2 채널을 통해 전송되는 것을 특징으로 하는 멀티 레벨 신호 생성 방법.
  10. 제 9 항에 있어서,
    상기 제1 전압 설정 동작 및 상기 제2 전압 설정 동작은 상기 제1 채널의 특성 및 상기 제2 채널의 특성을 나타내고 외부로부터 수신되는 특성 데이터에 기초하여 실시간으로 결정되는 것을 특징으로 하는 멀티 레벨 신호 생성 방법.
  11. 제 8 항에 있어서,
    상기 2개 이상의 비트들은 서로 다른 제1 비트 및 제2 비트를 포함하고,
    상기 3개 이상의 전압 레벨들은 서로 다른 제1 전압 레벨, 제2 전압 레벨, 제3 전압 레벨 및 제4 전압 레벨을 포함하고,
    상기 제1 전압 간격은 상기 제1 및 제2 전압 레벨들 사이의 차이를 나타내고, 상기 제2 전압 간격은 상기 제2 및 제3 전압 레벨들 사이의 차이를 나타내며,
    상기 제3 전압 간격은 상기 제1 및 제2 전압 레벨들 사이의 차이를 나타내고, 상기 제4 전압 간격은 상기 제2 및 제3 전압 레벨들 사이의 차이를 나타내는 것을 특징으로 하는 멀티 레벨 신호 생성 방법.
  12. 제 11 항에 있어서,
    상기 제1 전압 설정 동작을 수행함에 따라 상기 제1 출력 데이터 신호를 생성하기 위한 상기 제1, 제2, 제3 및 제4 전압 레벨들 중 적어도 하나가 조절되고,
    상기 제2 전압 설정 동작을 수행함에 따라 상기 제2 출력 데이터 신호를 생성하기 위한 상기 제1, 제2, 제3 및 제4 전압 레벨들 중 적어도 하나가 조절되는 것을 특징으로 하는 멀티 레벨 신호 생성 방법.
  13. 제 12 항에 있어서,
    상기 제1 출력 데이터 신호의 생성을 위한 상기 제1 전압 레벨과 상기 제2 출력 데이터 신호의 생성을 위한 상기 제1 전압 레벨이 달라지거나,
    상기 제1 출력 데이터 신호의 생성을 위한 상기 제2 전압 레벨과 상기 제2 출력 데이터 신호의 생성을 위한 상기 제2 전압 레벨이 달라지거나,
    상기 제1 출력 데이터 신호의 생성을 위한 상기 제3 전압 레벨과 상기 제2 출력 데이터 신호의 생성을 위한 상기 제3 전압 레벨이 달라지거나,
    상기 제1 출력 데이터 신호의 생성을 위한 상기 제4 전압 레벨과 상기 제2 출력 데이터 신호의 생성을 위한 상기 제4 전압 레벨이 달라지는 것을 특징으로 하는 멀티 레벨 신호 생성 방법.
  14. 서로 다른 제1 전압 레벨, 제2 전압 레벨, 제3 전압 레벨 및 제4 전압 레벨 중 하나를 가지는 멀티 레벨 신호를 이용한 데이터 전송 방법으로서,
    제1 채널에 대하여, 상기 제1 및 제2 전압 레벨들 사이의 차이를 나타내는 제1 전압 간격, 상기 제2 및 제3 전압 레벨들 사이의 차이를 나타내는 제2 전압 간격 및 상기 제3 및 제4 전압 레벨들 사이의 차이를 나타내는 제3 전압 간격 중 적어도 두 개가 서로 다르도록 제1 전압 설정 동작을 수행하는 단계;
    상기 제1 채널에 대하여, 상기 제1 및 제4 전압 레벨들 사이의 차이를 나타내는 제1 전압 스윙 폭이 2개 이상의 서로 다른 값들 중 하나를 가지도록 제2 전압 설정 동작을 수행하는 단계;
    상기 제1 채널과 다른 제2 채널에 대하여, 상기 제1 및 제2 전압 레벨들 사이의 차이를 나타내는 제4 전압 간격, 상기 제2 및 제3 전압 레벨들 사이의 차이를 나타내는 제5 전압 간격 및 상기 제3 및 제4 전압 레벨들 사이의 차이를 나타내는 제6 전압 간격 중 적어도 두 개가 서로 다르도록 제3 전압 설정 동작을 수행하는 단계;
    상기 제2 채널에 대하여, 상기 제1 및 제4 전압 레벨들 사이의 차이를 나타내는 제2 전압 스윙 폭이 상기 2개 이상의 서로 다른 값들 중 하나를 가지도록 제4 전압 설정 동작을 수행하는 단계;
    서로 다른 제1 비트 및 제2 비트를 포함하는 제1 입력 데이터, 상기 제1 전압 설정 동작의 결과 및 상기 제2 전압 설정 동작의 결과에 기초하여 상기 멀티 레벨 신호인 제1 출력 데이터 신호를 생성하는 단계;
    서로 다른 제3 비트 및 제4 비트를 포함하는 제2 입력 데이터, 상기 제3 전압 설정 동작의 결과 및 상기 제4 전압 설정 동작의 결과에 기초하여 상기 멀티 레벨 신호인 제2 출력 데이터 신호를 생성하는 단계; 및
    상기 제1 및 제2 채널들을 통해 상기 제1 및 제2 출력 데이터 신호들을 각각 전송하는 단계를 포함하는 데이터 전송 방법.
  15. 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 생성하는 송신기로서,
    상기 3개 이상의 전압 레벨들 중 서로 인접한 2개의 전압 레벨들 사이의 차이를 나타내는 제1 전압 간격 및 제2 전압 간격이 서로 다르도록 제1 전압 설정 동작을 수행하고, 상기 3개 이상의 전압 레벨들 중 가장 낮은 전압 레벨과 가장 높은 전압 레벨 사이의 차이를 나타내는 전압 스윙 폭이 2개 이상의 서로 다른 값들 중 하나를 가지도록 제2 전압 설정 동작을 수행하며, 상기 제1 전압 설정 동작의 결과 및 상기 제2 전압 설정 동작의 결과를 나타내는 복수의 전압 설정 제어 신호들을 생성하는 전압 설정 회로;
    2개 이상의 비트들을 포함하는 입력 데이터 및 상기 복수의 전압 설정 제어 신호들에 기초하여, 2개 이상의 풀업(pull-up) 제어 신호들 및 2개 이상의 풀다운(pull-down) 제어 신호들을 생성하는 풀업/풀다운 제어 회로; 및
    상기 2개 이상의 풀업 제어 신호들 및 상기 2개 이상의 풀다운 제어 신호들에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호를 생성하는 구동 회로를 포함하는 송신기.
  16. 제 15 항에 있어서,
    상기 2개 이상의 비트들은 서로 다른 제1 비트 및 제2 비트를 포함하고,
    상기 3개 이상의 전압 레벨들은 서로 다른 제1 전압 레벨, 제2 전압 레벨, 제3 전압 레벨 및 제4 전압 레벨을 포함하고,
    상기 제1 전압 간격은 상기 제1 및 제2 전압 레벨들 사이의 차이를 나타내고, 상기 제2 전압 간격은 상기 제2 및 제3 전압 레벨들 사이의 차이를 나타내며, 상기 전압 스윙 폭은 상기 제1 및 제4 전압 레벨들 사이의 차이를 나타내는 것을 특징으로 하는 송신기.
  17. 제 16 항에 있어서, 상기 구동 회로는,
    제1 풀업 제어 신호에 기초하여 상기 출력 데이터 신호를 출력하는 데이터 입출력 패드를 풀업시키는 제1 풀업 회로;
    제2 풀업 제어 신호에 기초하여 상기 데이터 입출력 패드를 풀업시키는 제2 풀업 회로;
    제1 풀다운 제어 신호에 기초하여 상기 데이터 입출력 패드를 풀다운시키는 제1 풀다운 회로; 및
    제2 풀다운 제어 신호에 기초하여 상기 데이터 입출력 패드를 풀다운시키는 제2 풀다운 회로를 포함하는 것을 특징으로 하는 송신기.
  18. 제 17 항에 있어서, 상기 제1 풀업 회로는,
    서로 병렬 연결되고, 상기 제1 풀업 제어 신호에 기초하여 선택적으로 턴온되는 복수의 제1 풀업 트랜지스터들을 포함하는 것을 특징으로 하는 송신기.
  19. 제 18 항에 있어서,
    상기 제1, 제2, 제3 및 제4 전압 레벨들 중 적어도 하나를 조절하여 상기 제1 전압 설정 동작 및 상기 제2 전압 설정 동작을 수행하며,
    상기 복수의 제1 풀업 트랜지스터들의 온/오프를 제어하여 상기 제1, 제2, 제3 및 제4 전압 레벨들 중 적어도 하나를 조절하는 것을 특징으로 하는 송신기.
  20. 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 이용하여 데이터를 전송하는 메모리 시스템으로서,
    제1 입력 데이터에 기초하여 상기 멀티 레벨 신호인 제1 출력 데이터 신호를 생성하는 제1 송신기 및 제2 입력 데이터에 기초하여 상기 멀티 레벨 신호인 제2 출력 데이터 신호를 생성하는 제2 송신기를 포함하는 메모리 컨트롤러;
    상기 제1 출력 데이터 신호를 수신하는 제1 수신기 및 상기 제2 출력 데이터 신호를 수신하는 제2 수신기를 포함하는 메모리 장치; 및
    상기 제1 및 제2 출력 데이터 신호들을 전송하도록 상기 제1 및 제2 송신기들과 상기 제1 및 제2 수신기들을 연결하는 제1 및 제2 채널들을 포함하고,
    상기 제1 송신기는,
    상기 3개 이상의 전압 레벨들 중 서로 인접한 2개의 전압 레벨들 사이의 차이를 나타내는 제1 전압 간격 및 제2 전압 간격이 서로 다르도록 제1 전압 설정 동작을 수행하고, 상기 제1 전압 설정 동작의 결과를 나타내는 복수의 제1 전압 설정 제어 신호들을 생성하는 제1 전압 설정 회로;
    2개 이상의 비트들을 포함하는 상기 제1 입력 데이터 및 상기 복수의 제1 전압 설정 제어 신호들에 기초하여, 2개 이상의 제1 풀업(pull-up) 제어 신호들 및 2개 이상의 제1 풀다운(pull-down) 제어 신호들을 생성하는 제1 풀업/풀다운 제어 회로; 및
    상기 2개 이상의 제1 풀업 제어 신호들 및 상기 2개 이상의 제1 풀다운 제어 신호들에 기초하여 상기 제1 출력 데이터 신호를 생성하는 제1 구동 회로를 포함하며,
    상기 제2 송신기는,
    상기 3개 이상의 전압 레벨들 중 상기 서로 인접한 2개의 전압 레벨들 사이의 차이를 나타내는 제3 전압 간격 및 제4 전압 간격이 서로 다르고 상기 제3 전압 간격이 상기 제1 전압 간격과 다르거나 상기 제4 전압 간격이 상기 제2 전압 간격과 다르도록 제2 전압 설정 동작을 수행하고, 상기 제2 전압 설정 동작의 결과를 나타내는 복수의 제2 전압 설정 제어 신호들을 생성하는 제2 전압 설정 회로;
    2개 이상의 비트들을 포함하는 상기 제2 입력 데이터 및 상기 복수의 제2 전압 설정 제어 신호들에 기초하여, 2개 이상의 제2 풀업 제어 신호들 및 2개 이상의 제2 풀다운 제어 신호들을 생성하는 제2 풀업/풀다운 제어 회로; 및
    상기 2개 이상의 제2 풀업 제어 신호들 및 상기 2개 이상의 제2 풀다운 제어 신호들에 기초하여 상기 제2 출력 데이터 신호를 생성하는 제2 구동 회로를 포함하는 메모리 시스템.
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