KR20220063581A - 동작 파라미터에 대한 다수의 파라미터 코드들을 저장하는 장치, 메모리 장치 및 방법 - Google Patents

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Abstract

동작 파라미터에 대한 다수의 파라미터 코드들을 저장하는 장치, 메모리 장치 및 방법이 개시된다. 메모리 장치는 모드 레지스터 및 제어 논리 회로를 포함한다. 모드 레지스터는 하나의 동작 파라미터에 대해 제1 동작 조건(글로벌 동작 조건) 및 제2 동작 조건(퍼-핀 동작 조건)을 설정하기 위하여, 동작 파라미터에 대한 제1 파라미터 코드 및 제1 동작 파라미터 코드와의 오프셋 값으로 표현되는 제2 파라미터 코드를 저장한다. 제어 논리 회로는 제1 제어 코드에 기초하여 제1 파라미터 코드를 사용하여 메모리 장치의 현재 동작 조건을 제1 동작 조건으로 설정하고, 제1 제어 코드 및 제2 제어 코드에 기초하여 제1 파라미터 코드 및 제2 파라미터 코드를 사용하여 현재 동작 조건을 제2 동작 조건으로 설정한다.

Description

동작 파라미터에 대한 다수의 파라미터 코드들을 저장하는 장치, 메모리 장치 및 방법 {Apparatus, memory device and method for storing multiple parameter codes for operation parameters}
본 발명은 장치들(apparatuses) 및 방법들(methods)에 관한 것으로서, 더욱 상세하게는 하나의 동작 파라미터에 대한 다수의 파라미터 코드들을 저장하는 장치, 메모리 장치 및 그것의 동작 방법에 관한 것이다.
메모리 장치와의 고속 인터페이스를 지원하기 위하기 위하여, 콘트롤러(또는 CPU(Central Processing Unit))는 메모리 장치에 클록 신호를 제공할 수 있다. 메모리 장치는 콘트롤러로부터 수신된 클록 신호에 응답하여 콘트롤러로부터 수신되는 신호들을 처리할 수 있고, 콘트롤러로 전송하는 신호들을 클록 신호에 동기화시킬 수 있다. 메모리 장치는 클록 신호의 동작 주파수에 따라 다양한 데이터 전송 속도들, 예컨대, 1600, 2400, 6400 Mpbs 등 다양한 데이터 레이트들을 지원할 수 있다. 높은 데이터 레이트에 대한 요구에 따라, 높은 클록 주파수에서 콘트롤러 및 메모리 장치 사이에 전송되는 신호를 정확하게 캡쳐(capture)하는 것이 중요하다.
전형적으로, 메모리 장치는 메모리 장치에 대한 동작 조건을 설정하도록 사용되는 다양한 동작 및 제어 파라미터들을 제공하는 모드 레지스터들을 포함한다. 동작 및 제어 파라미터들의 예는 버스트 길이, 독출/기입 레이턴시, 프리앰블/포스트앰블 길이, 온-다이 터미네이션(On-Die Termination: ODT) 캘리브레이션, 임피던스 조정(ZQ) 캘리브레이션, 기준 전압 설정 등과 관련된 파라미터들을 포함한다.
메모리 장치는 데이터 라인들을 통하여 콘트롤러와 데이터를 주고 받는다. 데이터 라인들 각각의 물리적 특성이 서로 다르기 때문에, 데이터 라인들 각각에 실리는 신호 특성이 달라질 수 있다. 높은 클록 주파수로 동작될 때, 메모리 장치로 전송되는 데이터는 데이터 아이 다이어그램(data eye diagram) 상태를 갖는다. 데이터 아이 다이어그램은 노이즈에 의한 지터(jitter)를 나타내는 다수의 데이터 천이들의 중첩으로 보여지는데, 데이터 라인들 각각의 환경에 따라 데이터는 서로 다른 왜곡된 파형의 데이터 아이 다이어그램으로 나타날 수 있다.
메모리 장치로 데이터가 전송될 때, 데이터 라인들 각각의 신호 특성에 따라 데이터를 수신할 수 있다면, 이러한 기능(facility)이 가능하다면, 데이터 라인들 각각의 데이터 아이 다이어그램의 아이 오프닝 영역이 대칭적이고 최대 아이인 상태를 찾을 수 있을 것이므로, 데이터의 신호 무결성(Signal Integrity: SI) 특성을 개선하는 데 유익할 것이다.
본 발명의 목적은 하나의 동작 파라미터에 대한 다수의 코드들을 저장하는 장치, 메모리 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시예들에 따른 장치는, 복수의 신호 핀들, 상기 복수의 신호 핀들 각각은 신호를 실어나르는 신호 라인과 연결되고; 및 상기 장치의 하나의 동작 파라미터에 대한 제1 파라미터 코드 및 제2 파라미터 코드를 각각 제1 레지스터 및 제2 레지스터에 저장하도록 구성되는 모드 레지스터를 포함한다. 상기 제1 파라미터 코드는 상기 복수의 신호 핀들 중 상기 동작 파라미터와 관련되는 신호 핀들에 대한 동작 조건과 관련되는 글로벌 동작 파라미터 코드를 포함하고, 상기 제2 파라미터 코드는 상기 동작 파라미터와 관련되는 신호 핀들 각각에 대한 동작 조건과 관련되는 퍼-핀 동작 파라미터 코드를 포함하고, 상기 퍼-핀 동작 파라미터 코드는 상기 글로벌 동작 파라미터 코드와의 오프셋 값으로 표현된다.
본 발명의 실시예들에 따른 현재 동작 조건으로 설정되도록 구성되는 메모리 장치는, 상기 메모리 장치의 하나의 동작 파라미터에 대해 제1 동작 조건 및 제2 동작 조건을 설정하기 위하여, 상기 동작 파라미터에 대한 제1 파라미터 코드 및 제2 파라미터 코드를 저장하도록 구성되는 모드 레지스터; 및 상기 모드 레지스터에 저장된 제1 제어 코드에 기초하여 상기 동작 파라미터에 대한 상기 제1 파라미터 코드를 사용하여 상기 현재 동작 조건을 상기 제1 동작 조건으로 설정하고, 상기 제1 제어 코드 및 상기 모드 레지스터에 저장된 제2 제어 코드에 기초하여 상기 동작 파라미터에 대한 상기 제1 파라미터 코드 및 상기 제2 파라미터 코드를 사용하여 상기 현재 동작 조건을 상기 제2 동작 조건으로 설정하도록 구성되는 제어 논리 회로를 포함하고, 상기 제2 파라미터 코드는 상기 제1 파라미터 코드와의 오프셋 값으로 표현된다.
본 발명의 실시예들에 따른 메모리 장치의 현재 동작 조건을 설정하는 방법은, 하나의 동작 파라미터에 대해 제1 동작 조건을 설정하는데 사용되는 제1 파라미터 코드를 모드 레지스터의 제1 레지스터에 저장하는 단계; 상기 동작 파라미터에 대해 제2 동작 조건을 설정하는데 사용되는 제2 파라미터 코드를 상기 모드 레지스터의 제2 레지스터에 저장하는 단계, 상기 제2 파라미터 코드는 상기 제1 파라미터 코드와의 오프셋 값으로 표현되고; 상기 동작 파라미터에 대한 상기 제1 파라미터 코드를 사용하여 상기 현재 동작 조건을 상기 제1 동작 조건으로 설정하는 단계; 및 상기 동작 파라미터에 대한 상기 제1 파라미터 코드 및 상기 제2 파라미터 코드를 사용하여 상기 현재 동작 조건을 상기 제2 동작 조건으로 설정하는 단계를 포함한다.
본 발명에 따르면, 메모리 장치는 글로벌 동작 파라미터 코드를 이용하여 동작 파라미터와 관련되는 신호 핀들에 공통된 동작 조건을 적용하고 퍼-핀 동작 파라미터 코드를 이용하여 동작 파라미터와 관련되는 신호 핀들 각각에 특정된 오프셋 동작 조건을 추가 적용함에 따라, 신호 핀들 각각의 특성에 최적화된 동작 조건으로 신호 핀들을 제어할 수 있다. 또한, 글로벌 동작 파라미터와의 차이 값으로 나타나는 오프셋을 퍼-핀 동작 파라미터 코드로 설정함에 따라, 동작 파라미터 코드를 저장하는데 필요한 모드 레지스터의 레지스터 수를 줄이고 모드 레지스터의 업데이트 시간도 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 시스템의 블록도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 설명하는 블록도이다.
도 3은 도 1의 메모리 시스템의 동작을 보여주는 순서도이다.
도 4는 본 발명의 실시예들에 따른 데이터 동작 회로를 개념적으로 설명하는 도면이다.
도 5a 내지 도 5c는 도 4의 데이터 라인들에 대한 기준 전압을 설명하는 도면들이다.
도 6은 본 발명의 실시예들에 따른 모드 레지스터 세트(MRS)의 일부를 예시하는 도면이다.
도 7은 본 발명의 실시예들에 따른 모드 레지스터 세트(MRS)의 일부를 예시하는 도면이다.
도 8은 본 발명의 실시예들에 따른 데이터 라인의 결정 피드백 이퀄라이저(DFE)의 효과를 설명하는 도면이다.
도 9는 도 8의 결정 피드백 이퀄라이저(DFE)를 설명하는 도면이다.
도 10은 본 발명의 실시예들에 따른 모드 레지스터 세트(MRS)의 일부를 예시하는 도면이다.
도 11 내지 도 13은 본 발명의 실시예들에 따른 메모리 장치의 동작을 예시적으로 설명하는 도면들이다.
도 14는 본 발명의 실시예들에 따른 데이터 라인의 스윙폭 캘리브레이션을 설명하는 도면이다.
도 15는 본 발명의 실시예들에 따른 데이터 라인의 프리-앰파시스 동작을 설명하는 도면이다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 시스템의 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 콘트롤러(100)와 메모리 장치(120)를 포함할 수 있다. 메모리 시스템(10)은 집적 회로, 전자 기기 또는 시스템, 스마트 폰, 태블릿 PC, 컴퓨터, 서버, 워크 스테이션, 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 그리고 다른 적절한 컴퓨터들 등과 같은 컴퓨팅 장치, 가상 머신 또는 그것의 가상 컴퓨팅 장치 등을 지칭할 수 있다. 또는 메모리 시스템(10)은 그래픽스 카드와 같은 컴퓨팅 시스템에 포함된 구성 요소들 중 일부일 수 있다. 실시예에 따라, 메모리 시스템(10)은 UDIMM(Unbuffered Dual In-line Memory Module), RDIMM(Registered DIMM), LRDIMM(Load Reduced DIMM), FBDIMM(Fully Buffered DIMM), SODIMM(Small Outline DIMM) 등으로 구현될 수 있다.
메모리 콘트롤러(100)는 메모리 버스(110)을 통하여 메모리 장치(120)와 통신적으로 연결(communicatively connected)될 수 있다. 메모리 콘트롤러(100)는 레지스터 제어 워드(Register Control Word: RCW, 102, 이하 'RCW'라고 칭한다), 트레이닝 회로부(104) 및 메모리 PHY(106)를 포함할 수 있다.
RCW(102)는 메모리 장치(120)의 초기화 및/또는 동작 특성에 맞게 제어하기 위하여 제공될 수 있다. RCW(102)는 메모리 콘트롤러(100)가 메모리 장치(120)와 정상적으로 상호 동작할 수 있도록 메모리 콘트롤러(100)를 구성(configure)하는 다양한 알고리즘들을 포함할 수 있다. 예컨대, RCW(102)에는 메모리 장치(120)의 주파수, 타이밍, 구동, 상세 동작 파라미터 등을 나타내는 코드들이 설정될 수 있다. RCW(102) 코드에 따라 메모리 장치(120)의 메모리 트레이닝이 수행될 수 있다.
트레이닝 회로부(104)는 메모리 콘트롤러(100)의 제어에 의해 메모리 장치(120)의 메모리 코어와 연계된 메모리 코어 파라미터 트레이닝 및/또는 메모리 코어를 제외한 나머지 주변 회로들에 대한 주변 회로 파라미터 트레이닝을 수행할 수 있다. 트레이닝 회로부(104)는 메모리 장치(120)의 메모리 코어 파라미터들 및/또는 주변 회로 파라미터들에 대한 최적의 파라미터들을 결정할 수 있다. 트레이닝 회로부(104)는 메모리 콘트롤러(100)가 주체가 되어 메모리 장치(120)의 메모리 트레이닝을 수행할 수 있다. 본 실시예에서는 트레이닝 회로부(104)가 메모리 콘트롤러(100)에 포함되는 것으로 설명하고 있으나, 트레이닝 회로부는 메모리 장치(120)에 포함되어 메모리 장치(120)가 주체가 되어 메모리 트레이닝을 수행할 수도 있다.
메모리 PHY(106)는 메모리 콘트롤러(100)와 메모리 장치(120) 사이의 효율적인 통신에 요구되는 신호들, 주파수, 타이밍, 구동, 상세 동작 파라미터 및 기능성(functionality)을 위해 제공되는 물리적 또는 전기적 계층과 논리적 계층을 포함할 수 있다. 메모리 PHY(106)는 JEDEC(Joint Electron Device Engineering Council) 표준의 DDR 및/또는 LPDDR 프로토콜의 특징들을 지원할 수 있다.
메모리 PHY(106)는 메모리 버스(110)를 통해 메모리 콘트롤러(100)와 메모리 장치(120)를 연결할 수 있다. 도면의 간결성을 위하여, 메모리 콘트롤러(100)와 메모리 장치(120) 사이에 하나의 신호 라인을 통하여 클록(CLK), 커맨드/어드레스(CA), 데이터(DQ)가 제공되는 것으로 도시하고 있으나, 실제로는 복수의 신호 라인들 또는 버스를 통해 제공될 수 있다. 메모리 콘트롤러(100)와 메모리 장치(120) 사이의 신호 라인들은 커넥터들을 통하여 연결될 수 있다. 커넥터들은 핀들, 볼들, 신호 라인들, 또는 다른 하드웨어 컴포넌트들로서 구현될 수 있다.
클록(CLK) 신호는 메모리 버스(110)의 클록 신호 라인을 통해서 메모리 콘트롤러(100)로부터 메모리 장치(120)로 전송될 수 있다. 커맨드/어드레스(CA) 신호는 메모리 버스(110)의 커맨드/어드레스 버스를 통해서 메모리 콘트롤러(100)로부터 메모리 장치(120)로 전송될 수 있다. 칩 선택(CS) 신호는 메모리 버스(110)의 칩 선택(CS) 라인을 통해서 메모리 콘트롤러(100)로부터 메모리 장치(120)에 전송될 수 있다. 로직 하이로 활성화되는 칩 선택(CS) 신호는, 도 11에 도시된 바와 같이, 커맨드/어드레스(CA) 버스를 통해서 전송되는 커맨드/어드레스(CA) 신호가 커맨드임을 나타낼 수 있다. 데이터(DQ)는 양방향 신호 라인들로 구성되는 메모리 버스(110)의 데이터(DQ) 버스를 통해서, 메모리 콘트롤러(100)로부터 메모리 장치(120)로 전송되거나 메모리 장치(120)로부터 메모리 콘트롤러(100)로 전송될 수 있다.
메모리 장치(120)는 메모리 콘트롤러(100)의 제어에 따라 데이터(DQ)를 기입하거나 데이터를 독출할 수 있다. 메모리 장치(120)는 메모리 셀 어레이(200), 모드 레지스터 세트(Mode Register Set, 210, 이하 'MRS'로 칭한다) 및 제어 로직 회로(220)를 포함할 수 있다.
메모리 셀 어레이(200)는 복수의 워드라인들과 복수의 비트라인들, 그리고 워드라인들과 비트라인들이 교차하는 지점에 형성되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(200)의 메모리 셀은 휘발성 메모리 셀(예컨대, DRAM(Dynamic Random Access Memory) 셀, SRAM(Static RAM) 셀 등), 비휘발성 메모리 셀(예, 플래시 메모리 셀, ReRAM(Resistive RAM) 셀, PRAM(Phase change RAM) 셀, MRAM(Magnetic RAM) 셀), 또는 어떤 다른 유형의 메모리 셀일 수 있다.
MRS(210)는 메모리 장치(120)의 복수개 동작 파라미터들, 옵션들, 다양한 기능들, 특성들 그리고 모드들을 셋팅하기 위해 프로그램될 수 있다. MRS(210)는 메모리 콘트롤러(100)로부터 MRS 커맨드가 발행될 때 메모리 버스(110)의 커맨드/어드레스(CA) 버스로 제공되는 적절한 비트 값들로 구성된 파라미터 코드를 저장할 수 있다.
예시적으로, MRS(210)는 버스트 길이, 독출/기입 레이턴시, 프리앰블/포스트앰블 길이, 라이트 레벨링(Write Leveling) 인에이블/디세이블, 결정 궤환 등호(Decision Feedback, Equalization: 이하 'DFE'라 칭한다) 양(quantity), 풀-다운/ODT(On Die Termination) 및 풀-업/Voh(output high level voltage) 캘리브레이션, 프리-앰파시스, 기준 전압 설정 등을 제어하기 위해 사용될 수 있다.
버스트 길이는 독출 및/또는 기입 커맨드에 대하여 억세스할 수 있는 칼럼 로케이션들의 최대 수를 셋팅하기 위해 제공될 수 있다. 독출/기입 레이턴시는 독출 및/또는 기입 커맨드와 유효한 출력 및 또는 입력 데이터의 첫번째 비트 사이의 클럭 사이클 지연을 정의하기 위해 제공될 수 있다. 라이트 레벨링은 기입 동작 시 클럭 신호와 데이터 스트로브 신호 사이의 스큐 보상을 인에이블 또는 디세이블시키기 위해 제공될 수 있다.
DFE 양은 현재 데이터 비트를 판단하기 위해 이전에 판독된(read) 데이터(DQ) 비트의 잔여를 감산하기 위해 제공될 수 있다. 풀-다운/ODT(On Die Termination) 및 풀-업/Voh(output high level voltage) 캘리브레이션은, 커맨드/어드레스(CA) 버스 및/또는 데이터(DQ) 버스를 통해 수신되는 신호들의 스윙 폭 및/또는 구동 강도를 조절하여 신호 무결성(SI)을 개선하기 위하여 제공될 수 있다.
프리-앰파시스 기능은 데이터(DQ) 버스를 통해 전송되는 신호의 데이터 아이 오프닝 영역을 크게 하여 신호 무결성(SI)을 개선하기 위하여 제공될 수 있다. 기준 전압 설정은 수신된 신호의 논리값을 판독하기 위하여 커맨드 버스로부터 수신된 신호의 전압에 대비하여 비교하도록 하기 위해 제공될 수 있다.
또한, MRS(210)는 DRAM과 연관되는 DLL(Delay Locked Loop) 리셋, DLL 인에이블/디세이블, 출력 드라이브 세기, 어디티브 레이턴시, 터미네이션 데이터 스트로브(TDQS) 인에이블/디세이블, 입출력 버퍼 인에이블/디세이블, 카스 라이트 레이턴시, 다이나믹 터미네이션, 라이트 CRC(Cyclic Redundancy Check), MPR(Multi Purpose Register) 로케이션 기능, MPR동작 기능, 기어 다운 모드, MPR 독출 포맷, 파워다운 모드, Vref 모니터링, 독출 프리앰블 트레이닝 모드, 독출 프리앰블 기능, 기입 프리앰블 기능, CA(Command and Addresss) 패리티 기능, CRC 에러 상태, CA패리티 에러 상태, ODT(On Die Termination) 기능, 데이터 마스크 기능, 기입 DBI(Data Bus Inversion) 기능, 독출 DBI 기능, EDC(Error Detection Code) 홀드 패턴 등을 제어하기 위해 사용될 수 있다.
제어 로직 회로(220)는 메모리 버스(110)의 클록(CLK) 신호 라인을 통해 클록(CLK) 신호를 수신하고 메모리 장치(120)의 동작 타이밍을 제어할 수 있다. 메모리 장치(120)의 동작 타이밍은 클록(CLK) 신호 이외에 메모리 장치(120)로 제공되는 신호, 예컨대, 스트로브 신호에 기반하여 제공될 수 있다. 제어 로직 회로(220)는 커맨드/어드레스(CA) 버스를 통해 수신되는 커맨드를 수신하고, 커맨드에 대응하여 메모리 장치(120) 내에서 다양한 메모리 동작을 수행하도록 하는 제어 신호들을 생성할 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 설명하는 블록도이다.
도 1 및 도 2를 참조하면, 메모리 장치(120)는 메모리 셀 어레이(200), 로우 디코더(202), 워드라인 드라이버(204), 칼럼 디코더(206), 입출력 게이팅 회로(208), MRS(210), 제어 로직 회로(220), 어드레스 버퍼(230), ODT 회로(240), 기준 전압 발생 회로(250), 데이터 입력 버퍼(260), 그리고 데이터 출력 버퍼(270)를 포함할 수 있다.
메모리 셀 어레이(200)는 로우들 및 칼럼들로 배열되는 매트릭스 형태로 제공되는 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(200)는 메모리 셀들과 연결되는 복수개의 워드라인들(WL)과 복수개의 비트라인들(BL)을 포함한다. 복수의 워드라인들(WL)은 메모리 셀들의 로우들과 연결되고, 복수의 비트라인들(BL)은 메모리 셀들의 칼럼들과 연결될 수 있다.
로우 디코더(202)는 메모리 셀 어레이(200)와 연결된 복수의 워드라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(202)는 어드레스 버퍼(230)로부터 수신된 로우 어드레스(ROW_ADDR)를 디코딩하여 로우 어드레스(ROW_ADDR)에 상응하는 어느 하나의 워드라인(WL)을 선택하고, 선택된 워드라인(WL)을 활성화하는 워드라인 드라이버(204)에 연결할 수 있다. 칼럼 디코더(206)는 메모리 셀 어레이(200)의 복수의 비트라인들(BL) 중 소정의 비트라인들(BL)을 선택할 수 있다. 칼럼 디코더(206)는 어드레스 버퍼(230)로부터 수신된 칼럼 어드레스(COL_ADDR)를 디코딩하여 칼럼 선택 신호를 발생하고, 칼럼 선택 신호(CSL)에 의해 선택된 비트라인들(BL)을 입출력 게이팅 회로(208)에 연결할 수 있다. 입출력 게이팅 회로(208)는 칼럼 선택 신호에 의해 선택된 비트라인들(BL)의 판독 데이터를 저장하는 판독 데이터 래치들과, 메모리 셀 어레이(200)에 기입 데이터를 기입하기 위한 기입 드라이버를 포함할 수 있다. 입출력 게이팅 회로(208)의 판독 데이터 래치들에 저장된 판독 데이터는 데이터 출력 버퍼(270)를 통해 데이터(DQ) 버스에 제공될 수 있다. 기입 데이터는 데이터(DQ) 버스에 연결된 데이터 입력 버퍼(260)를 통해, 그리고 입출력 게이팅 회로(208)의 기입 드라이버를 통해 메모리 셀 어레이(200)에 인가될 수 있다.
제어 로직 회로(220)는 클록(CLK) 신호 및 커맨드(CMD)를 수신하고 메모리 장치(120)의 동작 타이밍 및/또는 메모리 동작을 제어하는 제어 신호들(CTRLS)을 생성할 수 있다. 제어 로직 회로(220)는 제어 신호들(CTRLS)을 이용하여 메모리 셀 어레이(200)로부터 데이터를 판독하고 메모리 셀 어레이(200)에 데이터를 기입할 수 있다.
MRS(210)는 메모리 장치(120)에 대한 동작 조건을 설정하기 위해, 메모리 장치(120)의 동작을 구성하도록 제어 로직 회로(220)에 의해 사용되는 정보를 저장할 수 있다. MRS(210)는 메모리 장치(120)의 동작 조건을 설정하도록 사용되는 다양한 동작 및 제어 파라미터에 대한 파라미터 코드를 저장하는 레지스터를 포함할 수 있다. 파라미터 코드는 커맨드/어드레스(CA) 버스를 통해 메모리 장치(120)에 수신될 수 있다. 제어 로직 회로(220)는 MRS(210)에 의해 저장된 동작 및 제어 파라미터에 설정된 바와 같이 동작하도록 메모리 장치(120)의 회로들로 제어 신호들(CTRLS)를 제공한다.
메모리 장치(120)로/로부터 송수신되는 신호들의 전송 시간을 최소화하기 위하여, 신호들의 스윙폭이 줄어들고 있다. 신호들의 스윙 폭이 작아질수록, 메모리 장치(120)는 외부 노이즈에 대한 영향이 커지고, 인터페이스에서는 임피던스 부정합(impedance mismatch)에 의해 유발되는 신호 반사가 심각해진다. 임피던스 부정합을 해결하기 위하여, 메모리 장치(120)는 ZQ 캘리브레이션 동작을 수행함으로써 임피던스 매칭을 제어한다.
풀-다운/ODT 캘리브레이션은 타겟 메모리 장치에 대하여 터미네이션 저항을 턴 온 및 오프 시키기 위하여 및/또는 논-타겟 타겟 메모리 장치에 대하여 터미네이션 저항을 고정(fix)시키기 위하여 제공될 수 있다. 풀-업/Voh캘리브레이션은, 독출 동작에서 풀-업 세기를 조정하여 VOH 사양(SPEC)을 만족시키기 위하여 제공될 수 있다. 풀-다운/ODT및 풀-업/Voh캘리브레이션은, 메모리 장치(120)의 출력 및/또는 터미네이션 저항을 일정하게 조정하는 임피던스 조정 동작, ZQ 캘리브레이션 또는 오프셋 제거 동작으로 불릴 수 있다.
ODT 회로(240)는 커맨드/어드레스(CA) 버스 및/또는 데이터(DQ) 버스에 대해 인에이블될 때 터미네이션 저항을 제공할 수 있다. 터미네이션 저항은 버스를 통하여 수신되는 신호의 신호 무결성(SI)을 개선할 수 있다. ODT 회로(240)의 인에이블 및 버스에 제공되는 터미네이션 저항의 크기는 MRS(210)에 적합한 파라미터 코드를 기록함으로써 설정될 수 있다.
기준 전압 발생 회로(250)는 메모리 장치(120)의 회로들에 의해 사용되는 기준 전압(VREF)을 제공할 수 있다. 예컨대, 기준 전압(VREF)은 수신된 신호의 논리값을 결정하기 위해 커맨드 버스로부터 수신된 신호의 전압에 대비하여 비교하도록 제어 로직 회로(220)에 의해 사용될 수 있다. 기준 전압(VREF) 및/또는 기준 전압(VREF)의 범위는 MRS(210)에 기준 전압 동작 파라미터 코드를 기록함으로써 설정될 수 있다.
도 3은 도 1의 메모리 시스템의 동작을 보여주는 순서도이다.
도 1, 도 2 및 도 3을 참조하면, 단계 S310에서 메모리 시스템(10)은 초기화를 수행할 수 있다. 메모리 시스템(10)이 파워-업되면, 메모리 콘트롤러(100)와 메모리 장치(120)는 미리 정해진 방식에 따라 초기 설정 동작을 수행할 수 있다. 메모리 장치(120)의 초기화에서 디폴트 동작 파라미터들이 설정될 수 있다.
단계 S320에서, 메모리 시스템(10)은 커맨드 어드레스 트레이닝 동작을 수행할 수 있다. 메모리 콘트롤러(100)와 메모리 장치(120)는 커맨드(CMD) 및 어드레스(ADDR)의 타이밍 마진을 향상시키기 위하여 커맨드 어드레스 트레이닝 동작을 수행할 수 있다.
단계 S330에서, 메모리 시스템(10)은 읽기 트레이닝 동작을 수행할 수 있다. 메모리 콘트롤러(100)는 메모리 장치(120)로부터 독출된 데이터에 대해 최적의 신호 신뢰성(SI) 및 데이터 아이 다이어그램을 갖도록 메모리 장치(120)의 동작 파라미터 코드를 조절할 수 있다.
단계 S340에서, 메모리 시스템(10)은 쓰기 트레이닝 동작을 수행할 수 있다. 메모리 콘트롤러(100)는 메모리 장치(120)에 데이터를 전송하고, 전송된 데이터가 최적의 신호 신뢰성(SI) 및 데이터 아이 다이어그램을 갖도록 메모리 장치(120)의 동작 파라미터 코드를 조절할 수 있다.
단계 S350에서, 단계 S310 내지 단계 S340의 초기화 및 트레이닝 동작이 수행된 이후에 메모리 시스템(10)은 노멀 동작을 수행할 수 있다.
도 4는 본 발명의 실시예들에 따른 데이터(DQ) 동작 회로를 개념적으로 설명하는 도면이다. 이하의 실시예들에서, 설명의 편의를 위하여 데이터(DQ)와 DQ 용어는 혼용되어 사용 가능할 것이다.
도 2 및 도 4를 참조하면, 복수의 DQ 라인들은 복수의 DQ 동작 회로들(400~407, 408~415)을 통하여 내부 데이터(DIO, 이하 'DIO 데이터"라고 칭한다)를 송수신할 수 있다. 각각의 DQ 동작 회로(400~408, 408~415)는 ODT 회로(240), 기준 전압 발생 회로(250), 데이터 입력 버퍼(260), 데이터 출력 버퍼(270), 및 결정 피드백 이퀄라이저(Decision Feedback Equalizer: DFE) 중 어느 하나일 수 있다.
DQ0 라인은 DQ0 동작 회로(400)를 통해 DIO0 데이터를 송수신할 수 있다. DQ1~DQ7 라인들은 DQ1~DQ7 동작 회로들(401~407)을 통해 DIO1~DIO7 데이터를 송수신할 수 있다. 마찬가지로, DQ8~DQ15 라인들은 DQ8~DQ15 동작 회로들(408~415)을 통해 DIN8~DIN15 입력 데이터를 수신할 수 있다. DQ0~DQ7 은 하위 DQ 바이트(DQ[7:0])로 지칭되고, DQ8~DQ15는 상위 DQ 바이트(DQ[15:8])로 지칭될 수 있다.
도 5a 내지 도 5c는 도 4의 데이터(DQ) 라인들에 대한 기준 전압(VREF)을 설명하는 도면들(diagrams)이다.
도 5a를 참조하면, DQ0 라인의 기준 전압(VREF)이 VREF1, VREF2, VREF3 로 설정될 때의 DQ0 라인의 신호 신뢰성(SI)을 보여준다. 신호 신뢰성(SI)은 DQ 라인을 통해 수신된 신호의 데이터 아이 다이어그램의 크기 또는 수직적인 높이 또는 넓이를 가리킨다. 신호 신뢰성(SI)이 클수록 DQ가 정확하게 식별될 수 있다. DQ0 라인의 기준 전압(VREF)이 VREF1로 설정된 경우, DQ0 라인은 SI1 신호 신뢰성을 가질 수 있다. DQ0 라인의 기준 전압(VREF)이 VREF2 또는 VREF3로 설정된 경우, DQ0 라인은 SI2 또는 SI3 신호 신뢰성을 가질 수 있다. SI2 또는 SI3 신호 신뢰성은 SI1 신호 신뢰성 보다 작은 것을 볼 수 있다. 즉, DQ0 라인의 기준 전압(VREF)이 VREF1로 설정된 경우, DQ0 라인은 최적의 신호 신뢰성(SI)을 가질 것이다.
도 5b를 참조하면, DQ0, DQ1, DQ2 라인들의 기준 전압(VREF)이 VREF1으로 설정될 때, DQ0, DQ1, DQ2 라인들 각각은 SI1, SI2, SI3 신호 신뢰성을 가질 수 있다. 이는 DQ0, DQ1, DQ2 라인들 각각의 물리적 특성이 서로 다르기 때문이다. 다시 말하여, 기준 전압(VREF)이 동일한 경우, DQ 라인의 위치 또는 물리적 특성으로 인하여 서로 다른 신호 신뢰성(SI)을 가질 수 있다. 즉, 기준 전압(VREF)이 VREF1으로 설정된 경우, DQ0 라인은 최적의 신호 신뢰성(SI)을 가질 수 있으나, DQ1, DQ2 라인들은 최적의 신호 신뢰성(SI)을 갖지 못할 수 있다.
도 5c를 참조하면, DQ0 라인의 기준 전압(VREF)은 VREF1로 설정되고, DQ1 라인의 기준 전압(VREF)은 VREF2로 설정되고, DQ2 라인의 기준 전압(VREF)은 VREF3로 설정될 수 있다. 이 경우, DQ0, DQ1, DQ2 라인들 각각은 최적의 신호 신뢰성(SI)을 가질 수 있다. 다시 말하여, DQ0, DQ1, DQ2 라인들 각각에 서로 다른 기준 전압(VREF)을 설정함으로써 각 DQ 라인이 최적의 신호 신뢰성(SI)을 가질 수 있다.
상술한 DQ 라인들 각각에 대한 최적의 기준 전압(VREF)은 도 3의 단계 S330 또는 단계 S340의 읽기 트레이닝 동작 또는 쓰기 트레이닝 동작을 통해 결정될 수 있고, 이에 대한 정보는 MRS(210)에 기준 전압 파라미터 코드로 저장될 수 있다.
도 6은 본 발명의 실시예들에 따른 모드 레지스터 세트(MRS, 210)의 일부를 예시하는 도면이다.
도 2 및 도 6을 참조하면, MRS(210)는 제1 모드 레지스터(610), 제2 모드 레지스터(620) 및 제3 모드 레지스터(630)를 포함할 수 있다. 제1 내지 제3 모드 레지스터들(610, 620, 630)은 각각의 모드 레지스터 주소에 의해 식별될 수 있는, 각각의 모드 레지스터와 연관되는 레지스터들의 그룹을 표현한다. 제1 모드 레지스터(610)는 제1 모드 레지스터 주소(MR_A1)에 의해 식별되고, 제2 모드 레지스터(620)는 제2 모드 레지스터 주소(MR_A2)에 의해 식별되고, 제3 모드 레지스터(630)는 제3 모드 레지스터 주소(MR_A3)에 의해 식별될 수 있다.
제1 내지 제3 모드 레지스터들(610, 620, 630)은 DQ 라인의 기준 전압(VREF)에 대한 동작 파라미터 코드를 저장할 수 있다. 제1 모드 레지스터(610)는 다수의 레지스터들(OP[7:0])에 의해 기준 전압(VREF)에 대해 저장되는 3개의 파라미터 코드가 있다. OP[2:0] 레지스터들은 하위 DQ 바이트(DQ[7:0])의 DQ 라인들의 기준 전압(VREF)을 설정하는 파라미터(VREFL)를 저장할 수 있다. OP[2:0] 레지스터들에 저장되는 하위 DQ 바이트(DQ[7:0])에 대한 기준 전압 파라미터(VREFL)는 3-비트 파라미터 코드에 의해 표현될 수 있고, 예컨대, 8개의 설정 포인트 또는 스텝 계수를 가질 수 있다. OP[6:4] 레지스터들은 상위 DQ 바이트(DQ[15:8])의 DQ 라인들의 기준 전압(VREF)을 설정하는 파라미터(VREFU)를 저장할 수 있다. OP[6:4] 레지스터들에 저장되는 상위 DQ 바이트(DQ[15:8])에 대한 기준 전압 파라미터(VREFU)는3-비트 파라미터 코드에 의해 표현될 수 있고, 예컨대, 8개의 설정 포인트 또는 스텝 계수를 가질 수 있다. 하위 DQ 바이트(DQ[7:0]) 및 상위 DQ 바이트(DQ[15:8])에 대한 기준 전압 파라미터(VREFL, VREFU) 코드는 글로벌 기준 전압 파라미터로 지칭될 수 있다. OP[7] 레지스터는 하위 DQ 바이트(DQ[7:0]) 및 상위 DQ 바이트(DQ[15:8])의 DQ 라인들에 대해 글로벌 기준 전압 동작 파라미터(VREFL, VREFU) 코드를 지원하는지를 나타내는 제어 파라미터(VREFS)를 저장할 수 있다. 제어 파라미터(VREFS)는 1-비트 파라미터 코드일 수 있다.
실시예에 따라, 하위 DQ 바이트(DQ[7:0]) 및 상위 DQ 바이트(DQ[15:8])에 대한 기준 전압 파라미터(VREFL, VREFU) 코드는3-비트보다 많거나 적은 비트에 의해서 표현될 수 있다. DQ 라인들에 대해 기준 전압(VREF)에 대한 동작 파라미터(VREFL, VREFU) 코드를 지원하는지를 나타내는 제어 파라미터(VREFS) 코드는 1-비트보다 많은 비트일 수 있다.
제2 모드 레지스터(620)는 OP[1:0] 레지스터들에 의해 DQ0 라인의 기준 전압(VREF)에 대해 저장되는 파라미터 코드가 있다. OP[1:0] 레지스터들은 DQ0 라인들의 기준 전압(VREF)을 설정하는 기준 전압 서브 파라미터(VREFDQ0)를 저장할 수 있다. OP[1:0] 레지스터들에 저장되는 DQ0 라인에 대한 기준 전압 서브 파라미터(VREFDQ0)는 2-비트 파라미터 코드에 의해 표현될 수 있고, 예컨대, 4개의 설정 포인트 또는 스텝 계수를 가질 수 있다.
DQ0 라인은 도 3의 단계 S330 또는 단계 S340의 읽기 트레이닝 동작 또는 쓰기 트레이닝 동작을 통해 최적의 신호 신뢰성(SI)을 갖는 기준 전압(VREF)을 가질 수 있다. 제1 모드 레지스터(610)의 OP[2:0] 레지스터들에 저장된 하위 DQ 바이트(DQ[7:0])에 대한 기준 전압 파라미터(VREFL)에 의해 설정된 기준 전압(VREF)은 DQ0 라인에 적용될 것이다. DQ0 라인에는, 하위 DQ 바이트(DQ[7:0])에 대한 기준 전압 파라미터(VREFL) 코드에 의해 설정된 기준 전압(VREF)과 트레이닝 동작을 통해 얻어진 최적의 신호 신뢰성(SI)을 갖는 기준 전압(VREF) 사이에 전압 차이, 즉 오프셋이 나타날 수 있다. DQ0 라인에 대한 기준 전압 서브 파라미터(VREFDQ0)는 이러한 오프셋 코드를 지칭할 수 있다. 즉, DQ0 라인은 하위 DQ 바이트(DQ[7:0])에 대한 기준 전압 파라미터(VREFL) 코드에 의해 설정된 기준 전압(VREF)에 대해 기준 전압 서브 파라미터(VREFDQ0) 코드를 적용하여(예, 감산하거나 가산하여) 기준 전압(VREF)을 설정할 수 있다. 이에 따라, DQ0 라인은 최적의 신호 신뢰성(SI)을 갖는 기준 전압(VREF)을 가질 수 있다. DQ0 라인의 기준 전압(VREF)에 대해 기준 전압 서브 파라미터(VREFDQ0)는 퍼-핀 기준 전압 동작 파라미터로 지칭될 수 있다.
제3 모드 레지스터(630)는 OP[0] 레지스터에 의해 DQ 라인의 기준 전압(VREF)에 대해 저장되는 파라미터 코드가 있다. OP[0] 레지스터는 DQ0 라인의 기준 전압(VREF)에 대해 퍼-핀 기준 전압 파라미터(VREFDQ0)를 지원하는지를 나타내는 제어 파라미터(Per-pinVREFS)를 저장할 수 있다. 제어 파라미터(Per-pinVREFS)는 1-비트 파라미터 코드일 수 있다.
실시예에 따라, DQ0 라인의 기준 전압(VREF)에 대해 기준 전압 서브 파라미터(VREFDQ0) 코드는2-비트보다 많거나 적은 비트에 의해서 표현될 수 있다. 기준 전압 서브 파라미터(VREFDQ0)를 지원하는지를 나타내는 제어 파라미터(Per-pinVREFS) 코드는 1-비트보다 많은 비트일 수 있다.
도 7은 본 발명의 실시예들에 따른 모드 레지스터 세트(MRS, 210)의 일부를 예시하는 도면이다. 도 7은 도 6의 DQ0 라인의 기준 전압(VREF)에 대해 적용된 퍼-핀 기준 전압 파라미터(VREFDQ0)를 다른 DQ 라인들에도 설정하도록 예시한다.
도 6 및 도 7을 참조하면, 복수의 모드 레지스터들에는 DQ[15:0] 라인들 및 DQ[15:0]와 연관되는 신호(예, 데이터 마스크/반전 신호(DMI), 데이터 스트로브 신호(DQS)) 라인의 기준 전압에 대해 저장되는 파라미터 코드가 있다.
MR_A21 모드 레지스터 주소에 의해 식별되는 모드 레지스터에서, OP[1:0] 레지스터들은 DQ0 라인의 기준 전압(VREF)을 설정하는데 적용되는 기준 전압 서브 파라미터(VREFDQ0) 코드를 저장할 수 있다. OP[3:2] 레지스터들에 의해 DQ1라인의 기준 전압(VREF)을 설정하는데 적용되는 기준 전압 서브 파라미터(VREFDQ1) 코드가 저장되고, OP[5:4] 레지스터들에 의해 DQ2라인의 기준 전압(VREF)을 설정하는데 적용되는 기준 전압 서브 파라미터(VREFDQ2) 코드가 저장되고, OP[7:6] 레지스터들에 의해 DQ2라인의 기준 전압(VREF)을 설정하는데 적용되는 기준 전압 서브 파라미터(VREFDQ2) 코드가 저장될 수 있다.
MR_A22 모드 레지스터 주소에 의해 식별되는 모드 레지스터에서, OP[1:0] 레지스터들은 DQ4 라인의 기준 전압(VREF)을 설정하는데 적용되는 기준 전압 서브 파라미터(VREFDQ4) 코드를 저장할 수 있다. OP[3:2] 레지스터들에 의해 DQ5라인의 기준 전압(VREF)을 설정하는데 적용되는 기준 전압 서브 파라미터(VREFDQ5) 코드가 저장되고, OP[5:4] 레지스터들에 의해 DQ6라인의 기준 전압(VREF)을 설정하는데 적용되는 기준 전압 서브 파라미터(VREFDQ6) 코드가 저장되고, OP[7:6] 레지스터들에 의해 DQ7라인의 기준 전압(VREF)을 설정하는데 적용되는 기준 전압 서브 파라미터(VREFDQ7) 코드가 저장될 수 있다.
MR_A21 및 MR_A22 모드 레지스터 주소들의 모드 레지스터들에 저장된 기준 전압 서브 파라미터들(VREFDQ[7:0])은, 도 6의 제1 모드 레지스터(610)의 OP[2:0] 레지스터들에 저장된 하위 DQ 바이트(DQ[7:0])에 대한 기준 전압 파라미터(VREFL)에 기반하여 선택적으로 사용될 수 있다. 제3 모드 레지스터(630)의 OP[0] 레지스터에 의해 퍼-핀 기준 전압 동작 파라미터를 지원하는지를 나타내는 제어 파라미터(Per-pinVREFS)가 인에이블이면, DQ[7:0] 라인들 각각은, 하위 DQ 바이트(DQ[7:0])에 대한 기준 전압 파라미터(VREFL)에 의해 설정된 기준 전압(VREF)에 대해 기준 전압 서브 파라미터(VREFDQ[7:0])를 적용하여 해당 데이터 라인의 최적의 기준 전압(VREF)을 설정할 수 있다.
MR_A23 모드 레지스터 주소에 의해 식별되는 모드 레지스터에서, OP[1:0] 레지스터들은 DQ8 라인의 기준 전압(VREF)을 설정하는데 적용되는 기준 전압 서브 파라미터(VREFDQ8) 코드를 저장할 수 있다. OP[3:2] 레지스터들에 의해 DQ9라인의 기준 전압(VREF)을 설정하는데 적용되는 기준 전압 서브 파라미터(VREFDQ9) 코드가 저장되고, OP[5:4] 레지스터들에 의해 DQ10라인의 기준 전압(VREF)을 설정하는데 적용되는 기준 전압 서브 파라미터(VREFDQ10) 코드가 저장되고, OP[7:6] 레지스터들에 의해 DQ11라인의 기준 전압(VREF)을 설정하는데 적용되는 기준 전압 서브 파라미터(VREFDQ11) 코드가 저장될 수 있다.
MR_A24 모드 레지스터 주소에 의해 식별되는 모드 레지스터에서, OP[1:0] 레지스터들은 DQ12 라인의 기준 전압(VREF)을 설정하는데 적용되는 기준 전압 서브 파라미터(VREFDQ12) 코드를 저장할 수 있다. OP[3:2] 레지스터들에 의해 DQ13라인의 기준 전압(VREF)을 설정하는데 적용되는 기준 전압 서브 파라미터(VREFDQ13) 코드가 저장되고, OP[5:4] 레지스터들에 의해 DQ14라인의 기준 전압(VREF)을 설정하는데 적용되는 기준 전압 서브 파라미터(VREFDQ14) 코드가 저장되고, OP[7:6] 레지스터들에 의해 DQ15라인의 기준 전압(VREF)을 설정하는데 적용되는 기준 전압 서브 파라미터(VREFDQ15) 코드가 저장될 수 있다.
MR_A23 및 MR_A24 모드 레지스터 주소들의 모드 레지스터들에 저장된 기준 전압 서브 파라미터들(VREFDQ[15:8])은, 도 6의 제1 모드 레지스터(610)의 OP[6:4] 레지스터들에 저장된 상위 DQ 바이트(DQ[15:8])에 대한 기준 전압 파라미터(VREFU)에 기반하여 선택적으로 사용될 수 있다. 제3 모드 레지스터(630)의 OP[0] 레지스터에 의해 퍼-핀 기준 전압 동작 파라미터를 지원하는지를 나타내는 제어 파라미터(Per-pinVREFS)가 인에이블이면, DQ[15:8] 라인들 각각은, 상위 DQ 바이트(DQ[15:8])에 대한 기준 전압 파라미터(VREFU)에 의해 설정된 기준 전압(VREF)에 대해 기준 전압 서브 파라미터(VREFDQ[15:8])를 적용하여 해당 데이터 라인의 최적의 기준 전압(VREF)을 설정할 수 있다.
MR_A25 모드 레지스터 주소에 의해 식별되는 모드 레지스터에서, OP[1:0] 레지스터들에 의해 제1 데이터 마스크/반전 신호(DMI0) 라인의 기준 전압(VREF)을 설정하는데 적용되는 기준 전압 서브 파라미터(VREFDMI0) 코드가 저장되고, OP[3:2] 레지스터들에 의해 제2 데이터 마스크/반전 신호(DMI1) 라인의 기준 전압(VREF)을 설정하는데 적용되는 기준 전압 서브 파라미터(VREFDMI1) 코드가 저장될 수 있다. OP[5:4] 레지스터들에 의해 제1 데이터 스트로브 신호(DQS0) 라인의 기준 전압(VREF)을 설정하는데 적용되는 기준 전압 서브 파라미터(VREFDQS0) 코드가 저장되고, OP[7:6] 레지스터들에 의해 제2 데이터 스트로브 신호(DQS1) 라인의 기준 전압(VREF)을 설정하는데 적용되는 기준 전압 서브 파라미터(VREFDQS1) 코드가 저장될 수 있다.
제1 데이터 마스크/반전 신호(DMI0) 및 제1 데이터 스트로브 신호(DQS0)는 하위 DQ 바이트(DQ[7:0])에 대한 제어 및 클록으로 사용될 수 있다. 메모리 버스(110, 도 1)의 DQ 버스를 통해 하위 DQ 바이트(DQ[7:0])가 송수신될 때, 제1 데이터 마스크/반전 신호(DMI0) 라인 및 제1 데이터 스트로브 신호(DQS0) 라인 각각은, 하위 DQ 바이트(DQ[7:0])에 대한 기준 전압 파라미터(VREFU)에 의해 설정된 기준 전압(VREF)에 대해 기준 전압 서브 파라미터(VREFDBI0, VREFDQS0) 각각을 적용하여 제1 데이터 마스크/반전 신호(DMI0) 라인 및 제1 데이터 스트로브 신호(DQS0) 라인의 최적의 기준 전압(VREF)을 설정할 수 있다.
제2 데이터 마스크/반전 신호(DMI1) 및 제2 데이터 스트로브 신호(DQS1)는 상위 DQ 바이트(DQ[15:8])에 대한 제어 및 클록로 사용될 수 있다. 메모리 버스(110)의 DQ 버스를 통해 상위 DQ 바이트(DQ[15:8])가 송수신될 때, 제2 데이터 마스크/반전 신호(DMI1) 라인 및 제2 데이터 스트로브 신호(DQS1) 라인 각각은, 상위 DQ 바이트(DQ[15:8])에 대한 기준 전압 파라미터(VREFU)에 의해 설정된 기준 전압(VREF)에 대해 기준 전압 서브 파라미터(VREFDBI1, VREFDQS1) 각각을 적용하여 제2 데이터 마스크/반전 신호(DMI1) 라인 및 제2 데이터 스트로브 신호(DQS1) 라인의 최적의 기준 전압(VREF)을 설정할 수 있다.
도 8은 본 발명의 실시예들에 따른 데이터(DQ) 라인의 결정 피드백 이퀄라이저(DFE)의 효과를 설명하는 도면이다.
도 8을 참조하면, DQ 라인(804)은 손실과 신호 반사를 겪을 수 있다. 이러한 DQ 라인(804)에서, 심볼 간 간섭(Inter-Symbol Interference: ISI)은 데이터의 한 비트가 후속 비트와 간섭하고 왜곡(즉, 스미어 아웃(smear out) 및 스필 오버(spill over))될 수 있다. DQ 라인(804)을 통해 전송된 데이터 신호(802)의 한 비트는 이전 비트의 잔여(residue)를 갖는 왜곡된 신호(806)로서 수신될 수 있다. ISI는 데이터 레이트가 증가하고 이에 대응하여 데이터 비트를 나타내는 펄스 폭이 더 좁아짐에 따라 더욱 두드러질 수 있다. 각각의 샘플링 포인트에서 수신된 왜곡된 신호(806)의 값은 탭 값, 예를 들어, DQ 라인(804)을 통해 전송된 데이터 신호(802)에 대응하는 메인 탭 값(C0), 제1 탭 값(C1), 제2 탭 값(C2) 등으로 지칭될 수 있다.
DFE(808)는 현재 비트를 판단하기 위해 이전 비트의 잔여를 감산하여 각각의 샘플링 포인트에서 수신된 왜곡된 신호(806)를 캘리브레이션하고 캘리브레이션된 신호(810)를 생성할 수 있다. 도 8은 제1 탭 값(C1) 만이 DFE(808)에 의해 캘리브레이션된 예를 예시하고 있지만, 이는 설명의 편의를 위하여 위한 것이고, 본 발명은 이에 한정되지 않는다.
도 9는 도 8의 결정 피드백 이퀄라이저(808)를 설명하는 도면이다.
도 9를 참조하면, DFE(808)는 수신되는 DQ0 데이터를 캘리브레이션하는 필터링부(910) 및 필터링된 데이터를 샘플링하는 샘플러(920)를 포함할 수 있다. 필터링부(910)는 지연된 샘플들에 탭 값(C1~Cn)을 각각 승산하는 복수의 계수 승산부들(또는 DFE 탭들으로도 지칭됨)(911_1~911_n)을 포함할 수 있다. 지연된 샘플들은 샘플러(920)로부터 수신되는 샘플링된 신호(SDQ0)를 지연시키는 복수의 지연부(912_1~912_(n-1))에 의해 제공될 수 있다. 가산기(913)는 필터링부(910) 에 의해 캘리브레이션된 신호를 샘플러(920)에 포워딩하기에 앞서, DQ0 데이터로부터 탭 값들(C1~Cn)을 합산 또는 감산할 수 있다. 샘플러(920)는 기입 클록(WCK) 신호에 의해 설정된 일정한 샘플 구간에서 캘리브레이션된 신호를 샘플링할 수 있다. DFE 탭들(911_1~911_n) 각각은, DQ0 데이터에 최적화된 DFE 양(DFEQ)을 제공받아 지연된 샘플들에 승산시켜 탭 값들(C1~Cn)을 결정할 수 있다. DFE 양(DFEQ)은 MRS(210, 도 2)로부터 제공될 수 있다. 실시예에 따라, 결정 피드백 이퀄라이저(808)는 도 2의 데이터 입력 버퍼(260)에 포함될 수 있다.
DQ0 라인을 포함한 DQ[15:0] 라인들 각각에 대한 최적의 DFE 양(DFEQ)은 도 3의 단계 S330 또는 단계 S340의 읽기 트레이닝 동작 또는 쓰기 트레이닝 동작을 통해 결정될 수 있고, 이에 대한 정보는 MRS(210)에 파라미터 코드로 저장될 수 있다.
도 10은 본 발명의 실시예들에 따른 모드 레지스터 세트(MRS, 210)의 일부를 예시하는 도면이다.
도 2, 도 9 및 도 10을 참조하면, MRS(210)는 제1 모드 레지스터(1010), 제2 모드 레지스터(1020) 및 제3 모드 레지스터(1030)를 포함할 수 있다. 제1 내지 제3 모드 레지스터들(1010, 1020, 1030)은 DFE 양(DFEQ)과 연관되는 레지스터들의 그룹을 나타내고, DQ[15:0] 라인의 DFE 양(DFEQ)에 대한 동작 파라미터 코드를 저장할 수 있다. 본 실시예에서는 제1 탭 값(C1)에 해당하는 DFE 양(DFEQ)을 예시한다.
MR_B1 모드 레지스터 주소에 의해 식별되는 제1 모드 레지스터(1010)에서, OP[2:0] 레지스터들은 하위 DQ 바이트(DQ[7:0])의 DQ 라인들의 DFE 양(DFEQ)을 설정하는 파라미터(DFEQL)를 저장할 수 있다. OP[2:0] 레지스터들에 저장되는 하위 DQ 바이트(DQ[7:0])에 대한 DFE 양 파라미터(DFEQL)는 3-비트 파라미터 코드에 의해 표현될 수 있고, 예컨대, 8개의 설정 포인트 또는 스텝 계수를 가질 수 있다. OP[6:4] 레지스터들은 상위 DQ 바이트(DQ[15:8])의 DQ 라인들의 DFE 양(DFEQ)을 설정하는 파라미터(DFEQU)를 저장할 수 있다. OP[6:4] 레지스터들에 저장되는 상위 DQ 바이트(DQ[15:8])에 대한 DFE 양 파라미터(DFEQU)는3-비트 파라미터 코드에 의해 표현될 수 있고, 예컨대, 8개의 설정 포인트 또는 스텝 계수를 가질 수 있다. 하위 DQ 바이트(DQ[7:0])의 DQ 라인들의 DFE 양(DFEQ)을 설정하는 파라미터(DFEQL)와 상위 DQ 바이트(DQ[15:8])의 DQ 라인들의 DFE 양(DFEQ)을 설정하는 파라미터(DFEQU)는 글로벌 DFE 양 파라미터로 지칭될 수 있다. OP[7] 레지스터는 하위 DQ 바이트(DQ[7:0]) 및 상위 DQ 바이트(DQ[15:8])의 DQ 라인들에 대해 DFE 양(DFEQ)에 대한 파라미터(DFEQL, DFEQU) 코드를 지원하는지를 나타내는 1-비트 제어 파라미터(DFES) 코드를 저장할 수 있다.
실시예에 따라, 하위 DQ 바이트(DQ[7:0]) 및 상위 DQ 바이트(DQ[15:8])에 대한 DFE 양 파라미터(DFEQL, DFEQU) 코드는3-비트보다 많거나 적은 비트에 의해서 표현될 수 있다. DQ 라인들에 대해 글로벌 DFE 양 파라미터(DFEQL, DFEQU) 코드를 지원하는지를 나타내는 제어 파라미터(DFES)는 1-비트보다 많은 비트일 수 있다.
제2 모드 레지스터(1020)는 DQ[15:0] 라인들 및 DQ[15:0]와 연관되는 신호(예, 데이터 마스크/반전 신호(DMI), 데이터 스트로브 신호(DQS))의 라인의 DFE 양(DFEQ)을 설정하는 파라미터 코드가 있다. MR_B21 모드 레지스터 주소에 의해 식별되는 모드 레지스터에서, OP[1:0] 레지스터들은 DQ0 라인의 DFE 양(DFEQ)을 설정하는데 적용되는 DFE 양 서브 파라미터(DFEDQ0) 코드를 저장할 수 있다. OP[3:2] 레지스터들에 의해 DQ1라인의 DFE 양(DFEQ)을 설정하는데 적용되는 DFE 양 서브 파라미터(DFEDQ1) 코드가 저장되고, OP[5:4] 레지스터들에 의해 DQ2라인의 DFE 양(DFEQ)을 설정하는데 적용되는 DFE 양 서브 파라미터(DFEDQ2) 코드가 저장되고, OP[7:6] 레지스터들에 의해 DQ2라인의 DFE 양(DFEQ)을 설정하는데 적용되는 DFE 양 서브 파라미터(DFEDQ2) 코드가 저장될 수 있다. MR_B22 모드 레지스터 주소에 의해 식별되는 모드 레지스터에서, OP[1:0] 레지스터들은 DQ4 라인의 DFE 양(DFEQ)을 설정하는데 적용되는 DFE 양 서브 파라미터(DFEDQ4) 코드를 저장할 수 있다. OP[3:2] 레지스터들에 의해 DQ5라인의 DFE 양(DFEQ)을 설정하는데 적용되는 DFE 양 서브 파라미터(DFEDQ5) 코드가 저장되고, OP[5:4] 레지스터들에 의해 DQ6라인의 DFE 양(DFEQ)을 설정하는데 적용되는 DFE 양 서브 파라미터(DFEDQ6) 코드가 저장되고, OP[7:6] 레지스터들에 의해 DQ7라인의 DFE 양(DFEQ)을 설정하는데 적용되는 DFE 양 서브 파라미터(DFEDQ7) 코드가 저장될 수 있다.
MR_B23 모드 레지스터 주소에 의해 식별되는 모드 레지스터에서, OP[1:0] 레지스터들은 DQ8 라인의 DFE 양(DFEQ)을 설정하는데 적용되는 DFE 양 서브 파라미터(DFEDQ8) 코드를 저장할 수 있다. OP[3:2] 레지스터들에 의해 DQ9라인의 DFE 양(DFEQ)을 설정하는데 적용되는 DFE 양 서브 파라미터(DFEDQ9) 코드가 저장되고, OP[5:4] 레지스터들에 의해 DQ10라인의 DFE 양(DFEQ)을 설정하는데 적용되는 DFE 양 서브 파라미터(DFEDQ10) 코드가 저장되고, OP[7:6] 레지스터들에 의해 DQ11라인의 DFE 양(DFEQ)을 설정하는데 적용되는 DFE 양 서브 파라미터(DFEDQ11) 코드가 저장될 수 있다. MR_B24 모드 레지스터 주소에 의해 식별되는 모드 레지스터에서, OP[1:0] 레지스터들은 DQ12 라인의 DFE 양(DFEQ)을 설정하는데 적용되는 DFE 양 서브 파라미터(DFEDQ12) 코드를 저장할 수 있다. OP[3:2] 레지스터들에 의해 DQ13라인의 DFE 양(DFEQ)을 설정하는데 적용되는 DFE 양 서브 파라미터(DFEDQ13) 코드가 저장되고, OP[5:4] 레지스터들에 의해 DQ14라인의 DFE 양(DFEQ)을 설정하는데 적용되는 DFE 양 서브 파라미터(DFEDQ14) 코드가 저장되고, OP[7:6] 레지스터들에 의해 DQ15라인의 DFE 양(DFEQ)을 설정하는데 적용되는 DFE 양 서브 파라미터(DFEDQ15) 코드가 저장될 수 있다.
MR_B25 모드 레지스터 주소에 의해 식별되는 모드 레지스터에서, OP[1:0] 레지스터들에 의해 제1 데이터 마스크/반전 신호(DMI0) 라인의 DFE 양(DFEQ)을 설정하는데 적용되는 DFE 양 서브 파라미터(DFEDMI0) 코드가 저장되고, OP[3:2] 레지스터들에 의해 제2 데이터 마스크/반전 신호(DMI1) 라인의 DFE 양(DFEQ)을 설정하는데 적용되는 DFE 양 서브 파라미터(DFEDMI1) 코드가 저장될 수 있다. OP[5:4] 레지스터들에 의해 제1 데이터 스트로브 신호(DQS0) 라인의 DFE 양(DFEQ)을 설정하는데 적용되는 DFE 양 서브 파라미터(DFEDQS0) 코드가 저장되고, OP[7:6] 레지스터들에 의해 제2 데이터 스트로브 신호(DQS1) 라인의 DFE 양(DFEQ)을 설정하는데 적용되는 DFE 양 서브 파라미터(DFEDQS1) 코드가 저장될 수 있다.
제3 모드 레지스터(1030)는 OP[0] 레지스터에 의해 DQ[15:0] 라인들의 DFE 양(DFEQ)에 DFE 양 서브 파라미터(DFEDQ[15:0])를 지원하는지를 나타내는 1-비트의 제어 파라미터(Per-pinDFES) 코드를 저장할 수 있다. DQ[15:0] 라인들, 데이터 마스크/반전 신호(DMI0, DMI1) 라인들 및 데이터 스트로브 신호(DQS0, DQS1) 라인들 각각에 대한 DFE 양 서브 파라미터(DFEDQ[15:0], DFEDMI[1:0]), DFEDQS[1:0]) 코드는 퍼-핀 DFE 양 파라미터로 지칭될 수 있다.
실시예에 따라, DQ[15:0] 라인들, 데이터 마스크/반전 신호(DMI0, DMI1) 라인들 및 데이터 스트로브 신호(DQS0, DQS1) 라인들 각각에 대한 DFE 양 서브 파라미터(DFEDQ[15:0], DFEDMI[1:0]), DFEDQS[1:0]) 코드는2-비트보다 많거나 적은 비트에 의해서 표현될 수 있다. DFE 양 서브 파라미터(DFEDQ[15:0], DFEDMI[1:0]), DFEDQS[1:0])를 지원하는지를 나타내는 제어 파라미터(Per-pinDFES)는 1-비트보다 많은 비트일 수 있다.
제3 모드 레지스터(1030)의 OP[0] 레지스터에 의해 퍼-핀DFE 양 파라미터를 지원하는지를 나타내는 제어 파라미터(Per-pinDFES)가 인에이블이면, DQ[7:0] 라인들, 제1 데이터 마스크/반전 신호(DMI0) 라인 및 제1 데이터 스트로브 신호(DQS0) 라인 각각은, 하위 DQ 바이트(DQ[7:0])에 대한 DFE 양 파라미터(DFEQL)에 의해 설정된 DFE 양(DFEQ)에 대해 DFE 양 서브 파라미터(DFEDQ[7:0], DFEDMI0), DFEDQS0) 각각을 적용하여 해당 데이터 라인의 최적의 DFE 양(DFEQ)을 설정할 수 있다. 그리고, DQ[15:8] 라인들, 제2 데이터 마스크/반전 신호(DMI1) 라인 및 제2 데이터 스트로브 신호(DQS1) 라인 각각은, 상위 DQ 바이트(DQ[15:8])에 대한 DFE 양 파라미터(DFEQL)에 의해 설정된 DFE 양(DFEQ)에 대해 DFE 양 서브 파라미터(DFEDQ[15:8], DFEDMI1), DFEDQS1) 각각을 적용하여 해당 데이터 라인의 최적의 DFE 양(DFEQ)을 설정할 수 있다.
도 11 내지 도 13은 본 발명의 실시예들에 따른 메모리 장치(120)의 동작을 예시적으로 설명하는 도면들이다. 도 11은 메모리 장치(120)에 대한 쓰기 트레이닝 동작(S340, 도 3)을 설명하고, 도 12는 MRS(210)에 동작 파라미터 코드를 저장하는 동작을 설명하는 도면이다. 도 11 및 도 12에서 설명되는 타이밍 다이어그램들에서 가로 축과 세로 축은 시간과 전압 레벨을 각각 나타내고, 반드시 일정한 비율로 도시된 것은 아니라는 것을 밝혀둔다.
도 2, 도 10 및 도 11을 참조하면, 메모리 장치(120)에 대한 쓰기 트레이닝 동작(S340)을 위해, T0 시점에서, 클록(CLK) 신호에 동기되어 카스 커맨드(CAS(WS_WR=1))가 수신될 수 있다. 카스 커맨드(CAS(WS_WR=1))로부터 소정의 시간(tWCKENI_WR) 후에 기입 클록(WCK) 신호가 클록(CLK) 신호에 동기화될 수 있다. T1 시점에서, 기입 커맨드(WRITE)가 카스 커맨드(CAS(WS_WR=1))에 이어서 수신될 수 있다. T2 시점에서, 기입 커맨드(WRITE)로부터 버스트 길이, 예컨대, BL16에 해당하는 기입 데이터(DQ)가 수신될 수 있다. 이 때, 기입 데이터(DQ)와 함께 데이터 마스크/반전 신호(DMI)도 함께 수신될 수 있다.
만약 DQ[15:0] 라인들에 대해 글로벌 DFE 양 파라미터(DFEQL, DFEQU) 코드를 지원하는지를 나타내는 제어 파라미터(DFES)가 디세이블이면, T2 시점은 기입 커맨드(WRITE)의 기입 레이턴시(WL)에서 소정의 시간(tWCK2DQI) 후로 설정될 수 있다. 이 경우, 글로벌 DFE 양 파라미터(DFEQL, DFEQU)는 메모리 장치(120)의 초기화 동작(S310, 도 3)때의 디폴트 동작 파라미터로 설정될 수 있다.
만약 제어 파라미터(DFES)가 인에이블이면, 기입 데이터(DQ) 라인 및 데이터 마스크/반전 신호(DMI) 라인은 T2 시점 이전에 소정의 시간(tDPRE) 동안 로직 로우로 프리-구동될 것이 요구될 수 있다. 프리 구동 시간(tDPRE)은, 예컨대 2-유닛 인터벌(Unit interval: UI) 정도로 설정될 수 있다. UI는 1-비트의 데이터가 유지되는 단위 구간을 지칭한다. 즉, DFE는 이전 데이터를 처리하여 현재 데이터에 피드백하여야 하므로, 이전 데이터를 피드백하는데 걸리는 시간을 고려해서 프리 구동 시간(tDPRE)이 필요할 것이다.
도 12를 참조하면, 메모리 장치(120)에 대한 쓰기 트레이닝 동작(S340)이 DQ[15:0] 라인들, 데이터 마스크/반전 신호(DMI1[1:0]) 라인들 및 데이터 스트로브 신호(DQS[1:0]) 라인들에 대해 병렬적으로 수행될 수 있다. 쓰기 트레이닝 동작(S340)에 의해 DQ[15:0] 라인들, 데이터 마스크/반전 신호(DMI1[1:0]) 라인들 및 데이터 스트로브 신호(DQS[1:0]) 라인들 각각이 갖는 최적의 DFE 양(DFEQ)이 결정될 수 있다.
DQ[15:0] 라인들, 데이터 마스크/반전 신호(DMI1[1:0]) 라인들 및 데이터 스트로브 신호(DQS[1:0]) 라인들 각각의 최적의 DFE 양(DFEQ)이 MRS(210)의 모드 레지스터 각각에 저장될 수 있다(TS1). 이 경우, tTS1 시간이 소요될 수 있는데, tTS1 시간은 20개 신호(DQ[15:0], DMI1[1:0], DQS[1:0]) 각각 마다 모드 레지스터 기입 시간(tM)이 소요되어 20*tM시간 정도가 된다. 그리고, 데이터 마스크/반전 신호(DMI1[1:0]) 라인들 및 데이터 스트로브 신호(DQS[1:0]) 라인들 각각의 DFE 양(DFEQ)은, 4-비트 파라미터 코드를 이용하여 8스텝 계수를 표현할 수 있다. 이 경우, 20개 신호(DQ[15:0], DMI1[1:0], DQS[1:0]) 각각의 DFE 양(DFEQ) 파라미터에 4-비트가 할당되는 경우, 20*4=80 비트들의 모드 레지스터가 필요하다.
이와 비교하여, 도 10에서 설명된 글로벌 DFE 양 파라미터(DFEQL, DFEQU)에 대해 오프셋 값으로 표현되는 퍼-핀 DFE 양 파라미터(DFEDQ[15:0], DFEDMI[1:0]), DFEDQS[1:0])가 MRS(210)의 모드 레지스터 각각에 저장될 수 있다(TS2). 이 경우, tTS2 시간이 소요될 수 있는데, tTS2 시간은 5개의 모드 레지스터들(MR_B21, MR_B22, MR_B23, MR_B24, MR_B25)의 기입 시간, 즉 5*tM 시간 정도가 된다. tTS2 시간은 tTS1 시간보다 상당히 줄어듬을 볼 수 있다. 그리고, 퍼-핀 DFE 양 파라미터(DFEDQ[15:0], DFEDMI[1:0]), DFEDQS[1:0])가 5개의 모드 레지스터들(MR_B1, MR_B21, MR_B22, MR_B23, MR_B24, MR_B25, MR_B3)에 저장될 때, 도 10에 도시된 바와 같이 40 비트들의 모드 레지스터가 필요하므로, 모드 레지스터 자원을 절약할 수 있다.
도 13을 참조하면, 메모리 장치(120)에 대한 쓰기 트레이닝 동작(S340)을 통해 DQ0 라인의 최적의 DFE 양(DFEQ)은 DFE의 8스텝 계수 중 DFE[001]을 갖고 DQ7 라인의 최적의 DFE 양(DFEQ)은 DFE[111]을 갖는다고 가정한다. 하위DQ 바이트[DQ7:0])의 DFE 양 파라미터(DFEQL)가 DFE의 8스텝 계수 중 DFEQL[100]로 결정된 경우, DQ0 라인에 대한 DFE 양 서브 파라미터인 MR_B21 모드 레지스터의 OP[1:0] 레지스터는 DFEDQ0[11]로 설정되고 DQ7 라인에 대한 DFE 양 서브 파라미터인 MR_B22 모드 레지스터의 OP[7:6] 레지스터는 DFEDQ7[11]로 설정될 수 있다. 퍼-핀 DFE 동작이 인에이블일 때, DQ0 라인은 DFEQL[100]에서 DFEDQ0[11]을 감산하여 최적의 DFE 양 DFE[001]을 갖게 되고, DQ7 라인은 DFEQL[100]에서 DFEDQ7[11]을 가산하여 최적의 DFE 양 DFE[111]을 갖게 된다.
도 14는 본 발명의 실시예들에 따른 데이터(DQ) 라인의 스윙폭 캘리브레이션을 설명하는 도면이다.
도 2 및 도 14를 참조하면, 메모리 장치(120)의 데이터 출력 버퍼(270)에서 출력되는 데이터(DQ)의 VOH 사양(SPEC)에 따라 데이터(DQ)의 스윙폭은 일정한 값을 갖도록 규정되어 있다. 메모리 장치(120)는 읽기 트레이닝 동작(S330, 도 3)을 통해 DQ의 스윙폭을 캘리브레이션할 수 있다. 메모리 장치(120)는 데이터 출력 버퍼(270)에서 출력되는 DQ의 전압 레벨을 기준 전압(VREF)과 비교하고, 비교 결과에 따라 DQ의 스윙폭(A_SWING, B_SWING, C_SWING) 크기를 캘리브레이션할 수 있다. 기준 전압(VREF)은 DQ 스윙폭의 크기를 결정하는 전압값을 가지는데, DQ 스윙폭의 최대 전압과 최소 전압의 평균값이 되도록 설정된다.
기준 전압(VREF) 레벨이 가변되는 경우, 읽기 트레이닝 동작(S330)을 통해 적합한 DQ 스윙폭(A_SWING, B_SWING, C_SWING)을 결정하는 DQ 스윙폭 파라미터를 가져야 할 필요가 있다. DQ 스윙폭 파라미터는, 도 10과 유사하게, 글로벌 DQ 스윙폭 파라미터 및 글로벌 DQ 스윙폭 파라미터에 대해 오프셋 값으로 표현되는 퍼-핀 DQ 스윙폭 파라미터로 구성되고, MRS(210)에 저장될 수 있다. 실시예에 따라, DQ 스윙폭 파라미터는 도 6 및 도 7에서 설명된 기준 전압(VREF)의 파라미터 코드와 결합하여 사용될 수 있다.
도 15는 본 발명의 실시예들에 따른 데이터(DQ) 라인의 프리-앰파시스 동작을 설명하는 도면이다.
도 2 및 도 15를 참조하면, DQ 라인 및 데이터 마스크/반전 신호(DMI) 라인의 신호 무결성(SI)을 개선하기 위하여 프리-앰파시스 동작이 제공될 수 있다. 데이터(DQ) 버스를 통해 전송되는 신호는 감쇠(attenuation)를 유발하는 인쇄회로기판(PCB) 상의 배선이나 케이블 등의 전송 선로를 통과한 후에 전송 선로의 수신측에서 수신 신호 전압 진폭 변동과 수신 신호 타이밍 변동이 예상될 수 있다. 수신측의 정상 수신 영역을 나타내는 이른바 데이터 아이 오프닝 영역을 크게 할 필요성이 있다.
메모리 장치(120)는 읽기 트레이닝 동작(S330, 도 3)을 통해 DQ라인에 프리-앰파시스 동작을 수행하는 데이터 출력 버퍼(270)를 포함할 수 있다. 예컨대, DQ 라인 및 데이터 마스크/반전 신호(DMI) 라인의 현재 비트 신호가 로직 로우에서 로직 하이로 변화할 경우, 제1 고출력 전압(Voh1)이 출력되어 로직 하이의 파형이 강조될 수 있다(앰파시스 동작). 현재 비트 신호가 로직 하이를 유지할 경우, 제1 고출력 전압(Voh1)보다 낮은 제2 고출력 전압(Voh2)이 출력되어 다음 신호 변화에 대비할 수 있다(디앰퍼시스 동작). 또한, 현재 비트 신호가 로직 하이에서 로직 로우로 변화할 경우, 제1 저출력 전압(Vol1)이 출력되어 로직 로우의 파형이 강조될 수 있다(앰파시스 동작). 현재 비트 신호가 로직 로우를 유지할 경우, 제1 저출력 전압(Vol1)보다 높은 제2 저출력 전압(Vol2)이 출력되어 다음 신호 변화를 대비할 수 있다(디앰퍼시스 동작).
프리-앰파시스 동작은 높은 데이터 레이트로 더욱 먼 거리까지 신호를 전송할 수 있을 것이고, 송신 측에서의 신호 반사를 억제하는 것이 가능해진다. 이에 따라, 읽기 트레이닝 동작(S330)을 통해 적합한 DQ 프리-앰파시스 을 결정하는 DQ 프리-앰파시스 파라미터를 가져야 할 필요가 있다. DQ 프리-앰파시스 파라미터는, 도 10과 유사하게, 글로벌 DQ 프리-앰파시스 파라미터 및 글로벌 DQ 프리-앰파시스 파라미터에 대해 오프셋 값으로 표현되는 퍼-핀 DQ 프리-앰파시스 파라미터로 구성되고, MRS(210)에 저장될 수 있다.
상술한 바와 같이, MRS(210)는 기준 전압(VREF) 값, DFE 양, 스윙폭 캘리브레이션 및/또는 프리-앰파시스 동작에 대한 동작 파라미터를 해당 동작 파라미터와 연관되는 레지스터들의 그룹인 제1 모드 레지스터, 제2 모드 레지스터들 및 제3 모드 레지스터를 이용하여 글로벌 동작 파라미터 및 글로벌 동작 파라미터에 대해 오프셋 값으로 표현되는 퍼-핀 동작 파라미터로 설정할 수 있다.
MRS(210)와 연관되는 다양한 동작 파라미터는, DQ-ODT 값, CA-ODT 값, VREF-CA 값, VREF-CA 범위, VREF-DQ 범위 등을 포함할 수 있다. 이러한 동작 파라미터도 해당 동작 파라미터와 연관되는 레지스터들의 그룹인 제1 모드 레지스터, 제2 모드 레지스터들 및 제3 모드 레지스터를 이용하여 글로벌 동작 파라미터 및 글로벌 동작 파라미터에 대해 오프셋 값으로 표현되는 퍼-핀 동작 파라미터로 설정할 수 있다. CA-ODT 값, VREF-CA 값 및 VREF-CA 범위와 연관되는 글로벌 동작 파라미터는 CA 신호 전체에 대한 동작 파라미터 코드로서 제공될 수 있다.
본 발명의 실시예들에 따른 메모리 장치는 글로벌 동작 파라미터 코드를 이용하여 동작 파라미터와 관련되는 신호 핀들에 공통된 동작 조건을 적용하고 퍼-핀 동작 파라미터 코드를 이용하여 동작 파라미터와 관련되는 신호 핀들 각각에 특정된 오프셋 동작 조건을 추가 적용함에 따라, 신호 핀들 각각의 특성에 최적화된 동작 조건으로 신호 핀들을 제어할 수 있다. 또한, 글로벌 동작 파라미터와의 차이 값으로 나타나는 오프셋을 퍼-핀 동작 파라미터 코드로 설정함에 따라, 동작 파라미터 코드를 저장하는데 필요한 모드 레지스터의 레지스터 수를 줄이고 모드 레지스터의 업데이트 시간도 줄일 수 있다.
본 발명은 도면에 도시된 제한된 수의 실시예들과 관련하여 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변경들 및 변형들, 그리고 균등한 다른 실시예들이 가능하다는 점을 인식할 것이다. 따라서, 첨부된 청구항들은 본 발명의 진정한 사상 및 범위 내에 속하는 바와 같은 모든 그러한 변경들 및 변형들을 커버하는 것을 의도한다.

Claims (20)

  1. 장치에 있어서,
    복수의 신호 핀들, 상기 복수의 신호 핀들 각각은 신호를 실어나르는 신호 라인과 연결되고; 및
    상기 장치의 하나의 동작 파라미터에 대한 제1 파라미터 코드 및 제2 파라미터 코드를 각각 제1 레지스터 및 제2 레지스터에 저장하도록 구성되는 모드 레지스터를 포함하고,
    상기 제1 파라미터 코드는 상기 복수의 신호 핀들 중 상기 동작 파라미터와 관련되는 신호 핀들에 대한 동작 조건과 관련되는 글로벌 동작 파라미터 코드를 포함하고,
    상기 제2 파라미터 코드는 상기 동작 파라미터와 관련되는 신호 핀들 각각에 대한 동작 조건과 관련되는 퍼-핀 동작 파라미터 코드를 포함하고,
    상기 퍼-핀 동작 파라미터 코드는 상기 글로벌 동작 파라미터 코드와의 오프셋 값으로 표현되는 장치.
  2. 제1항에 있어서,
    상기 모드 레지스터는 상기 동작 파라미터에 대한 현재 동작 조건을 설정하기 위해, 상기 제1 파라미터 코드를 선택하기 위한 제1 제어 코드를 제3 레지스터에 저장하고, 상기 제2 파라미터 코드를 선택하기 위한 제2 제어 코드를 제4 레지스터에 저장하는 장치.
  3. 제1항에 있어서,
    상기 동작 파라미터는 상기 복수의 신호 핀들 중 데이터(DQ) 핀들 및 상기 DQ 핀들과 연관되는 제어 신호 핀들에 대한 동작 조건과 관련되는 결정 피드백 이퀄라이저(DFE) 양 동작 파라미터를 포함하는 장치.
  4. 제3항에 있어서,
    상기 제1 파라미터 코드는 제1 글로벌 동작 파라미터 코드와 제2 글로벌 동작 파라미터 코드를 포함하고,
    상기 제1 글로벌 동작 파라미터 코드는 상기 DQ 핀들 중 하위 DQ 바이트 핀들에 대한 하위 바이트 DFE 양 파라미터 코드이고,
    상기 제2 글로벌 동작 파라미터 코드는 상기 DQ 핀들 중 상위 DQ 바이트 핀들에 대한 상위 바이트 DFE 양 파라미터 코드인 장치.
  5. 제1항에 있어서, 상기 장치는
    상기 신호 라인과 연결되는 기준 전압 발생 회로를 더 포함하고,
    상기 동작 파라미터는 상기 기준 전압 발생 회로와 관련되는 기준 전압 동작 파라미터를 포함하는 장치.
  6. 제1항에 있어서, 상기 장치는
    상기 신호 라인과 연결되는 온-다이 터미네이션(ODT) 회로를 더 포함하고,
    상기 동작 파라미터는 상기 ODT 회로와 관련되는 동작 파라미터를 포함하는 장치.
  7. 제1항에 있어서,
    상기 동작 파라미터는 상기 복수의 신호 핀들 중 커맨드/어드레스(CA) 핀들과 관련되는 동작 파라미터를 포함하는 장치.
  8. 제1항에 있어서,
    상기 동작 파라미터는 복수의 신호 핀들과 관련되는 스윙폭 파라미터, 구동 강도 파라미터, 프리-앰파시스 파라미터, ODT 파라미터, 기준 전압 파라미터, DFE 양 파라미터 중 적어도 하나를 포함하는 장치.
  9. 현재 동작 조건으로 설정되도록 구성되는 메모리 장치에 있어서,
    상기 메모리 장치의 하나의 동작 파라미터에 대해 제1 동작 조건 및 제2 동작 조건을 설정하기 위하여, 상기 동작 파라미터에 대한 제1 파라미터 코드 및 제2 파라미터 코드를 저장하도록 구성되는 모드 레지스터; 및
    상기 모드 레지스터에 저장된 제1 제어 코드에 기초하여 상기 동작 파라미터에 대한 상기 제1 파라미터 코드를 사용하여 상기 현재 동작 조건을 상기 제1 동작 조건으로 설정하고, 상기 제1 제어 코드 및 상기 모드 레지스터에 저장된 제2 제어 코드에 기초하여 상기 동작 파라미터에 대한 상기 제1 파라미터 코드 및 상기 제2 파라미터 코드를 사용하여 상기 현재 동작 조건을 상기 제2 동작 조건으로 설정하도록 구성되는 제어 논리 회로를 포함하고,
    상기 제2 파라미터 코드는 상기 제1 파라미터 코드와의 오프셋 값으로 표현되는 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 파라미터 코드는 상기 제1 동작 조건과 관련되는 글로벌 동작 파라미터 코드를 포함하고, 상기 제2 파라미터 코드는 상기 제2 동작 조건과 관련되는 퍼-핀 동작 파라미터 코드를 포함하는 메모리 장치.
  11. 제10항에 있어서,
    상기 제1 파라미터 코드는 제1 글로벌 동작 파라미터 코드와 제2 글로벌 동작 파라미터 코드를 포함하고,
    상기 제1 글로벌 동작 파라미터 코드는 상기 메모리 장치의 데이터(DQ) 핀들중 하위 DQ 바이트 핀들에 대한 하위 바이트 동작 파라미터 코드이고,
    상기 제2 글로벌 동작 파라미터 코드는 상기 DQ 핀들 중 상위 DQ 바이트 핀들에 대한 상위 바이트 동작 파라미터 코드인 메모리 장치.
  12. 제9항에 있어서, 상기 메모리 장치는
    결정 피드백 이퀄라이저(DFE) 회로를 더 포함하고,
    상기 동작 파라미터는 상기 DFE 회로와 관련되는 DFE 양 파라미터를 포함하는 메모리 장치.
  13. 제9항에 있어서, 상기 메모리 장치는
    기준 전압 발생 회로를 더 포함하고,
    상기 동작 파라미터는 상기 기준 전압 발생 회로와 관련되는 기준 전압 동작 파라미터를 포함하는 메모리 장치.
  14. 제9항에 있어서, 상기 메모리 장치는
    온-다이 터미네이션(ODT) 회로를 더 포함하고,
    상기 동작 파라미터는 상기 ODT 회로와 관련되는 동작 파라미터를 포함하는 메모리 장치.
  15. 제9항에 있어서,
    상기 동작 파라미터는 커맨드/어드레스(CA) 핀들과 관련되는 동작 파라미터를 포함하는 메모리 장치.
  16. 제9항에 있어서, 상기 메모리 장치는,
    상기 메모리 장치 외부의 메모리 콘트롤러에 의해, 상기 동작 파라미터에 대한 상기 제1 파라미터 코드 및 상기 제2 파라미터 코드를 결정하기 위한 트레이닝 동작을 수행하도록 구성되는 메모리 장치.
  17. 제16항에 있어서,
    상기 제1 동작 조건 및 상기 제2 동작 조건은 상기 메모리 장치와 상기 메모리 콘트롤러 사이에 결합된 메모리 버스에 대한 동작 조건과 관련되는 메모리 장치.
  18. 제17항에 있어서,
    상기 메모리 버스에 대한 상기 동작 조건과 관련되는 동작 파라미터는 스윙폭 파라미터, 프리-앰파시스 파라미터, ODT 파라미터, 기준 전압 파라미터, DFE 양 파라미터 중 적어도 하나를 포함하는 메모리 장치.
  19. 메모리 장치의 현재 동작 조건을 설정하는 방법에 있어서,
    하나의 동작 파라미터에 대해 제1 동작 조건을 설정하는데 사용되는 제1 파라미터 코드를 모드 레지스터의 제1 레지스터에 저장하는 단계;
    상기 동작 파라미터에 대해 제2 동작 조건을 설정하는데 사용되는 제2 파라미터 코드를 상기 모드 레지스터의 제2 레지스터에 저장하는 단계, 상기 제2 파라미터 코드는 상기 제1 파라미터 코드와의 오프셋 값으로 표현되고;
    상기 동작 파라미터에 대한 상기 제1 파라미터 코드를 사용하여 상기 현재 동작 조건을 상기 제1 동작 조건으로 설정하는 단계; 및
    상기 동작 파라미터에 대한 상기 제1 파라미터 코드 및 상기 제2 파라미터 코드를 사용하여 상기 현재 동작 조건을 상기 제2 동작 조건으로 설정하는 단계를 포함하는 방법.
  20. 제19항에 있어서, 상기 방법은,
    상기 현재 동작 조건을 설정하기 위해 상기 제1 파라미터 코드 또는 상기 제1 파라미터 코드 및 상기 제2 파라미터 코드를 선택하는 단계를 더 포함하는 방법.
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