KR20180130417A - 온-다이 터미네이션의 제어 방법 및 이를 수행하는 시스템 - Google Patents

온-다이 터미네이션의 제어 방법 및 이를 수행하는 시스템 Download PDF

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Abstract

복수의 메모리 랭크들을 포함하는 멀티-랭크 시스템의 온-다이 터미네이션의 제어를 위해, 파워-온시 상기 복수의 메모리 랭크들의 온-다이 터미네이션 회로들을 초기 상태로 인에이블시킨다. 상기 복수의 메모리 랭크들 중 기입 타겟 메모리 랭크에 대한 기입 동작을 수행하는 동안에 상기 복수의 메모리 랭크들의 온-다이 터미네이션 회로들을 인에이블시킨다. 상기 복수의 메모리 랭크들 중 독출 타겟 메모리 랭크에 대한 독출 동작을 수행하는 동안에 상기 독출 타겟 메모리 랭크의 온-다이 터미네이션 회로를 디스에이블시킨다. 이와 같은 온-다이 터미네이션의 정적인 제어를 통하여 소모 전력을 감소하고 신호 완결성을 향상시킬 수 있다

Description

온-다이 터미네이션의 제어 방법 및 이를 수행하는 시스템{Method of controlling on-die termination and system performing the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 온-다이 터미네이션의 제어 방법, 이를 수행하는 장치 및 시스템에 관한 것이다.
온-다이 터미네이션(on-die termination, ODT)은 송신 장치와 수신 장치간의 인터페이스에서 신호 반사(signal reflection)를 최소화함으로써 신호 충실도(signal integrity)를 향상시키기 위하여 도입되었다. ODT 회로는 전송선의 임피던스와 매칭된 터미네이션 저항(termination resistor)을 제공함으로써 신호 반사를 억제할 수 있다. 신호 완결성의 향상을 위하여 ODT를 구현하는 경우 소모 전력이 증가한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 소모 전력을 감소하고 신호 완결성을 향상시킬 수 있는 온-다이 터미네이션의 제어 방법을 제공하는 것이다.
또한 본 발명의 일 목적은, 소모 전력을 감소하고 신호 완결성을 향상시킬 수 있는 온-다이 터미네이션의 제어 방법을 수행하는 장치 및 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 복수의 메모리 랭크들을 포함하는 멀티-랭크 시스템의 온-다이 터미네이션의 제어 방법은, 파워-온시 상기 복수의 메모리 랭크들의 온-다이 터미네이션 회로들을 초기 상태로 인에이블시키는 단계, 상기 복수의 메모리 랭크들 중 기입 타겟 메모리 랭크에 대한 기입 동작을 수행하는 동안에 상기 복수의 메모리 랭크들의 온-다이 터미네이션 회로들을 인에이블시키는 단계 및 상기 복수의 메모리 랭크들 중 독출 타겟 메모리 랭크에 대한 독출 동작을 수행하는 동안에 상기 독출 타겟 메모리 랭크의 온-다이 터미네이션 회로를 디스에이블시키는 단계를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치의 온-다이 터미네이션의 제어 방법은, 파워-온시 상기 메모리 장치의 온-다이 터미네이션 회로를 초기 상태로 인에이블시키는 단계, 상기 메모리 장치에 대한 기입 동작을 수행하는 동안에 상기 메모리 장치의 온-다이 터미네이션 회로를 인에이블시키는 단계 및 상기 메모리 장치에 대한 독출 동작을 수행하는 동안에 상기 메모리 장치의 온-다이 터미네이션 회로를 디스에이블시키는 단계를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 멀티-랭크 시스템은, 복수의 메모리 랭크들 및 상기 복수의 메모리 랭크들을 제어하는 메모리 콘트롤러를 포함한다. 파워-온시 상기 복수의 메모리 랭크들의 온-다이 터미네이션 회로들은 초기 상태로 인에이블되고, 상기 복수의 메모리 랭크들 중 기입 타겟 메모리 랭크에 대한 기입 동작을 수행하는 동안에 상기 복수의 메모리 랭크들의 온-다이 터미네이션 회로들은 인에이블되고, 상기 복수의 메모리 랭크들 중 독출 타겟 메모리 랭크에 대한 독출 동작을 수행하는 동안에 상기 독출 타겟 메모리 랭크의 온-다이 터미네이션 회로는 디스에이블된다.
본 발명의 실시예들에 따른 멀티 온-다이 터미네이션의 제어 방법, 이를 수행하는 장치 및 시스템은 타겟 메모리 랭크 및 논-타겟 메모리 랭크들의 온-다이 터미네이션 회로들의 인에이블된 초기 상태를 유지하되 독출 동작의 대상이 되는 독출 타겟 메모리 랭크의 온-다이 터미네이션 회로만을 디스에이블시키는 정적 제어를 통하여 소모 전력을 감소하고 신호 완결성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 온-다이 터미네이션의 제어 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 온-다이 터미네이션의 제어 방법을 나타내는 타이밍도이다.
도 3은 본 발명의 실시예들에 따른 멀티-랭크 시스템을 나타내는 블록도이다.
도 4는 도 3의 멀티-랭크 시스템에 포함되는 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 5는 도 4의 메모리 장치에 포함되는 데이터 입출력 회로의 일 실시예를 나타내는 블록도이다.
도 6은 도 5의 데이터 입출력 회로에 포함되는 온-다이 터미네이션 회로의 일 실시예를 나타내는 회로도이다.
도 7, 8a 및 8b는 본 발명의 실시예들에 따른 기입 동작에서의 온-다이 터미네이션의 제어 방법을 나타내는 도면들이다.
도 9 및 10은 본 발명의 실시예들에 따른 독출 동작에서의 온-다이 터미네이션의 제어 방법을 나타내는 도면들이다.
도 11은 본 발명의 실시예들에 따른 온-다이 터미네이션의 제어 방법에 적용되는 저항 설정의 일 실시예를 나타내는 도면이다.
도 12는 도 11의 저항 설정에 상응하는 기입 동작에서의 터미네이션 회로의 등가 저항을 설명하기 위한 도면이다.
도 13은 도 11의 저항 설정에 상응하는 독출 동작에서의 터미네이션 회로의 등가 저항을 설명하기 위한 도면이다.
도 14a 및 도 14b는 센터-탭 터미네이션(CTT: center-tapped termination)을 설명하기 위한 도면이다.
도 15a 및 도 15b는 제1 슈도-오픈 드레인(POD: pseudo-open drain) 터미네이션을 설명하기 위한 도면이다.
도 16a 및 도 16b는 제2 슈도-오픈 드레인 터미네이션을 설명하기 위한 도면이다.
도 17은 본 발명의 실시예들에 따른 온-다이 터미네이션의 제어 방법에 적용되는 저항 설정의 일 실시예를 나타내는 도면이다.
도 18은 본 발명의 일 실시예에 따른 카스(CAS) 코맨드를 나타내는 도면이다.
도 19a 및 19b는 본 발명의 실시예들에 따른 온-다이 터미네이션을 위한 모드 레지스터를 설명하기 위한 도면이다.
도 20은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 21은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 온-다이 터미네이션의 제어 방법을 나타내는 순서도이고, 도 2는 본 발명의 실시예들에 따른 온-다이 터미네이션의 제어 방법을 나타내는 타이밍도이다.
도 1 및 도 2에는 복수의 메모리 랭크들을 포함하는 멀티-랭크 시스템의 온-다이 터미네이션의 제어 방법이 도시되어 있다. 멀티-랭크 시스템에 대해서는 도 3을 참조하여 후술한다.
도 1을 참조하면, 파워-온시 상기 복수의 메모리 랭크들의 온-다이 터미네이션 회로들을 초기 상태로 인에이블시킨다(S100). 상기 복수의 메모리 랭크들 중 기입 타겟 메모리 랭크에 대한 기입 동작을 수행하는 동안에 상기 복수의 메모리 랭크들의 온-다이 터미네이션 회로들을 인에이블시킨다(S200). 상기 복수의 메모리 랭크들 중 독출 타겟 메모리 랭크에 대한 독출 동작을 수행하는 동안에 상기 독출 타겟 메모리 랭크의 온-다이 터미네이션 회로를 디스에이블시킨다(S300).
메모리 액세스 동작은 기입 동작(write operation) 및 독출 동작(read operation)을 포함하며, 상기 메모리 액세스 동작은 그 밖의 모드 레지스터 기입 동작, 모드 레지스터 독출 동작, 리프레쉬 동작 등과는 구별된다. 기입 동작의 경우에는 복수의 메모리 랭크들은 기입 동작의 대상이 되는 기입 타겟 메모리 랭크 및 그 이외의 논-타겟 메모리 랭크들로 구분될 수 있다. 독출 동작의 경우에는 복수의 메모리 랭크들은 독출 동작의 대상이 되는 독출 타겟 메모리 랭크 및 그 이외의 논-타겟 메모리 랭크들로 구분될 수 있다. 이하, 상기 기입 타겟 메모리 랭크 및 독출 타겟 메모리 랭크를 통틀어 타겟 메모리 랭크라고 지칭할 수 있다.
도 2를 참조하면, 멀티-랭크 시스템이 파워-온되는 시점 T1에서, 모든 메모리 랭크들의 온-다이 터미네이션 회로들을 초기 상태로 인에이블 시킨다. 일 실시예에서, 상기 복수의 메모리 랭크들의 온-다이 터미네이션 회로들은 상기 초기 상태에서 모두 동일한 제1 저항 값을 가질 수 있다. 도 2에는 온-다이 터미네이션 회로들의 초기 상태로의 인에이블 시점이 파워-온 시점과 일치하는 것으로 도시되어 있으나, 파워-온 과정이 완료된 후 일정한 시차를 두고 온-다이 터미네이션 회로들이 초기 상태로 인에이블될 수도 있다.
기입 동작이 수행되는 시구간 T2~T3 및 T4~T5에서, 기입 타겟 메모리 랭크 및 논-타겟 메모리 랭크들을 포함하여 모든 메모리 랭크들의 온-다이 터미네이션 회로들은 인에이블된 상태를 유지할 수 있다. 일 실시예에서, 기입 동작이 수행되는 동안, 기입 타겟 메모리 랭크 및 논-타겟 메모리 랭크들을 포함하여 모든 메모리 랭크들의 온-다이 터미네이션 회로들이 상기 제1 저항 값을 갖는 상기 초기 상태로 그대로 유지될 수 있다. 다른 실시예에서, 기입 동작이 수행되는 동안, 기입 타겟 메모리 랭크는 상기 제1 저항 값에서 제2 저항 값으로 변경되고, 논-타겟 메모리 랭크들의 온-다이 터미네이션 회로들은 상기 제1 저항 값을 갖는 상기 초기 상태로 그대로 유지될 수 있다.
독출 동작이 수행되는 시구간 T6~T7에서, 독출 타겟 메모리 랭크의 온-다이 터미네이션 회로는 디스에이블되고 논-타겟 메모리 랭크들의 온-다이 터미네이션들은 인에이블될 수 있다. 일 실시예에서, 독출 동작이 수행되는 동안, 논-타겟 메모리 랭크들의 온-다이 터미네이션 회로들은 상기 제1 저항 값을 갖는 상기 초기 상태로 그대로 유지될 수 있다. 도 2에는 독출 타겟 메모리 랭크의 온-다이 터미네이션 회로가 디스에이블되는 시구간과 독출 동작이 수행되는 시구간이 일치하는 것으로 도시되어 있으나, 독출 타겟 메모리 랭크의 온-다이 터미네이션 회로가 디스에이블되는 시구간은 독출 동작이 수행되는 시구간에 포함될 수 있다. 즉, 적어도 데이터 입출력 핀을 통하여 데이터가 실제로 입출력되는 동안에만 독출 타겟 메모리 랭크의 온-다이 터미네이션 회로가 디스에이블되면 충분할 수 있다.
멀티-랭크 시스템이 파워-오프되는 시점 T8에서, 전력 공급이 중단되고 모든 메모리 랭크들의 온-다이 터미네이션 회로들이 디스에이블된다.
타겟 메모리 랭크의 온-다이 터미네이션 회로만을 인에이블시키고 논-타겟 메모리 랭크들의 온-다이 터미네이션 회로들을 디스에이블시키는 경우에는 논-타겟 메모리 랭크들로 인젝션된 신호의 파동(wave)이 종단되지 않아서 지터(jitter)를 발생시키고 신호 완결성이 저하될 수 있다. 반면에 본 발명의 실시예들에 따른 온-다이 터미네이션의 제어 방법은 기입 타겟 메모리 랭크의 경우를 제외하고는 온-다이 터미네이션을 항상 인에이블시킴으로써 신호 완결성을 향상시킬 수 있다. 논-타겟 메모리 랭크들의 온-다이 터미네이션 회로들을 항상 인에이블하더라도 후술하는 슈도-오픈 드레인 터미네이션의 경우에는 스탠바이 전력 소모가 발생하지 않는다.
한편, 논-타겟 메모리 랭크들의 온-다이 터미네이션 회로들을 기입 동작에서는 인에이블시키고 독출 동작에서는 디스에이블시키는 경우에는 모든 메모리 랭크들이 기입 코맨드 및 독출 코맨드를 수신하여 디코딩하도록 대기하여야 하므로 파워-다운 모드로의 진입이 곤란하여 스탠바이 전력이 증가한다. 반면에 본 발명의 실시예들에 따른 온-다이 터미네이션의 제어 방법은 논-타겟 메모리 랭크들에 대하여 기입 동작 및 독출 동작 모두에서 온-다이 터미네이션 회로들의 인에이블 상태를 유지하기 때문에 파워-다운 모드로의 진입이 용이하고 따라서 스탠바이 전력을 감소할 수 있다. 일 실시예에서, 복수의 메모리 랭크들은 메모리 콘트롤러로부터 제공되는 랭크 선택 신호들의 각각에 기초하여 자신이 타겟 메모리 랭크에 해당하는지를 알 수 있다. 이 경우, 스탠바이 상태에서는 모든 메모리 랭크들이 파워-다운 모드에 진입하고 활성화된 랭크 선택 신호에 상응하는 타겟 메모리 랭크만이 파워-다운 모드에서 노말 동작 모드로 웨이크업될 수 있다. 나머지 논-타겟 메모리 랭크들은 온-다이 터미네이션의 인에이블 상태를 변경할 필요가 없으므로 파워-다운 모드를 그대로 유지할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 멀티 온-다이 터미네이션의 제어 방법, 이를 수행하는 장치 및 시스템은 타겟 메모리 랭크 및 논-타겟 메모리 랭크들의 온-다이 터미네이션 회로들의 인에이블된 초기 상태를 유지하되 독출 동작의 대상이 되는 독출 타겟 메모리 랭크의 온-다이 터미네이션 회로만을 디스에이블시키는 정적 제어를 통하여 소모 전력을 감소하고 신호 완결성을 향상시킬 수 있다.
도 1 및 2를 참조하여, 멀티-랭크 시스템의 온-다이 터미네이션의 제어 방법을 설명하였으나, 본 발명의 실시예들은 단일-랭크 시스템 또는 하나의 메모리 장치를 포함하는 시스템에도 적용될 수 있다.
단일-랭크 시스템의 경우에는 하나의 메모리 랭크 또는 하나의 메모리 장치가 기입 동작 또는 독출 동작시 항상 타겟 메모리 랭크에 해당한다. 본 발명의 실시예들에 따라서, 파워-온시 상기 메모리 장치의 온-다이 터미네이션 회로를 초기 상태로 인에이블시킬 수 있다. 메모리 장치의 온-다이 터미네이션의 제어 방법으로서, 상기 메모리 장치에 대한 기입 동작을 수행하는 동안에 상기 메모리 장치의 온-다이 터미네이션 회로를 인에이블시킨다. 상기 메모리 장치에 대한 독출 동작을 수행하는 동안에 상기 메모리 장치의 온-다이 터미네이션 회로를 디스에이블시킨다.
도 3은 본 발명의 실시예들에 따른 멀티-랭크 시스템을 나타내는 블록도이다.
도 3을 참조하면, 멀티-랭크 시스템(10)은 메모리 콘트롤러(20) 및 메모리 서브 시스템(30)를 포함한다. 메모리 서브 시스템(30)은 복수의 메모리 랭크들(MRK1~MRKM)을 포함할 수 있고, 메모리 랭크들(MRK1~MRKM)의 각각은 적어도 하나의 메모리 장치(MEM)를 포함할 수 있다. 메모리 콘트롤러(20)와 메모리 서브 시스템(30)은 상호간의 통신을 위한 인터페이스를 각각 포함한다. 상기 인터페이스들은 코맨드(CMD), 어드레스(ADDR), 제어 신호(CTRL) 등을 전송하기 위한 콘트롤 버스 및 데이터(DATA)를 전송하기 위한 데이터 버스를 통하여 연결될 수 있다. 코맨드(CMD)는 어드레스(ADDR)를 포함하는 것으로 간주될 수 있다. 메모리 콘트롤러(20)는 메모리 서브 시스템(30)을 제어하기 위한 코맨드 신호(CMD) 및 제어 신호(CTRL)를 발생하고, 메모리 콘트롤러(20)의 제어에 따라서 메모리 서브 시스템(30)에 데이터(DATA)가 기입되거나 메모리 서브 시스템(30)로부터 데이터(DATA)가 독출될 수 있다. 본 발명의 실시예들에 따라서, 파워-온시 메모리 랭크들(MRK1~MRKM)의 온-다이 터미네이션 회로들은 초기 상태로 인에이블되고, 메모리 랭크들(MRK1~MRKM) 중 기입 타겟 메모리 랭크에 대한 기입 동작을 수행하는 동안에 메모리 랭크들(MRK1~MRKM)의 온-다이 터미네이션 회로들은 인에이블되고, 메모리 랭크들(MRK1~MRKM) 중 독출 타겟 메모리 랭크에 대한 독출 동작을 수행하는 동안에 상기 독출 타겟 메모리 랭크의 온-다이 터미네이션 회로는 디스에이블될 수 있다.
도 4는 도 3의 멀티-랭크 시스템에 포함되는 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 4를 참조하면, 메모리 장치(400)는 제어 로직(410), 어드레스 레지스터(420), 뱅크 제어 로직(430), 로우 어드레스 멀티플렉서(440), 리프레쉬 카운터(445), 로우 디코더(460), 컬럼 디코더(470), 메모리 셀 어레이(480), 센스 앰프부(485), 입출력 게이팅 회로(490) 및 데이터 입출력 회로(500)를 포함할 수 있다.
메모리 셀 어레이(480)는 복수의 뱅크 어레이들(480a~480h)을 포함할 수 있다. 로우 디코더(460)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 뱅크 로우 디코더들(460a~460h)을 포함하고, 컬럼 디코더(470)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 컬럼 디코더들(470a~470h)을 포함하며, 센스 앰프부(485)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 센스 앰프들(485a~485h)을 포함할 수 있다.
어드레스 레지스터(420)는 메모리 컨트롤러로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADD)를 수신할 수 있다. 어드레스 레지스터(420)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(430)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(440)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 디코더(470)에 제공할 수 있다.
뱅크 제어 로직(430)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 복수의 뱅크 로우 디코더들(460a~460h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 복수의 뱅크 컬럼 디코더들(470a~470h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(440)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(445)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(440)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(440)로부터 출력된 로우 어드레스(RA)는 뱅크 로우 디코더들(460a~460h)에 각각 인가될 수 있다.
뱅크 로우 디코더들(460a~460h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(440)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 디코더(470)는 컬럼 어드레스 래치(도시하지 않음)를 포함할 수 있다. 컬럼 어드레스 래치는 어드레스 레지스터(420)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치는, 버스트 모드(burst mode)에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 뱅크 컬럼 디코더들(470a~470h)에 각각 인가할 수 있다.
뱅크 컬럼 디코더들(470a~470h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(490)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(490)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 뱅크 어레이들(480a~480h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 뱅크 어레이들(480a~480h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 회로(500)를 통하여 메모리 컨트롤러에 제공될 수 있다. 뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 회로(500)에 제공될 수 있다. 데이터 입출력 회로(500)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(410)은 메모리 장치(400)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(410)은 메모리 장치(400)에 기입 동작 또는 독출 동작이 수행되도록 제어 신호들을 생성할 수 있다. 제어 로직(410)은 메모리 컨트롤러로부터 수신되는 코맨드(CMD)를 디코딩하는 코맨드 디코더(411) 및 메모리 장치(400)의 동작 조건을 설정하기 위한 모드 레지스터(mode register)(412)를 포함할 수 있다.
도 5는 도 4의 메모리 장치에 포함되는 데이터 입출력 회로의 일 실시예를 나타내는 블록도이다.
도 5를 참조하면, 데이터 입출력 회로(500)는 온-다이 터미네이션(ODT) 회로(300), 데이터 입출력 핀(600), 송신 드라이버(DR)(710) 및 수신 버퍼(BF)(720)를 포함할 수 있다. 송신 드라이버(710)는 독출 데이터에 기초하여 데이터 입출력 핀(600)을 구동하고, 수신 버퍼(720)는 데이터 입출력 핀(600)을 통하여 제공되는 기입 데이터를 수신한다.
ODT 회로(300)는 종단 제어부(310) 및 종단 저항부(350)를 포함한다. 종단 저항부(350)는 데이터 입출력 핀(600)에 연결되고, 데이터 입출력 핀(600)에 연결된 전송선에 종단 저항을 제공한다. 본 발명의 실시예들에 따른 온-다이 터미네이션의 제어 방법은 메모리 콘트롤러와 메모리 장치 사이의 양방향 통신을 수행하는 입출력 핀들의 온-다이 터미네이션을 제어하는 경우에 적용될 수 있다. 따라서, 본 발명의 실시예들에 따른 온-다이 터미네이션의 제어 방법은 데이터 입출력 핀(600) 뿐만 아니라 데이터 스트로브(data strobe) 핀, 데이터 마스크(data mask) 핀, 종단 데이터 스트로브(termination data strobe) 핀의 온-다이 터미네이션에도 적용될 수 있다. 메모리 콘트롤러로부터 메모리 장치로의 단방향 통신을 수행하는 어드레스 및 코맨드 핀 등에 대한 온-다이 터미네이션은 본 발명의 범주에서 제외된다. 여기서, “핀”이라는 용어는 집적 회로에 대한 전기적 상호접속을 폭넓게 가리키는 것으로서, 예를 들어 패드 또는 집적 회로 상의 다른 전기적 접촉점을 포함한다.
종단 저항부(350)는 전원 전압과 데이터 입출력 핀(600) 사이에 종단 저항을 제공하는 풀-업 터미네이션 동작 및/또는 접지 전압과 입출력 핀(600) 사이에 종단 저항을 제공하는 풀-다운 터미네이션 동작을 수행할 수 있다. 풀-업 터미네이션 동작 및 풀-다운 터미네이션 동작을 모두 수행하는 센터-탭 터미네이션(CTT: center-tapped termination)은 도 14a 및 14b를 참조하여 후술하고, 풀-다운 터미네이션 동작만을 수행하는 제1 슈도-오픈 드레인(POD: pseudo-open drain) 터미네이션은 도 15a 및 15b를 참조하여 후술하고, 풀-업 터미네이션 동작만을 수행하는 제2 슈도-오픈 드레인 터미네이션은 도 16a 및 16b를 참조하여 후술한다.
한편, 도 5에는 종단 저항부(350)가 별도로 구비된 실시예를 도시하였으나, 실시예에 따라서 송신 드라이버(DR)(710)의 드라이버 자체가 종단 저항의 역할을 수행할 수 있다. 예컨대, 데이터 기입 동작 시 수신 버퍼(720)는 인에이블되어 데이터를 수신하고 송신 드라이버(DR)(710)는 데이터를 전송하지 않고 종단 저항부의 역할을 수행할 수 있다.
종단 저항부(350)가 상기 풀-업 터미네이션 동작을 수행하는 경우, 데이터 입출력 핀(600)에 연결된 상기 전송선의 전압이 전원 전압으로 유지될 수 있다. 이에 따라, 상기 전송선에 로우 레벨을 가진 데이터가 전송될 때에만 종단 저항부(350) 및 상기 전송선에 전류가 흐르게 된다. 반면에 종단 저항부(350)가 상기 풀-다운 터미네이션 동작을 수행하는 경우, 데이터 입출력 핀(600)에 연결된 상기 전송선의 전압이 접지 전압으로 유지될 수 있다. 이에 따라, 상기 전송선에 하이 레벨을 가진 데이터가 전송될 때에만 종단 저항부(350) 및 상기 전송선에 전류가 흐르게 된다.
종단 제어부(310)는 스트렝쓰(strength) 코드(SCD) 및 출력 인에이블 신호(OEN)에 기초하여 종단 저항부(350)를 제어하는 종단 제어 신호(TCS)를 생성할 수 있다.
일 실시예에서, 스트렝쓰 코드(SCD)는 데이터 레이트(data rate)를 반영하는 복수 비트일 수 있다. 여기서 데이터 레이트는 메모리 장치의 동작 주파수(operating frequency) 또는 데이터 입출력 핀(600)을 통하여 송수신되는 데이터의 토글 레이트를 의미한다. 도 19a 및 19b를 참조하여 후술하는 바와 같이, 복수 비트의 스트렝쓰 코드(SCD)는 도 4의 모드 레지스터(412)에 저장된 값에 기초하여 제공될 수 있다.
출력 인에이블 신호(OEN)는 데이터 입출력 핀(600)에 연결된 전송선을 통하여 데이터가 출력되는 독출 모드(read mode)에서 활성화될 수 있다. 출력 인에이블 신호(OEN)가 활성화된 경우, 종단 제어부(310)는 상기 종단 저항을 제공하지 않도록 종단 저항부(350)를 제어하는 종단 제어 신호(TCS)를 생성할 수 있다. 예를 들어, 종단 제어부(310)는 활성화된 출력 인에이블 신호(OEN)에 응답하여 소정의 로직 레벨을 가진 종단 제어 신호(TCS)를 생성하고, 종단 저항부(350)는 상기 소정의 로직 레벨을 가진 종단 제어 신호(TCS)에 응답하여 종단 저항부(350)와 데이터 입출력 핀(600)의 전기적인 연결을 끊을 수 있다. 이와 같이 종단 저항부(350)와 데이터 입출력 핀(600)의 전기적인 연결이 끊어졌을 때 온-다이 터미네이션 회로(300) 또는 종단 저항부(350)가 디스에이블되었다고 할 수 있다.
기입 모드에서 출력 인에이블 신호(OEN)가 비활성화된 경우, 종단 제어부(310)는 상기 종단 저항을 제공하도록 종단 저항부(350)를 제어하는 종단 제어 신호(TCS)를 생성할 수 있다. 종단 제어부(310)는 스트렝쓰 코드(SCD)에 응답하여 상기 종단 저항의 저항 값을 가변하도록 종단 제어 신호(TCS)의 로직 레벨을 변경할 수 있다.
도 6은 도 5의 데이터 입출력 회로에 포함되는 온-다이 터미네이션 회로의 일 실시예를 나타내는 회로도이다.
도 6을 참조하면, 온-다이 터미네이션 회로(300)는 풀업 종단 제어부(330), 풀다운 종단 제어부(340), 풀업 종단 저항부(360) 및 풀다운 종단 저항부(370)를 포함할 수 있다.
풀업 종단 제어부(330)는 제1 내지 제3 선택기들(334~336)를 포함하고, 풀다운 종단 제어부(340)는 제4 내지 제6 선택기들(344~346)을 포함할 수 있다. 풀업 종단 저항부(360)는 제1 내지 제3 피모스 트랜지스터들(361~363) 및 제1 내지 제3 저항들(R1, R2, R3)을 포함할 수 있다. 제1 내지 제3 피모스 트랜지스터들(361~363)은 전원 전압(VDDQ)에 연결되고 제1 내지 제3 저항들(R1, R2, R3)은 각각 제1 내지 제3 피모스 트랜지스터들(361~363) 각각과 데이터 입출력 핀(600) 사이에 연결된다. 풀다운 종단 저항부(370)는 제1 내지 제3 엔모스 트랜지스터들(371~373) 및 제4 내지 제6 저항들(R4, R5, R6)을 포함할 수 있다. 제1 내지 제3 엔모스 트랜지스터들(371~373)은 각각 접지 전압(VSSQ)에 연결되고 제1 내지 제3 엔모스 트랜지스터들(371~373)은 제1 내지 제3 엔모스 트랜지스터들(371~373) 각각과 데이터 입출력 핀(600) 사이에 연결된다.
제1 내지 제3 선택기들(334~336) 각각은 선택 신호로서 출력 인에이블 신호(OEN)를 수신하고, 전원 전압(VDDQ)을 제1 입력 신호로서 수신하고, 제1 내지 제3 스트렝쓰 코드 비트들(SCD1, SCD2, SCD3)을 제2 입력 신호로서 수신할 수 있다. 제4 내지 제6 선택기들(344~346) 각각은 선택 신호로서 출력 인에이블 신호(OEN)를 수신하고, 접지 전압(VSSQ)을 제1 입력 신호로서 수신하고, 4 내지 제6 스트렝쓰 코드 비트들(SCD4, SCD5, SCD6)을 제2 입력 신호로서 수신할 수 있다.
독출 모드에서 출력 인에이블 신호(OEN)가 활성화되면, 제1 내지 제3 선택기들(334~336) 각각은 하이 레벨의 제1 내지 제3 종단 제어 신호들(TCS1, TCS2, TCS3)을 출력하고, 제4 내지 제6 선택기들(344~346) 각각은 로우 레벨의 제4 내지 제6 종단 제어 신호들(TCS4, TCS5, TCS6)을 출력할 수 있다. 따라서 하이 레벨의 제1 내지 제3 종단 제어 신호들(TCS1, TCS2, TCS3)에 의하여 제1 내지 제3 피모스 트랜지스터들(361~363)이 턴-오프되고, 로우 레벨의 제4 내지 제6 종단 제어 신호들(TCS4, TCS5, TCS6)에 의하여 제1 내지 제3 엔모스 트랜지스터들(371~373)이 턴-오프된다. 이에 따라 데이터 입출력 핀(600)은 전원 전압(VDDQ) 및 접지 전압(VSSQ)으로부터 전기적으로 차단된다. 결과적으로 독출 모드에서 온-다이 터미네이션 회로(300)는 디스에이블된다.
기입 모드에서 출력 인에이블 신호(OEN)가 비활성화되면, 제1 내지 제3 선택기들(334~336) 각각은 제1 내지 제3 스트렝쓰 코드 비트들(SCD1, SCD2, SCD3)을 제1 내지 제3 종단 제어 신호들(TCS1, TCS2, TCS3)로서 풀업 종단 저항부(360)에 출력할 수 있고, 제4 내지 제6 선택기들(344~346) 각각은 제4 내지 제6 스트렝쓰 코드 비트들(SCD4, SCD5, SCD6)을 제4 내지 제6 종단 제어 신호들(TCS4, TCS5, TCS6)로서 풀다운 종단 저항부(370)에 출력할 수 있다.
전술한 바와 같이, 복수 비트의 스트렝쓰 코드(SCD), 즉 스트렝쓰 코드 비트들(SCD1~SCD6)은 데이터 레이트(data rate) 또는 동작 주파수(FOP, 데이터의 토글 레이트)를 반영할 수 있다. 데이터 레이트가 높은 경우에는 종단 저항을 작게 하여 빠른 시간에 채널을 충방전 시킬 수 있다. 또한 데이터 레이트가 낮은 경우에는 종단 저항을 증가시켜 채널을 따라 흐르는 DC 전류를 감소시켜 전류 소모를 감소시킬 수 있다.
도 6에서 제1 내지 제6 저항들(R1~R6)은 각각 하나의 저항으로 도시되어 있으나, 실시예에 따라 제1 내지 제6 저항들(R1~R6) 각각은 병렬 연결된 복수의 저항들 및 상기 저항들의 연결을 제어하기 위한 트랜지스터들로 구현될 수 있다.
도 6을 참조하여 도 14a 및 14b의 센터-탭 터미네이션(CTT: center-tapped termination)에 해당하는 구성을 설명하였으나, 이로부터 슈도-오픈 드레인(POD: pseudo-open drain) 터미네이션에 해당하는 구성이 이해될 수 있을 것이다. 도 6에서 풀업 종단 제어부(330) 및 풀업 종단 저항부(360)를 생략한 구성은 도 15a 및 15b의 제1 POD 터미네이션에 해당하고 도 6에서 풀다운 종단 제어부(340) 및 풀다운 종단 저항부(370)를 생략한 구성은 도 16a 및 16b의 제2 POD 터미네이션에 해당한다.
도 7, 8a 및 8b는 본 발명의 실시예들에 따른 기입 동작에서의 온-다이 터미네이션의 제어 방법을 나타내는 도면들이다.
도 7에 도시된 바와 같이, 메모리 콘트롤러(MC)는 데이터 입출력 핀들(PADC, PAD1~PADM)과 전송 라인(TL)을 통하여 복수의 메모리 랭크들(RNK1~RNKM)에 병렬적으로 연결될 수 있다. 전송 라인(TL)은 공통 노드(NC)에서 복수의 메모리 랭크들(RNK1~RNKM)의 데이터 입출력 핀들(PAD1~PADM)로 분기될 수 있다.
도 7에는 제1 메모리 랭크(RNK1)가 기입 타겟 메모리 랭크에 해당하고 제2 내지 제M 메모리 랭크들(RNK2~RNKM)이 논-타겟 메모리 랭크들에 해당하는 예가 도시되어 있으며, 인에이블되는 구성 요소들이 빗금으로 표시되어 있다.
기입 동작에서는 데이터 송신 장치에 상응하는 메모리 콘트롤러(MC)의 송신 드라이버(DR0)가 인에이블되고 수신 버퍼(BF0)가 디스에이블된다. 또한 데이터 수신 장치에 상응하는 타겟 메모리 랭크(RNK1)의 수신 버퍼(BF1)가 인에이블되고, 타겟 메모리 랭크(RNK1)의 송신 드라이버(DR1), 논-타겟 메모리 랭크들(RNK2~RNKM)의 수신 버퍼들(BF2~BFM) 및 송신 드라이버들(DR2~DRM)은 디스에이블된다.
본 발명의 실시예들에 따라서 기입 동작을 수행하는 동안에는 기입 타겟 메모리 랭크(RNK1)의 온-다이 터미네이션 회로(TER1) 및 논-타겟 메모리 랭크들(RNK2~RNKM)의 온-다이 터미네이션 회로들(TER2~TERM)이 모두 인에이블된다. 한편 메모리 콘트롤러(MC)의 온-다이 터미네이션 회로(TER0)는 디스에이블된다. 메모리 콘트롤러(MC)의 송신 드라이버(DR0)로부터 모든 온-다이 터미네이션 회로들(TER1~TERM)까지 전류 경로(current path)가 형성될 수 있고, 결과적으로 신호 반사를 억제하여 신호 완결성을 향상시킬 수 있다.
도 8a 및 8b에서 시점들(Ta0~Tf1)은 동작 클록 신호 쌍(CK_t, CK_c)의 에지들에 해당한다. 제1 랭크 선택 신호(CS_RNK1) 및 제1 코맨드 신호(CMD_RNK1)는 제1 메모리 랭크(RNK1)에 전속되고(dedicated) 제2 랭크 선택 신호(CS_RNK2) 및 제2 코맨드 신호(CMD_RNK2)는 제2 메모리 랭크(RNK2)에 전속된다. 데이터 스트로브 신호 쌍(WCK_t, WCK_c)과 데이터 신호(DQ[15:0])는 메모리 콘트롤러(MC)로부터 타겟 메모리 랭크 (RNK1)로 제공된다. ODT_RNK1 는 제1 메모리 랭크(RNK1)의 온-다이 터미네이션 상태를 나타내고, ODT_RNK2 는 제2 메모리 랭크(RNK2)의 온-다이 터미네이션 상태를 나타낸다. DES는 비선택(deselect)을 나타낸다. TRANSITION은 온-다이 터미네이션 상태의 변경시 과도기 구간을 나타낸다.
도 8a 및 8b는 제1 메모리 랭크(RNK1)가 타겟 메모리 랭크에 해당하고 제2 메모리 랭크(RNK2)가 논-타겟 메모리 랭크에 해당하는 경우의 기입 동작을 나타낸다. 따라서, 제1 랭크 선택 신호(CS_RNK1)가 활성화되는 동안에 제1 코맨드 신호(CMD_RNK1)를 통하여 카스 코맨드(CAS) 및 기입 코맨드(WR)가 전송되고, 제2 랭크 선택 신호(CS_RNK2) 및 제2 코맨드 신호(CMD_RNK2)는 비활성화된 상태를 유지한다.
본 발명의 실시예들에 따라서, 기입 동작을 수행하는 동안에 타겟 메모리 랭크(RNK1) 및 논-타겟 메모리 랭크(RNK2)의 온-다이 터미네이션 회로들은 인에이블된다. 일 실시예에서, 도 8a에 도시된 바와 같이, 기입 동작을 위한 데이터 신호(DQ[15:0])가 토글링하는 동안 논-타겟 메모리 랭크(RNK2) 및 타겟 메모리 랭크(RNK1)의 온-다이 터미네이션 회로들은 모두 전술한 초기 상태(NT-ODT)를 그대로 유지할 수 있다. 다른 실시예에서, 도 8b에 도시된 바와 같이, 기입 동작을 위한 데이터 신호(DQ[15:0])가 토글링하는 동안 논-타겟 메모리 랭크(RNK2)의 온-다이 터미네이션 회로는 전술한 초기 상태(NT-ODT)를 그대로 유지하고 타겟 메모리 랭크(RNK1)는 초기 상태(NT-ODT)와 상이한 저항 값을 갖는 다른 상태(TG-ODT)로 변경될 수 있다.
도 9 및 10은 본 발명의 실시예들에 따른 독출 동작에서의 온-다이 터미네이션의 제어 방법을 나타내는 도면들이다.
도 9에 도시된 바와 같이, 메모리 콘트롤러(MC)는 데이터 입출력 핀들(PADC, PAD1~PADM)과 전송 라인(TL)을 통하여 복수의 메모리 랭크들(RNK1~RNKM)에 병렬적으로 연결될 수 있다. 전송 라인(TL)은 공통 노드(NC)에서 복수의 메모리 랭크들(RNK1~RNKM)의 데이터 입출력 핀들(PAD1~PADM)로 분기될 수 있다.
도 9에는 제1 메모리 랭크(RNK1)가 독출 타겟 메모리 랭크에 해당하고 제2 내지 제M 메모리 랭크들(RNK2~RNKM)이 논-타겟 메모리 랭크들에 해당하는 예가 도시되어 있으며, 인에이블되는 구성 요소들이 빗금으로 표시되어 있다.
독출 동작에서는 데이터 수신 장치에 상응하는 메모리 콘트롤러(MC)의 송신 드라이버(DR0)가 디스에이블되고 수신 버퍼(BF0)가 인에이블된다. 또한 데이터 송신 장치에 상응하는 타겟 메모리 랭크(RNK1)의 송신 드라이버(DR1)가 인에이블되고, 타겟 메모리 랭크(RNK1)의 수신 버퍼(BF1), 논-타겟 메모리 랭크들(RNK2~RNKM)의 수신 버퍼들(BF2~BFM) 및 송신 드라이버들(DR2~DRM)은 디스에이블된다.
본 발명의 실시예들에 따라서 독출 동작을 수행하는 동안에는 기입 타겟 메모리 랭크(RNK1)의 온-다이 터미네이션 회로(TER1)는 디스에이블되고 논-타겟 메모리 랭크들(RNK2~RNKM)의 온-다이 터미네이션 회로들(TER2~TERM)은 에이블된다. 한편 메모리 콘트롤러(MC)의 온-다이 터미네이션 회로(TER0)는 인에이블된다. 타겟 메모리 랭크(RNK1)의 송신 드라이버(DR1)로부터 메모리 콘트롤러(MC)의 온-다이 터미네이션 회로(TER0) 및 논-타겟 메모리 랭크들의 온-다이 터미네이션 회로들(TER2~TERM)까지 전류 경로(current path)가 형성될 수 있고, 결과적으로 신호 반사를 억제하여 신호 완결성을 향상시킬 수 있다.
도 10에서 시점들(Ta0~Tf1)은 동작 클록 신호 쌍(CK_t, CK_c)의 에지들에 해당한다. 제1 랭크 선택 신호(CS_RNK1) 및 제1 코맨드 신호(CMD_RNK1)는 제1 메모리 랭크(RNK1)에 전속되고(dedicated) 제2 랭크 선택 신호(CS_RNK2) 및 제2 코맨드 신호(CMD_RNK2)는 제2 메모리 랭크(RNK2)에 전속된다. 데이터 스트로브 신호 쌍(WCK_t, WCK_c)과 데이터 신호(DQ[15:0])는 타겟 메모리 랭크(RNK12)로부터 메모리 콘트롤러(MC)로 제공된다. ODT_RNK1 는 제1 메모리 랭크(RNK1)의 온-다이 터미네이션 상태를 나타내고, ODT_RNK2 는 제2 메모리 랭크(RNK2)의 온-다이 터미네이션 상태를 나타낸다. DES는 비선택(deselect)을 나타낸다. TRANSITION은 온-다이 터미네이션 상태의 변경시 과도기 구간을 나타낸다.
도 10은 제1 메모리 랭크(RNK1)가 타겟 메모리 랭크에 해당하고 제2 메모리 랭크(RNK2)가 논-타겟 메모리 랭크에 해당하는 경우의 독출 동작을 나타낸다. 따라서, 제1 랭크 선택 신호(CS_RNK1)가 활성화되는 동안에 제1 코맨드 신호(CMD_RNK1)를 통하여 카스 코맨드(CAS) 및 독출 코맨드(RD)가 전송되고, 제2 랭크 선택 신호(CS_RNK2) 및 제2 코맨드 신호(CMD_RNK2)는 비활성화된 상태를 유지한다.
본 발명의 실시예들에 따라서, 독출 동작을 수행하는 동안에 타겟 메모리 랭크(RNK1)의 온-다이 터미네이션 회로는 디스에이블되고 논-타겟 메모리 랭크(RNK2)의 온-다이 터미네이션 회로는 인에이블된다. 일 실시예에서, 도 10에 도시된 바와 같이, 기입 동작을 위한 데이터 신호(DQ[15:0])가 토글링하는 동안 논-타겟 메모리 랭크(RNK2)의 온-다이 터미네이션 회로는 전술한 초기 상태(NT-ODT)를 그대로 유지하고 타겟 메모리 랭크(RNK1)는 디스에이블된 상태(NT-ODT-OFF)로 변경될 수 있다.
도 11은 본 발명의 실시예들에 따른 온-다이 터미네이션의 제어 방법에 적용되는 저항 설정의 일 실시예를 나타내는 도면이다.
도 11을 참조하면, 독출 동작에서 타겟 메모리 랭크(RNK_TG)의 온-다이 터미네이션 회로는 디스에이블되고 논-타겟 메모리 랭크(RNK_NT) 및 메모리 콘트롤러(MC)의 온-다이 터미네이션 회로는 제1 저항 값(M*Rtt)을 가질 수 있다. 기입 동작에서 타겟 메모리 랭크(RNK_TG) 및 논-타겟 메모리 랭크(RNK_NT)의 온-다이 터미네이션 회로는 제1 저항 값(M*Rtt)을 가질 수 있다. 제1 저항 값(M*Rtt)은 전술한 초기 상태의 저항 값에 해당할 수 있다. 결과적으로, 도 8a를 참조하여 설명한 바와 같이, 기입 동작을 수행하는 동안에 타겟 메모리 랭크(RNK_TG) 및 논-타겟 메모리 랭크(RNK_NT)의 온-다이 터미네이션 회로들은 제1 저항 값(M*Rtt)을 갖는 상기 초기 상태로 그대로 유지될 수 있다.
도 12는 도 11의 저항 설정에 상응하는 기입 동작에서의 터미네이션 회로의 등가 저항을 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 콘트롤러(MC)로부터 타겟 메모리 랭크(RNK1)로 데이터가 전송되는 기입 동작이 수행되는 동안에, 타겟 메모리 랭크(RNK1) 및 논-타겟 메모리 랭크들(RNK2~RNKM)의 온-다이 터미네이션 회로들이 모두 제1 저항 값(M*Rtt)을 가질 수 있다. 복수의 메모리 랭크들(RNK1~RNKM)의 개수가 M인 경우, 공통 노드(NC)와 전원 전압(VDDQ) 사이에는 제1 저항 값(M*Rtt)을 갖는 M개의 저항들이 병렬로 연결되고 결과적으로 공통 노드(NC)와 전원 전압(VDDQ) 사이의 등가 저항은 Rtt에 상응한다. 마찬가지로 공통 노드(NC)와 접지 전압(VSSQ) 사이의 등가 저항은 Rtt에 상응한다. 이와 같은 등가 저항(Rtt)에 해당하는 다양한 터미네이션 방식들에 대해서 도 14a 내지 16b를 참조하여 후술한다.
도 13은 도 11의 저항 설정에 상응하는 독출 동작에서의 터미네이션 회로의 등가 저항을 설명하기 위한 도면이다.
도 13을 참조하면, 타겟 메모리 랭크(RNK1)로부터 메모리 콘트롤러(MC)로 데이터가 전송되는 독출 동작이 수행되는 동안에, 타겟 메모리 랭크(RNK1)의 온-다이 터미네이션 회로는 디스에이블되고 메모리 콘트롤러(MC) 및 논-타겟 메모리 랭크들(RNK2~RNKM)의 온-다이 터미네이션 회로들은 모두 제1 저항 값(M*Rtt)을 가질 수 있다. 복수의 메모리 랭크들(RNK1~RNKM)의 개수가 M인 경우, 공통 노드(NC)와 전원 전압(VDDQ) 사이에는 제1 저항 값(M*Rtt)을 갖는 M개의 저항들이 병렬로 연결되고 결과적으로 공통 노드(NC)와 전원 전압(VDDQ) 사이의 등가 저항은 Rtt에 상응한다. 마찬가지로 공통 노드(NC)와 접지 전압(VSSQ) 사이의 등가 저항은 Rtt에 상응한다. 이와 같은 등가 저항(Rtt)에 해당하는 다양한 터미네이션 방식들에 대해서 도 14a 내지 16b를 참조하여 후술한다. 도 14a 내지 도 16b의 구성은 터미네이션 방식들을 설명하기 위한 것이며, 송신 드라이버 터미네이션 회로 등을 도시된 구성으로 특정는 것은 아니다. 예를 들어, 트랜지스터의 N-타입 및 P-타입이 변경될 수도 있고, 송신 드라이버에 파워 게이팅을 위한 트랜지스터들이 추가될 수도 있다.
도 14a 및 도 14b는 센터-탭 터미네이션(CTT: center-tapped termination)을 설명하기 위한 도면이다.
도 14a를 참조하면, 송신 장치의 송신 드라이버(70)는 내부 회로로부터의 송신 신호(ST)에 기초하여 입출력 패드(PADH)를 구동할 수 있다. 송신 장치의 입출력 패드(PADH)는 전송 라인(TL)을 통하여 수신 장치의 입출력 패드(PADS)에 연결된다. 수신 장치의 입출력 패드(PADS)에는 임피던스 매칭을 위해 CTT 방식의 터미네이션 회로(80)가 연결될 수 있다. 수신 장치의 수신 버퍼(BF)는 입출력 패드(PADS)를 통하여 입력되는 입력 신호(SI)를 기준 전압(VREF)과 비교하여 버퍼 신호(SB)를 내부 회로로 제공할 수 있다.
송신 드라이버(70)는 전원 전압(VDDQ) 및 입출력 패드(PADH) 사이에 연결된 풀업부와 입출력 패드(PADH) 및 접지 전압(VSSQ) 사이에 연결된 풀다운부를 포함할 수 있다. 풀업부는 송신 신호(ST)에 응답하여 스위칭되는 PMOS 트랜지스터(TP1) 및 턴온 저항(RON)을 포함할 수 있다. 풀다운부는 송신 신호(ST)에 응답하여 스위칭되는 NMOS 트랜지스터(TN1) 및 턴온 저항(RON)을 포함할 수 있다. 턴온 저항(RON)은 생략될 수도 있으며 턴온 저항(RON)은 트랜지스터들(TP1, TN1)의 각각이 턴온되는 경우의 전압 노드 및 입출력 노드(PADH) 사이의 저항을 나타낼 수 있다.
CTT 방식의 터미네이션 회로(80)는 제1 전원 전압(VDDQ) 및 입출력 패드(PADS) 사이에 연결된 제1 서브 터미네이션 회로와 입출력 패드(PADH) 및 제2 전원 전압(VSSQ) 사이에 연결된 제2 서브 터미네이션 회로를 포함할 수 있다. 제1 서브 터미네이션 회로는 로우 전압에 의해 턴온되는 PMOS 트랜지스터(TP2) 및 종단 저항(Rtt)을 포함할 수 있다. 제2 서브 터미네이션 회로는 하이 전압에 의해 턴온되는 NMOS 트랜지스터(TN2) 및 종단 저항(Rtt)을 포함할 수 있다. 종단 저항(Rtt)은 생략될 수도 있으며 종단 저항(Rtt)은 트랜지스터들(TP2, TN2)의 각각이 턴온되는 경우의 전압 노드 및 입출력 노드(PADS) 사이의 저항을 나타낼 수 있다.
도 14a의 CTT 방식의 터미네이션 회로(80)를 포함하는 경우, 입력 신호(SI)의 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL)은 도 14b에 도시된 바와 같다. 전원 전압(VSSQ)이 0이라고 가정하고 전송 라인(TL)에서의 전압 강하 등을 무시하면, 입력 신호(SI)의 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL) 및 최적의 기준 전압(VREF)은 수학식 1과 같이 계산될 수 있다.
[수학식 1]
VIH=VDDQ*(RON+Rtt)/(2RON+Rtt)
VIL=VDDQ*RON/(2RON+Rtt)
VREF=(VIH+VIL)/2=VDDQ/2
도 15a 및 도 15b는 제1 슈도-오픈 드레인(POD: pseudo-open drain) 터미네이션을 설명하기 위한 도면이다.
도 15a를 참조하면, 송신 장치의 송신 드라이버(70)는 내부 회로로부터의 송신 신호(ST)에 기초하여 입출력 패드(PADH)를 구동할 수 있다. 송신 장치의 입출력 패드(PADH)는 전송 라인(TL)을 통하여 수신 장치의 입출력 패드(PADS)에 연결된다. 수신 장치의 입출력 패드(PADS)에는 임피던스 매칭을 위해 제1 POD 터미네이션 방식의 터미네이션 회로(81)가 연결될 수 있다. 수신 장치의 수신 버퍼(BF)는 입출력 패드(PADS)를 통하여 입력되는 입력 신호(SI)를 기준 전압(VREF)과 비교하여 버퍼 신호(SB)를 내부 회로로 제공할 수 있다.
송신 드라이버(70)는 전원 전압(VDDQ) 및 입출력 패드(PADH) 사이에 연결된 풀업부와 입출력 패드(PADH) 및 접지 전압(VSSQ) 사이에 연결된 풀다운부를 포함할 수 있다. 풀업부는 송신 신호(ST)에 응답하여 스위칭되는 PMOS 트랜지스터(TP1) 및 턴온 저항(RON)을 포함할 수 있다. 풀다운부는 송신 신호(ST)에 응답하여 스위칭되는 NMOS 트랜지스터(TN1) 및 턴온 저항(RON)을 포함할 수 있다. 턴온 저항(RON)은 생략될 수도 있으며 턴온 저항(RON)은 트랜지스터들(TP1, TN1)의 각각이 턴온되는 경우의 전압 노드 및 입출력 노드(PADH) 사이의 저항을 나타낼 수 있다.
제1 POD 터미네이션 방식의 터미네이션 회로(81)는 하이 전압에 의해 턴온되는 NMOS 트랜지스터(TN2) 및 종단 저항(Rtt)을 포함할 수 있다. 종단 저항(Rtt)은 생략될 수도 있으며 종단 저항(Rtt)은 트랜지스터(TN2)가 턴온되는 경우의 전압 노드 및 입출력 노드(PADS) 사이의 저항을 나타낼 수 있다.
도 15a의 제1 POD 터미네이션 방식의 터미네이션 회로(81)를 포함하는 경우, 입력 신호(SI)의 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL)은 도 15b에 도시된 바와 같다. 접지 전압(VSSQ)이 0이라고 가정하고 전송 라인(TL)에서의 전압 강하 등을 무시하면, 입력 신호(SI)의 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL) 및 최적의 기준 전압(VREF)은 수학식 2와 같이 계산될 수 있다.
[수학식 2]
VIH=VDDQ*Rtt/(RON+Rtt)
VIL=VSSQ=0
VREF=(VIH+VIL)/2=VDDQ*Rtt/2(RON+Rtt)
도 16a 및 도 16b는 제2 슈도-오픈 드레인 터미네이션을 설명하기 위한 도면이다.
도 16a를 참조하면, 송신 장치의 송신 드라이버(70)는 내부 회로로부터의 송신 신호(ST)에 기초하여 입출력 패드(PADH)를 구동할 수 있다. 송신 장치의 입출력 패드(PADH)는 전송 라인(TL)을 통하여 수신 장치의 입출력 패드(PADS)에 연결된다. 수신 장치의 입출력 패드(PADS)에는 임피던스 매칭을 위해 제2 POD 터미네이션 방식의 터미네이션 회로(82)가 연결될 수 있다. 수신 장치의 수신 버퍼(BF)는 입출력 패드(PADS)를 통하여 입력되는 입력 신호(SI)를 기준 전압(VREF)과 비교하여 버퍼 신호(SB)를 내부 회로로 제공할 수 있다.
송신 드라이버(70)는 전원 전압(VDDQ) 및 입출력 패드(PADH) 사이에 연결된 풀업부와 입출력 패드(PADH) 및 접지 전압(VSSQ) 사이에 연결된 풀다운부를 포함할 수 있다. 풀업부는 송신 신호(ST)에 응답하여 스위칭되는 PMOS 트랜지스터(TP1) 및 턴온 저항(RON)을 포함할 수 있다. 풀다운부는 송신 신호(ST)에 응답하여 스위칭되는 NMOS 트랜지스터(TN1) 및 턴온 저항(RON)을 포함할 수 있다. 턴온 저항(RON)은 생략될 수도 있으며 턴온 저항(RON)은 트랜지스터들(TP1, TN1)의 각각이 턴온되는 경우의 전압 노드 및 입출력 노드(PADH) 사이의 저항을 나타낼 수 있다.
제2 POD 터미네이션 방식의 터미네이션 회로(82)는 로우 전압에 의해 턴온되는 PMOS 트랜지스터(TP2) 및 종단 저항(Rtt)을 포함할 수 있다. 종단 저항(Rtt)은 생략될 수도 있으며 종단 저항(Rtt)은 트랜지스터(TP2)가 턴온되는 경우의 전압 노드 및 입출력 노드(PADS) 사이의 저항을 나타낼 수 있다.
도 16a의 제2 POD 터미네이션 방식의 터미네이션 회로(82)를 포함하는 경우, 입력 신호(SI)의 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL)은 도 16b에 도시된 바와 같다. 접지 전압(VSSQ)이 0이라고 가정하고 전송 라인(TL)에서의 전압 강하 등을 무시하면, 입력 신호(SI)의 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL) 및 최적의 기준 전압(VREF)은 수학식 3과 같이 계산될 수 있다.
[수학식 3]
VIH=VDDQ
VIL=VDDQ*RON/(RON+Rtt)
VREF=(VIH+VIL)/2=VDDQ*(2RON+Rtt)/2(RON+Rtt)
이와 같이, 본 발명의 온-다이 터미네이션 회로들은 다양한 터미네이션 방식을 채용할 수 있다. 일 실시예에서, 수학식 1 내지 3에 따른 최적의 기준 전압(VREF)을 구하기 위한 트레이닝 과정이 수행될 수 있다. 다른 실시예에서 메모리 콘트롤러는 계속 인에이블되어 있는 논-타겟 메모리 랭크들의 온-다이 터미네이션 저항을 고려하여 메모리 콘트롤러의 온-다이 터미네이션 저항 값을 조절하거나 메모리 콘트롤러의 전송 드라이버의 턴온 저항을 조절할 수 있다.
도 17은 본 발명의 실시예들에 따른 온-다이 터미네이션의 제어 방법에 적용되는 저항 설정의 일 실시예를 나타내는 도면이다.
도 17에는 LPDDR5 표준에서 예정된 카스 코맨드(CAS)가 예시적으로 도시되어 있다.
도 17을 참조하면, 독출 동작에서 타겟 메모리 랭크(RNK_TG)의 온-다이 터미네이션 회로는 디스에이블되고 논-타겟 메모리 랭크(RNK_NT) 및 메모리 콘트롤러(MC)의 온-다이 터미네이션 회로는 제1 저항 값(M*Rtt)을 가질 수 있다. 기입 동작에서 타겟 메모리 랭크(RNK_TG)는 제1 저항 값(M*Rtt)과 상이한 제2 저항 값(M*Rtt+Rtg)를 갖고 논-타겟 메모리 랭크(RNK_NT)의 온-다이 터미네이션 회로는 제1 저항 값(M*Rtt)을 가질 수 있다. 제1 저항 값(M*Rtt)은 전술한 초기 상태의 저항 값에 해당할 수 있다. 예를 들어, 제1 저항 값(M*Rtt)은 약 70 Ω이고 제2 저항 값(M*Rtt+Rtg)은 약 150Ω일 수 있다. 결과적으로, 도 8b를 참조하여 설명한 바와 같이, 기입 동작을 수행하는 동안에 논-타겟 메모리 랭크(RNK_NT)의 온-다이 터미네이션 회로의 저항 값은 제1 저항 값(M*Rtt)에서 제2 저항 값(M*Rtt+Rtg)으로 변경될 수 있다.
도 18은 본 발명의 일 실시예에 따른 카스(CAS) 코맨드를 나타내는 도면이다.
도 18을 참조하면, 카스 코맨드(CAS)는 코맨드-어드레스 신호들(CA0~CA5)의 조합으로 표현될 수 있다. H는 논리 하이 레벨을 나타내고, L은 논리 로우 레벨을 나타내고, EDC_EN, WS_WR, WS_RD, WS_FAST, DC0~DC3, NT1, BL는 컬럼 카스 코맨드을 형성하는 필드 값들을 나타낸다. 특히 NT0 및 NT1은 터미네이션의 동적 제어를 위한 필드 값들을 나타낸다.
도 18에 도시된 바와 같이, 본 발명의 실시예들에 따른 온-다이 터미네이션의 정적 제어를 적용하는 경우에 NT0 및 NT1의 필드는 생략되고 다른 용도로 할당될(RFU, reserved for future use) 수 있다.
도 19a 및 19b는 본 발명의 실시예들에 따른 온-다이 터미네이션을 위한 모드 레지스터를 설명하기 위한 도면이다.
온-다이 터미네이션을 제어하기 위한 정보는 도 4의 모드 레지스터 (412)의 관련된 부분에 저장할 수 있다. 예를 들어, 모드 레지스터(412)의 상기 관련된 부분은 도 19a 및 19b에 도시된 바와 같은 모드 레지스터 설정(MRSET)을 가질 수 있다. 오퍼런드들(OP0~OP7)의 일부의 값들은 온-다이 터미네이션 회로의 저항 값에 관한 정보 등을 나타낼 수 있다.
도 19a에는 도 8a를 참조하여 설명한 바와 같이 타겟 메모리 랭크 및 논-타겟 메모리 랭크의 온-다이 터미네이션 회로의 저항 값을 공통으로 제어하기 위한 값(ODT)이 도시되어 있다. 한편 도 19b에는 도 8b를 참조하여 설명한 바와 같이 타겟 메모리 랭크의 온-다이 터미네이션 회로의 저항 값을 제어하기 위한 제1 값(TG-ODT) 및 논-타겟 메모리 랭크의 온-다이 터미네이션 회로의 저항 값을 제어하기 위한 제2 값(NT-ODT)이 도시되어 있다. 모드 레지스터(412)에 저장된 값들(ODT, TG-ODT, NT-ODT)은 모드 레지스터 기입 동작을 통하여 메모리 콘트롤러로부터 제공될 수 있다. 이러한 모드 레지스터(412)에 저장된 값들(ODT, TG-ODT, NT-ODT)에 기초하여 전술한 스트렝쓰(strength) 코드(SCD)가 제공될 수 있다.
도 20은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 20에 도시된 바와 같이, 반도체 메모리 장치(900)는 다수의 반도체 다이들 또는 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있다. 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 레이어이고 나머지 반도체 레이어들(LA2 내지 LAk)은 슬레이브 레이어일 수 있다. 슬레이브 레이어들은 전술한 바와 같은 복수의 메모리 랭크들을 형성할 수 있다.
반도체 레이어들(LA1 내지 LAk)은 관통 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 레이어(LA1)는 칩 입출력 패드부를 통해 외부의 메모리 컨트롤러(미도시)와 통신할 수 있다. 상기 칩 입출력 패드부는 마스터 레이어(LA1)의 하면에 형성되거나 베이스 기판(미도시)에 형성될 수 있다.
제1 반도체 레이어(910) 내지 제k 반도체 레이어는 각각 메모리 셀 어레이 영역(921)을 구동하기 위한 각종 주변 회로들(922)을 구비한다. 예컨데, 주변 회로들(922)은 각 메모리 셀 어레이 영역(921)의 워드 라인을 구동하기 위한 로우 드라이버(X-Driver)와, 각 메모리 영역의 비트 라인을 구동하기 위한 칼럼 드라이버(Y-Driver)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부, 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼 등을 구비할 수 있다.
제1 반도체 레이어(910)는 제어 로직을 더 포함할 수 있다. 제어 로직은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(921)에 대한 액세스를 제어하고, 메모리 영역(921)을 액세스하기 위한 제어 신호들을 생성할 수 있다.
도 21은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 21을 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 메모리 장치(1230), 비휘발성 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함한다.
어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치(1230)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 비휘발성 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1200)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
메모리 장치(1230) 및/또는 비휘발성 메모리 장치(1240)는 도 1 내지 도 19를 참조하여 전술한 바와 같은 본 발명의 실시예들에 따른 온-다이 터미네이션의 제어 방법을 수행하기 위한 구성을 가질 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 멀티 온-다이 터미네이션의 제어 방법, 이를 수행하는 장치 및 시스템은 타겟 메모리 랭크 및 논-타겟 메모리 랭크들의 온-다이 터미네이션 회로들의 인에이블된 초기 상태를 유지하되 독출 동작의 대상이 되는 독출 타겟 메모리 랭크의 온-다이 터미네이션 회로만을 디스에이블시키는 정적 제어를 통하여 소모 전력을 감소하고 신호 완결성을 향상시킬 수 있다.
본 발명의 실시예들은 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 복수의 메모리 랭크들을 포함하는 멀티-랭크 시스템의 온-다이 터미네이션의 제어 방법으로서,
    파워-온시 상기 복수의 메모리 랭크들의 온-다이 터미네이션 회로들을 초기 상태로 인에이블시키는 단계;
    상기 복수의 메모리 랭크들 중 기입 타겟 메모리 랭크에 대한 기입 동작을 수행하는 동안에 상기 복수의 메모리 랭크들의 온-다이 터미네이션 회로들을 인에이블시키는 단계; 및
    상기 복수의 메모리 랭크들 중 독출 타겟 메모리 랭크에 대한 독출 동작을 수행하는 동안에 상기 독출 타겟 메모리 랭크의 온-다이 터미네이션 회로를 디스에이블시키는 단계를 포함하는 온-다이 터미네이션의 제어 방법.
  2. 제1 항에 있어서,
    상기 복수의 메모리 랭크들의 온-다이 터미네이션 회로들은 상기 초기 상태에서 모두 동일하게 제1 저항 값을 갖는 것을 특징으로 하는 온-다이 터미네이션의 제어 방법.
  3. 제2 항에 있어서,
    상기 기입 동작을 수행하는 동안에 상기 복수의 메모리 랭크들의 온-다이 터미네이션 회로들을 인에이블시키는 단계는,
    상기 기입 동작을 수행하는 동안에 상기 복수의 메모리 랭크들의 온-다이 터미네이션 회로들을 상기 제1 저항 값을 갖는 상기 초기 상태로 그대로 유지시키는 단계를 포함하는 것을 특징으로 하는 온-다이 터미네이션의 제어 방법.
  4. 제2 항에 있어서,
    상기 기입 동작을 수행하는 동안에 상기 복수의 메모리 랭크들의 온-다이 터미네이션 회로들을 인에이블시키는 단계는,
    상기 기입 동작을 수행하는 동안에 상기 복수의 메모리 랭크들 중 상기 기입 타겟 메모리 랭크의 온-다이 터미네이션 회로의 저항 값을 상기 제1 저항 값에서 제2 저항 값으로 변경하는 단계를 포함하는 것을 특징으로 하는 온-다이 터미네이션의 제어 방법.
  5. 제4 항에 있어서,
    상기 기입 동작을 수행하는 동안에 상기 복수의 메모리 랭크들의 온-다이 터미네이션 회로들을 인에이블시키는 단계는,
    상기 기입 동작을 수행하는 동안에 상기 복수의 메모리 랭크들 중 상기 기입 타겟 메모리 랭크를 제외한 논-타겟 메모리 랭크들의 온-다이 터미네이션 회로들을 상기 제1 저항 값을 갖는 상기 초기 상태로 그대로 유지시키는 단계를 더 포함하는 것을 특징으로 하는 온-다이 터미네이션의 제어 방법.
  6. 제2 항에 있어서,
    상기 독출 동작을 수행하는 동안에 상기 복수의 메모리 랭크들 중 상기 독출 타겟 메모리 랭크를 제외한 논-타겟 메모리 랭크들의 온-다이 터미네이션 회로들을 인에이블시키는 단계를 더 포함하는 것을 특징으로 하는 온-다이 터미네이션의 제어 방법.
  7. 제6 항에 있어서,
    상기 독출 동작을 수행하는 동안에 상기 논-타겟 메모리 랭크들의 온-다이 터미네이션 회로들을 인에이블시키는 단계는,
    상기 독출 동작을 수행하는 동안에 상기 논-타겟 메모리 랭크들의 온-다이 터미네이션 회로들을 상기 제1 저항 값을 갖는 상기 초기 상태로 그대로 유지시키는 단계를 포함하는 것을 특징으로 하는 온-다이 터미네이션의 제어 방법.
  8. 제1 항에 있어서,
    상기 복수의 메모리 랭크들의 온-다이 터미네이션 회로들은 상기 복수의 메모리 랭크들의 데이터 입출력 핀들을 종단하기 위한 회로들인 것을 특징으로 하는 온-다이 터미네이션의 제어 방법.
  9. 제8 항에 있어서,
    상기 복수의 메모리 랭크들의 온-다이 터미네이션 회로들은 상기 데이터 입출력 핀들을 통한 데이터 입출력 동작이 없는 동안에도 상기 초기 상태를 유지하는 것을 특징으로 하는 온-다이 터미네이션의 제어 방법.
  10. 제1 항에 있어서,
    상기 복수의 메모리 랭크들 중 상기 기입 타겟 메모리 랭크 또는 상기 독출 타겟 메모리 랭크를 제외한 논-타겟 메모리 랭크들의 온-다이 터미네이션 회로들은 메모리 콘트롤러로부터의 메모리 액세스 코맨드에 관계 없이 일정한 저항 값을 갖는 것을 특징으로 하는 온-다이 터미네이션의 제어 방법.
  11. 제10 항에 있어서,
    상기 논-타겟 메모리 랭크들의 온-다이 터미네이션 회로들의 저항 값은 상기 복수의 메모리 랭크들에 각각 포함되는 모드 레지스터에 저장된 값에 기초하여 결정되는 것을 특징으로 하는 온-다이 터미네이션의 제어 방법.
  12. 제1 항에 있어서,
    상기 기입 타겟 메모리 랭크의 온-다이 터미네이션 회로의 저항 값과 상기 복수의 메모리 랭크들 중 상기 기입 타겟 메모리 랭크를 제외한 논-타겟 메모리 랭크들의 온-다이 터미네이션 회로들의 저항 값은 동일하게 설정되는 것을 특징으로 하는 온-다이 터미네이션의 제어 방법.
  13. 제1 항에 있어서,
    상기 기입 타겟 메모리 랭크의 온-다이 터미네이션 회로의 저항 값과 상기 복수의 메모리 랭크들 중 상기 기입 타겟 메모리 랭크를 제외한 논-타겟 메모리 랭크들의 온-다이 터미네이션 회로들의 저항 값은 서로 다르게 설정되는 것을 특징으로 하는 온-다이 터미네이션의 제어 방법.
  14. 제13 항에 있어서,
    상기 기입 타겟 메모리 랭크의 온-다이 터미네이션 회로의 저항 값은 상기 논-타겟 메모리 랭크의 저항 값보다 크게 설정되는 것을 특징으로 하는 온-다이 터미네이션의 제어 방법.
  15. 제1 항에 있어서,
    상기 복수의 상기 기입 타겟 메모리 랭크 또는 상기 독출 타겟 메모리 랭크만이 상기 기입 동작 또는 상기 독출 동작을 수행하기 위해 파워-다운 모드에서 노말 동작 모드로 전환되고 상기 복수의 메모리 랭크들 중 상기 기입 타겟 메모리 랭크 또는 상기 독출 타겟 메모리 랭크를 제외한 논-타겟 메모리 랭크들은 상기 파워-다운 모드를 그대로 유지하는 것을 특징으로 하는 온-다이 터미네이션의 제어 방법.
  16. 메모리 장치의 온-다이 터미네이션의 제어 방법으로서,
    파워-온시 상기 메모리 장치의 온-다이 터미네이션 회로를 초기 상태로 인에이블시키는 단계;
    상기 메모리 장치에 대한 기입 동작을 수행하는 동안에 상기 메모리 장치의 온-다이 터미네이션 회로를 인에이블시키는 단계; 및
    상기 메모리 장치에 대한 독출 동작을 수행하는 동안에 상기 메모리 장치의 온-다이 터미네이션 회로를 디스에이블시키는 단계를 포함하는 온-다이 터미네이션의 제어 방법.
  17. 제16 항에 있어서,
    상기 기입 동작을 수행하는 동안에 상기 메모리 장치의 온-다이 터미네이션 회로를 인에이블시키는 단계는,
    상기 기입 동작을 수행하는 동안에 상기 메모리 장치의 온-다이 터미네이션 회로를 상기 제1 저항 값을 갖는 상기 초기 상태로 그대로 유지시키는 단계를 포함하는 것을 특징으로 하는 온-다이 터미네이션의 제어 방법.
  18. 제16 항에 있어서,
    상기 기입 동작을 수행하는 동안에 상기 메모리 장치의 온-다이 터미네이션 회로를 인에이블시키는 단계는,
    상기 기입 동작을 수행하는 동안에 상기 메모리 장치의 온-다이 터미네이션 회로의 저항 값을 상기 제1 저항 값에서 제2 저항 값으로 변경하는 단계를 포함하는 것을 특징으로 하는 온-다이 터미네이션의 제어 방법.
  19. 복수의 메모리 랭크들; 및
    상기 복수의 메모리 랭크들을 제어하는 메모리 콘트롤러를 포함하고,
    파워-온시 상기 복수의 메모리 랭크들의 온-다이 터미네이션 회로들은 초기 상태로 인에이블되고,
    상기 복수의 메모리 랭크들 중 기입 타겟 메모리 랭크에 대한 기입 동작을 수행하는 동안에 상기 복수의 메모리 랭크들의 온-다이 터미네이션 회로들은 인에이블되고,
    상기 복수의 메모리 랭크들 중 독출 타겟 메모리 랭크에 대한 독출 동작을 수행하는 동안에 상기 독출 타겟 메모리 랭크의 온-다이 터미네이션 회로는 디스에이블되는 멀티-랭크 시스템.
  20. 제19 항에 있어서,
    상기 복수의 메모리 랭크들 중 상기 기입 타겟 메모리 랭크 또는 상기 독출 타겟 메모리 랭크를 제외한 논-타겟 메모리 랭크들의 온-다이 터미네이션 회로들은 메모리 콘트롤러로부터의 메모리 액세스 코맨드에 관계 없이 일정한 저항 값을 갖는 것을 특징으로 하는 멀티-랭크 시스템.
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