CN112599160A - 输出驱动器，以及相关方法、存储器装置和系统 - Google Patents

输出驱动器，以及相关方法、存储器装置和系统 Download PDF

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Abstract

本申请案涉及输出驱动器，以及相关方法、存储器装置和系统。揭示一种输出驱动器。输出驱动器可包含预驱动器和耦合到所述预驱动器的主驱动器。所述主驱动器可包含至少一个开关和耦合在第一供应电压与所述至少一个开关之间的第一晶体管。所述主驱动器还可包含耦合在第二不同供应电压与所述至少一个开关之间的第二晶体管。所述至少一个开关经配置以响应于接收到控制信号而将所述输出驱动器的输出节点耦合到所述第一晶体管和所述第二晶体管中的一个。所述主驱动器还可包含耦合在参考电压与所述输出节点之间的第三晶体管。本发明还描述一种包含至少一个输出驱动器的电子系统，以及操作输出驱动器的方法。

Description

输出驱动器，以及相关方法、存储器装置和系统
优先权主张
本申请案主张在2019年10月2日提交的“输出驱动器，以及相关方法、存储器装置和系统(Output Drivers,and Related Methods,Memory Devices,and Systems)”的美国专利申请案第16/590,668号的申请日期的权益。
技术领域
本发明的实施例涉及输出驱动器。更具体地，各种实施例涉及存储器装置的输出驱动器，以及相关方法、装置和系统。
背景技术
存储器装置通常经提供作为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含例如随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻式随机存取存储器(RRAM)、双倍数据速率存储器(DDR)、低功耗双倍数据速率存储器(LPDDR)、相变存储器(PCM)和快闪存储器。
存储器装置将数字数据存储在存储器单元阵列中。为了从此类阵列读取信息，感测存储器单元是否存在电荷。信息可从存储器装置放大和传送。通常，可以使用可耦合到输出缓冲器或作为输出缓冲器的一部分的输出驱动器来从存储器装置传送信息。
发明内容
本发明的各种实施例可包含输出驱动器。输出驱动器可包含预驱动器和耦合到预驱动器的主驱动器。主驱动器可包含至少一个开关和耦合在第一供应电压与至少一个开关之间的第一晶体管。所述主驱动器还可包含耦合在第二不同供应电压与所述至少一个开关之间的第二晶体管。至少一个开关可经配置以响应于接收到控制信号而将输出驱动器的输出节点耦合到第一晶体管和第二晶体管中的一个。所述主驱动器还可包含耦合在参考电压与所述输出节点之间的第三晶体管。
本发明的一或多个其它实施例包含一种操作输出驱动器的方法。所述方法可包含响应于至少一个控制信号，将输出驱动器的输出节点耦合到第一晶体管，所述第一晶体管耦合到第一供应电压。所述方法还可包含响应于至少一个控制信号经由第一晶体管将输出节点耦合到第一供应电压。所述方法可进一步包含响应于至少另一个控制信号将输出节点耦合到第二晶体管，所述第二晶体管耦合到第二供应电压。此外，所述方法可包含响应于至少另一个控制信号经由第二晶体管将输出节点耦合到第二供应电压。
本发明的额外实施例包含电子系统。所述电子系统可包含至少一个输入装置、至少一个输出装置以及可操作地耦合到所述输入装置和所述输出装置的至少一个处理器装置。所述电子系统还可包含至少一个存储器装置，所述至少一个存储器装置可操作地耦合到至少一个处理器装置且包括包含至少一个输出驱动器的接口电路系统。至少一个输出驱动器可包含输出节点。至少一个输出驱动器可进一步包含经配置以耦合到第一供应电压的第一晶体管。此外，至少一个输出驱动器可包含第二晶体管，所述第二晶体管经配置以耦合到第二供应电压。至少一个输出驱动器可进一步包含开关单元，所述开关单元经配置以响应于接收到控制信号而将输出节点耦合到第一晶体管和第二晶体管中的一个。
附图说明
图1为根据本发明的各种实施例的实例存储器装置的框图。
图2为包含预驱动器和主驱动器的输出驱动器。
图3为包含预驱动器和主驱动器的另一输出驱动器。
图4A说明根据本发明的各种实施例的包含预驱动器和主驱动器的实例输出驱动器。
图4B为根据本发明的各种实施例对包含预驱动器和主驱动器的实例输出驱动器的另一说明。
图5说明根据本发明的各种实施例的包含存储器装置的实例系统。
图6为根据本发明的各种实施例的操作输出驱动器的实例方法的流程图。
图7为根据本发明的各种实施例的实例存储器装置的简化框图。
图8为根据本发明的各种实施例的实例电子系统的简化框图。
具体实施方式
本文中所描述的各种实施例涉及经配置以选择性地在多个供应电压下操作的输出驱动器。例如，输出驱动器可包含主驱动器。主驱动器可包含第一晶体管(例如，上拉晶体管)，例如p沟道金属氧化物半导体(PMOS)晶体管，其经配置以将输出驱动器的输出节点(例如，输出垫)耦合到第一供应电压(例如，在第一操作模式下)。主驱动器还可包含第二晶体管(例如，上拉晶体管)，例如n沟道金属氧化物半导体(NMOS)晶体管，其经配置以将输出节点耦合到第二供应电压(例如，在第二操作模式下)。在一些实施例中，第一供应电压(例如，高电平供应电压)可大于第二供应电压(例如，低电平供应电压)。
此外，在至少一些实施例中，输出驱动器可包含开关单元，所述开关单元包含一或多个开关，用于将输出节点耦合到第一晶体管或第二晶体管。此外，输出驱动器可包含控制单元，所述控制单元用于将一或多个信号传达到开关单元以用于配置主驱动器，使得输出节点耦合到第一供应电压(即，经由第一上拉晶体管)或第二供应电压(即，经由第二上拉晶体管)，取决于所要操作模式(例如，低功率应用或高功率应用)。主驱动器可进一步包含第三晶体管(例如，下拉晶体管)，所述第三晶体管经配置以将输出节点耦合到参考电压(例如，接地电压)。此外，根据一些实施例，输出驱动器可包含经配置以将一或多个信号传达到主驱动器的预驱动器。
图1包含根据本发明的各种实施例的实例存储器装置100的框图。存储器装置100可包含例如DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、SDRAM(同步动态随机存取存储器)，DDR SDRAM(双倍数据速率DRAM，例如，DDR4 SDRAM等)，或SGRAM(同步图形随机存取存储器)。可以集成在半导体芯片上的存储装置100可包含存储器单元阵列102。
在图1的实施例中，存储器单元阵列102经展示为包含八个存储体BANK0至7。其它实施例的存储器单元阵列102中可包含更多或更少的存储体。每一存储体包含多个存取线(字线WL)，多个数据线(位线BL)及/BL，以及布置在多个字线WL与多个位线BL和/BL的交叉点处的多个存储器单元MC。字线WL的选择可由行解码器104执行，且位线BL和/BL的选择可由列解码器106执行。在图1的实施例中，行解码器104可包含用于每一存储体BANK0至7的相应行解码器，且列解码器106可包含用于每一存储体BANK0至7的相应列解码器。
位线BL和/BL耦合到相应感测放大器SAMP。来自位线BL或/BL的读取数据可由感测放大器SAMP放大，且通过互补的本地数据线(LIOT/B)、传送门(TG)和互补的主数据线(MIOT/B)传送到读取/写入放大器107。相反地，从读取/写入放大器107输出的写入数据可通过互补的主数据线MIOT/B、传送门TG和互补的本地数据线LIOT/B传送到感测放大器SAMP，并被写入在与位线BL或/BL耦合的存储器单元MC中。
存储器装置100通常可经配置以经由各种端子(例如，地址端子110、命令端子112、时钟端子114、数据端子116和数据掩码端子118)接收各种输入(例如，来自外部控制器)。存储器装置100可包含额外端子，例如电源端子120和122。
在预期的操作期间，经由命令端子112接收的一或多个命令信号COM可经由命令输入电路152传达到命令解码器150。命令解码器150可包含经配置以经由对一或多个命令信号COM进行解码来产生各种内部命令的电路。内部命令的实例包含有效命令ACT和读取/写入信号R/W。
此外，经由地址端子110接收的一或多个地址信号ADD可经由地址输入电路132传达到地址解码器130。地址解码器130可经配置以将行地址XADD供应到行解码器104，且将列地址YADD供应到列解码器106。尽管命令输入电路152和地址输入电路132经说明为单独的电路，但在一些实施例中，地址信号和命令信号可经由共用电路来接收。
有效命令ACT可包含脉冲信号，所述脉冲信号响应于指示行存取的命令信号COM(例如，有效命令)而被激活。响应于有效信号ACT，可激活指定存储体地址的行解码器104。因此，可选择并激活由行地址XADD指定的字线WL。
读取/写入信号R/W可包含脉冲信号，所述脉冲信号响应于指示列存取的命令信号COM(例如，读取命令或写入命令)而被激活。响应于读取/写入信号R/W，可激活列解码器106，且可选择由列地址YADD指定的位线BL。
响应于有效命令ACT、读取信号、行地址XADD和列地址YADD，可从由行地址XADD和列地址YADD指定的存储器单元MC读取数据。可经由感测放大器SAMP、传送门TG、读取/写入放大器107、输入/输出电路162和数据端子116来输出读取数据。此外，响应于有效命令ACT、写入信号、行地址XADD和列地址YADD，可经由数据端子116、输入/输出电路162、读取/写入放大器107、传送门TG和感测放大器SAMP将写入数据供应到存储器阵列102。可将写入数据写入到由行地址XADD和列地址YADD指定的存储器单元MC。
根据各种实施例，输入/输出电路162可包含一或多个输出驱动器，如本文中更全面所描述。更具体地，输入/输出电路162可包含多个输出驱动器，其中输入/输出电路162的输出驱动器中的至少一些可经配置以选择性地以多种配置进行操作(例如，基于所要操作模式(例如，低功率应用程序或高功率应用程序)。更具体地，如本文中更全面地所描述，输入/输出电路162的输出驱动器中的至少一些可经配置以在低功率模式下(例如，利用低电平供应电压)以NMOS/NMOS配置操作，或在高功率模式下(例如，利用高电平供应电压)以PMOS/NMOS配置操作。
可经由时钟端子114接收时钟信号CK和/CK。时钟输入电路170可基于时钟信号CK和ICK来产生内部时钟信号ICLK。内部时钟信号ICLK可被传达到存储器装置100的各种组件，例如，命令解码器150和内部时钟发生器172。内部时钟发生器172可产生内部时钟信号LCLK，所述内部时钟信号LCLK可被传达到输入/输出电路162(例如，用于控制输入/输出电路162的操作时序)。此外，数据掩码端子118可接收一或多个数据掩码信号DM。当激活数据掩码信号DM时，可禁止覆盖写对应数据。
图2描绘包含预驱动器202和主驱动器204的输出驱动器200。预驱动器202包含反相器206和反相器208。反相器206和反相器208中的每一个经配置以接收数据信号DATA和使能信号EN。主驱动器204包含上拉晶体管M1(其为p沟道金属氧化物半导体(PMOS)晶体管)和下拉晶体管M2(其为n沟道金属氧化物半导体(NMOS))。
晶体管M1的第一端子(例如，漏极或源极)耦合到供应电压，晶体管M1的栅极耦合到反相器206的输出，且晶体管M1的另一端子(例如，源极或漏极)耦合到节点N1。此外，晶体管M2的第一端子(例如，源极或漏极)耦合到节点N1，晶体管M2的栅极耦合到反相器208的输出，且晶体管M2的第二端子(例如，漏极或源极)耦合到参考(例如，接地电压)。
如将了解，输出驱动器200可用在以相对较高电平供应电压(例如，1.2至2.5伏特)工作的装置(例如，桌上型计算机、服务器等)中。因此，使用PMOS和NMOS晶体管(此可改进信号完整性(例如，与仅使用NMOS晶体管相比))是可行的。
图3描绘包含预驱动器302和主驱动器304的另一输出驱动器300。在一个实施例中，预驱动器302包含缓冲器306和反相器308。在其它实施例中，如将了解，缓冲器306可由反相器代替，且反相器308可由缓冲器代替。缓冲器306和反相器308中的每一个经配置以接收数据信号DATA和使能信号EN。主驱动器304包含上拉晶体管M3(其为NMOS晶体管)和下拉晶体管M4(其也为NMOS晶体管)。
晶体管M3的端子(例如，源极或漏极)耦合到供应电压，晶体管M3的栅极耦合到缓冲器306的输出，且晶体管M3的另一端子(例如，漏极或源极)耦合到节点N2。此外，晶体管M4的端子(例如，源极或漏极)耦合到节点N2，晶体管M4的栅极耦合到反相器308的输出，且晶体管M4的另一端子(例如，漏极或源极)耦合到参考(例如，接地电压)。
可在低功率存储器(例如，低功率DDR)移动应用(例如，移动装置，例如平板或移动电话)中使用的输出驱动器300经配置以在相对较低电平的供应电压下工作(例如，小于1.2伏特)。因此，如本领域普通技术人员将了解，使用PMOS晶体管可能非不可行的，且因此，至少在这些应用中，信号完整性可能会降低(例如，由于缺乏PMOS晶体管)。
图4A说明根据本发明的各种实施例的实例输出驱动器400。输出驱动器400包含预驱动器402和主驱动器404。预驱动器402包含缓冲器406、反相器408、控制单元410及反相器412。在其它实施例中，如将了解，缓冲器406可由反相器代替，且反相器408和/或反相器412可由缓冲器代替。主驱动器404包含晶体管M5、晶体管M6和晶体管M7。在此实例中，晶体管M5和M6经配置为上拉晶体管，且晶体管M7经配置为下拉晶体管。此外，在此所说明实施例中，晶体管M5为PMOS晶体管，晶体管M6为NMOS晶体管，且晶体管M7为NMOS晶体管。主驱动器404进一步包含耦合到节点N3的开关单元414。例如，节点N3可包含或可耦合到输入/输出端子(例如，例如图1的存储器装置100的存储器装置的DQ节点(在本文中也被称为“DQ垫”))。
晶体管M5的端子(例如，漏极或源极)耦合到供应电压VSupply_2，晶体管M5的栅极耦合到逆变器408的输出，且晶体管M5的另一端子(例如，源极或漏极)耦合到开关单元414。此外，晶体管M6的源极耦合到供应电压VSupply_1，晶体管M6的栅极耦合到缓冲器406的输出，且晶体管M6的漏极耦合到开关单元414。此外，晶体管M7的端子(例如，源极或漏极)耦合到节点N3，晶体管M7的栅极耦合到反相器412的输出，且晶体管M7的漏极耦合到参考电压(例如，接地电压)。根据下文更充分描述的各种实施例，供应电压VSupply_2可为用于高功率应用(例如，桌上型计算机、服务器，但非限制性)的电压，且供应电压VSupply_1可为低功率应用(例如，移动装置，例如移动电话、平板，但非限制性)的电压。因此，在至少这些实施例中，供应电压VSupply_2大于供应电压VSupply_1。
在预期操作期间，缓冲器406经配置以接收上拉数据信号PU数据(例如，高或低信号)和使能信号EN CTRL1，且传达信号(例如，高或低信号)到晶体管M6的栅极。此外，反相器408经配置以接收上拉数据信号PU数据(例如，高或低信号)和使能信号ENCTRL2，且传达信号(例如，高或低信号)到晶体管M5的栅极。
如将了解，如果缓冲器406接收到断言的使能信号EN CTRL1和高上拉数据信号PUData，那么缓冲器406可将高信号传达到晶体管M6的栅极。如果缓冲器406接收到断言的使能信号EN CTRL1和低上拉数据信号PU Data，那么缓冲器406可将低信号传达到晶体管M6的栅极。此外，如果反相器408接收到断言的使能信号EN CTRL2和高上拉数据信号PU Data，那么反相器408可将低信号传达到晶体管M5的栅极。如果反相器408接收到断言的使能信号ENCTRL2和低上拉数据信号PU Data，那么反相器408可将高信号传达到晶体管M5的栅极。此外，如果反相器412接收到断言的使能信号ENCTRL3和高下拉数据信号PD Data，那么反相器412可将低信号传达到晶体管M7的栅极。此外，如果反相器412接收到断言的使能信号ENCTRL3和低下拉数据信号PD Data，那么反相器412可将高信号传达到晶体管M7的栅极。
此外，控制单元410可经配置以将控制信号传达到开关单元414以用于配置开关单元414，使得可包含DQ节点的节点N3耦合到晶体管M5或晶体管M6，或节点N3与晶体管M5和晶体管M6两者解耦。更具体地，基于一或多个设置(例如，一或多个模式寄存器设置和/或用户设置)和/或一或多个所接收信号411(例如，使能信号EN CTRL1、使能信号EN CTRL2、使能信号EN CTRL3，和/或模式寄存器信号)，控制单元410可将一或多个控制信号传达到开关单元414，以配置开关单元414的一或多个开关。如所说明，控制单元410可接收供应电压VSupply_3。例如，在一些实施例中，供应电压VSupply_3可基本上等于供应电压VSupply_2。
如在图4B中所展示，输出驱动器400′的主驱动器404′的实例开关单元414′包含开关S1和S2，用于将节点N3选择性地耦合到晶体管M5或晶体管M6，或用于将节点N3从晶体管M5和晶体管M6两者解耦。提供开关单元414′作为实例开关单元，且其它开关单元(例如，包含多于两个的开关或少于两个的开关)在本发明的范围内。
如将了解，晶体管M5或晶体管M6从节点N3解耦可合意地减小节点N3的电容，且因此可改进经由节点N3(例如，到主机装置)的数据传送(例如，数据传送的速度可能增加)。此外，根据一些实施例，开关单元414的开关的大小(例如，宽度)可小于晶体管M5和M6的大小(例如，宽度)。更具体地，例如，开关S1的大小可小于晶体管M5，且开关S2的大小可小于晶体管M6。作为更具体的实例，开关S1的大小可小于晶体管M5和晶体管M6中的每一个，且开关S2的大小可小于晶体管M5和晶体管M6中的每一个。此外，例如，可基于所要应用和/或产品规格(例如，如客户和/或供应商所要的)来选择开关S1和S2中的每一个(例如，类型和/或大小)。类似地，例如，可基于所要应用和/或产品规格来选择晶体管M5和M6中的每一个(例如，类型和/或大小)。
例如，在一个预期的操作中，包含输出驱动器400的存储器装置(例如，图1的存储器装置100)可在第一模式(例如，低功率模式)下操作(例如，如由客户和/或供应商所要，和/或响应于使用案例)。在此模式下，控制单元410可将一或多个控制信号传达到开关单元414以将节点N3耦合到晶体管M6。因此，在此模式下，主驱动器404经配置呈NMOS/NMOS配置(即，NMOS晶体管M6和NMOS晶体管M7耦合到节点N3)。此外，在此模式下，可启用缓冲器406(即，经由使能信号EN CTRL1)，且缓冲器406可将上拉数据信号PU Data传达到晶体管M6的栅极。响应于上拉数据信号PU Data为高，晶体管M6可导通，且节点N3可耦合到供应电压VSupply_1，在此实例中，所述供应电压为相对较低的供应电压(例如，1.2伏特、1.1伏特、0.5伏特或另一电压)。
作为另一实例，包含输出驱动器400的存储器装置(例如，图1的存储器装置100)可在第二模式(例如，高功率模式)下操作(例如，如有客户和/或供应商所要，和/或响应于使用案例)。在此模式下，控制单元410可将一或多个控制信号传达到开关单元414以将节点N3耦合到晶体管M5。因此，在此模式下，主驱动器404经配置呈PMOS/NMOS配置(即，PMOS晶体管M5和NMOS晶体管M7耦合到节点N3)。此外，在此模式下，可启用反相器408(即，经由使能信号EN CTRL2)，且变换器408可将上拉数据信号PUData传达到晶体管M5。响应于上拉数据信号PU Data为高，晶体管M5可导通，且节点N3可耦合到供应电压VSupply_2，在此实例中，所述供应电压为相对较高的供应电压(例如，2.5伏特、1.8伏特、1.2伏特或另一电压)。
如本文中所述，控制单元410可将一或多个控制信号传达到开关单元414以用于配置一或多个开关，使得节点N3可耦合到供应电压VSupply_1(即，经由晶体管M6)或供应电压VSupply_2(即，经由晶体管M5)。根据各种实施例，从控制单元410发送到开关单元414的一或多个控制信号可响应于用户动作(例如，选择低功率模式或高功率模式)。更具体地，可响应于用户动作来动态地产生一或多个控制信号。替代或另外，在一些实施例中，从控制单元410发送到开关单元414的一或多个控制信号可响应于一或多个设置(例如，一或多个模式寄存器设置(例如，经由一或多个模式寄存器位设置))。
应注意，输出驱动器400经提供为实例输出驱动器，且其它可能的输出驱动器配置在本发明的范围内。例如，经配置使得输出节点(例如，DQ节点)可以选择性地经由第一上拉晶体管(例如，PMOS晶体管)耦合到第一供应电压或经由第二上拉晶体管(例如，NMOS晶体管)耦合到第二供应电压的任何输出驱动器在本发明的范围内。
图5描绘根据本发明的各种实施例的系统500。系统500(其在本文中也可被称为“系统级封装”或“半导体封装”)包含主机502、中介层504和衬底506。系统500进一步包含硅通孔(TSV)505、TSV 508和装置510，其可包含例如多个DRAM裸片(例如，DRAM裸片的高带宽存储器(HBM)堆叠)。
装置510可包含核心裸片514及逻辑裸片516。核心裸片514可包含多个DRAM裸片，且逻辑裸片516可包含电路系统(例如，例如图1的输入/输出电路162的接口电路系统和/或其它电路系统)。在一些实施例中，核心裸片514和逻辑裸片516可经由TSV连接。
系统500，且更具体地逻辑裸片516，还可包含输入/输出装置512，所述输入/输出装置512例如包含用于将装置510耦合到主机502和/或其它装置的多个微凸块。尽管图5说明仅经由三(3)个微凸块耦合到主机502的装置510，但装置510可经由任意数目个微凸块(例如，输入/输出装置512的每一所说明微凸块)耦合到主机502。作为非限制性实例，逻辑裸片516可包含用于将输出信号驱动到主机502的一或多个输出驱动器(例如，图4A和4B中所说明的输出驱动器400/400′)。如本文中所描述，经由将输出驱动器(例如，逻辑裸片516的)的晶体管(例如，图4A和4B的晶体管M5或晶体管M6)自DQ节点(例如，图4A和4B的输出节点N3)解耦，可减小DQ节点的电容值。因此，在至少实施例中，可增强逻辑裸片516与主机502之间的通信(例如，可增加逻辑裸片516与主机502之间的通信的速度)。
图6为根据本发明的各种实施例的操作输出装置的实例方法600的流程图。可根据本发明中所描述的至少一个实施例来布置方法600。在一些实施例中，方法600可由例如图1的存储器装置100、图4A的装置400、图4B的装置400′、图5的系统500、图7的装置700和/或图8的系统800或另一装置或系统执行。尽管经说明为离散块，但各种块可被划分成额外块，组合成更少块，或消除，此取决于所要的实施方案。
方法600可在框602处开始，其中可将输出节点耦合到第一晶体管，且方法600可进行到框604。例如，响应于至少一个控制信号(例如，经由图4A和4B的控制单元410产生)，可经由开关单元(例如，图4A的开关单元414)将输出节点(例如，图4A和4B的节点N3)耦合到第一晶体管(例如，晶体管M6)，所述开关单元可包含一或多个开关(例如，图4B的开关S1和S2)。此外，例如，可将可包含NMOS晶体管的第一晶体管耦合到第一供应电压(例如，供应电压VSupply_1)。
在框604处，可经由第一晶体管将输出节点耦合到第一供应电压，且方法600可进行到框606。例如，响应于来自预驱动器(例如，图4A和4B的预驱动器402)的信号，第一晶体管(例如，图4A和4B的晶体管M6)可导通以将第一供应电压(例如，供应电压VSupply_1)耦合到输出节点(例如，节点N3)，所述输出节点可包含或可耦合到输入/输出(DQ)垫。例如，供应电压VSupply_1可大约为1.2伏特、1.1伏特、0.5伏特或其它电压。
在框606处，可将输出节点耦合到第二晶体管，且方法600可进行到框608。例如，响应于至少一个控制信号(例如，经由图4A和4B的控制单元410产生)，输出节点(例如，图4A和4B的节点N3)可经由开关单元(例如，图4A的开关单元414)耦合到第二晶体管(例如，晶体管M5)，所述开关单元可包含一或多个开关(例如，图4B的开关S1和开关S2)。此外，例如，可包含PMOS晶体管的第二晶体管可耦合到第二供应电压(例如，供应电压VSupply_2)。
在框608处，可经由第二晶体管将输出节点耦合到第二供应电压。例如，响应于来自预驱动器(例如，图4A和4B的预驱动器402)的信号，第二晶体管(例如，图4A和4B的晶体管M5)可导通以将第一供应电压(例如，供应电压VSupply_2)耦合到输出节点(例如，节点N3)，所述输出节点可包含或可耦合到DQ垫。例如，供应电压VSupply_2(其可为大约1.2伏特、1.8伏特、2.5伏特，或另一电压)可比供应电压VSupply_1大。
可对方法600作出修改、添加或省略而背离本发明的范围。例如，方法600的操作可以不同次序实施。此外，概述的操作和动作仅提供作为实例，且操作和动作中的一些可为任选的，可经组合为较少的操作和动作，或可扩展为额外操作和动作，而不背离所揭示实施例的实质。例如，方法可包含一或多个动作，其中一或多个控制信号可从控制单元(例如，图4A和图4B的控制单元410)传达到开关单元(例如，图4A的开关单元414)用于将输出节点耦合到第一晶体管或第二晶体管。此外，方法可包含一或多个动作，其中控制单元可接收一或多个信号(例如，使能信号、控制信号、模式寄存器信号)。此外，例如，方法可包含一或多个动作，其中可在预驱动器(例如，图4A和4B的预驱动器402)处接收一或多个信号(例如，使能信号和/或数据信号)。此外，方法可包含一或多个动作，其中一或多个信号可从预驱动器(例如，图4A和4B的预驱动器402)传达到第一晶体管(例如，图4A和4B的晶体管M6)、第二晶体管(例如，图4A和4B的晶体管M 5)、第三晶体管(例如，图4A和4B的晶体管M7)和/或开关单元(例如，图4A的开关单元414)。此外，一种方法可包含动作，其中输出节点耦合到参考电压(例如，接地电压)(例如，经由图4A和4B的晶体管M7)。
还揭示存储器装置。根据各种实施例，存储器装置可包含一或多个存储器单元阵列，例如存储器单元阵列102(参见图1)。一或多个存储器单元阵列可包含多个存储器单元。
图7为根据本文中所描述的一或多个实施方案实施的计算机装置700的简化框图。可包含例如半导体装置的存储器装置700包含存储器阵列702和接口电路系统704。可包含多个存储体的存储器阵列702可包含多个存储器单元。
接口电路系统704可与存储器阵列702可操作地耦合，以使得能够从存储器阵列702内的任何或所有存储器单元读取数据或将数据写入到存储器阵列702内的任何或所有存储器单元。可包含一或多个输出驱动器的接口电路系统704可经配置用于实施在本文中所揭示的一或多个实施例。例如，在一些实施例中，根据本文中所揭示的各种实施例，可包含例如图4A和4B的输出驱动器400/400′的接口电路系统704可经配置以响应于至少一个控制信号将输出节点(例如，DQ节点)耦合到第一供应电压(例如，经由第一晶体管)，且响应于至少另一个控制信号将输出节点耦合到第二供应电压(例如，经由第二晶体管)。
还揭示一种系统。根据各种实施例，所述系统可包含存储器装置，所述存储器装置包含多个存储体，每一存储体具有存储器单元的阵列。每一存储器单元可包含存取晶体管和与所述存取晶体管可操作地耦合的存储元件。
图8为根据本文中所描述的一或多个实施方案实施的电子系统800的简化框图。电子系统800包含至少一个输入装置802，其可包含例如键盘、鼠标或触摸屏。电子系统800进一步包含至少一个输出装置804，例如监视器、触摸屏或扬声器。输入装置802和输出装置804不必彼此分离。装置800进一步包含存储装置806。输入装置802、输出装置804和存储器装置806可耦合到处理器808。电子系统800进一步包含耦合到处理器808的存储器装置810。可包含图7的存储器装置700的存储器装置810可包含存储器单元阵列。电子系统800可包含例如计算、处理、工业或消费产品。例如但非限制性，系统800可包含个人计算机或计算机硬件组件，服务器或其网络硬件组件、数据库引擎、入侵防御系统、手持式装置、平板计算机、电子笔记本、相机、电话、音乐播放器、无线装置、显示器、芯片组、游戏、车辆或其它已知系统。
如本文中所描述，(例如，存储器装置的)输出驱动器可经配置以在低电平供应电压下(例如，以NMOS/NMOS配置)操作而不利用PMOS晶体管，所述PMOS晶体管可能无法在低电压电平下恰当地操作。输出驱动器还可经配置以在利用PMOS晶体管和NMOS晶体管(例如，以PMOS/NMOS配置)的同时在高电平供应电压下操作，此可改进信号完整性。
本发明的各种实施例可包含输出驱动器。输出驱动器可包含预驱动器和耦合到预驱动器的主驱动器。主驱动器可包含至少一个开关和耦合在第一供应电压与至少一个开关之间的第一晶体管。所述主驱动器还可包含耦合在第二不同供应电压与所述至少一个开关之间的第二晶体管。至少一个开关可经配置以响应于接收到控制信号而将输出驱动器的输出节点耦合到第一晶体管和第二晶体管中的一个。所述主驱动器还可包含耦合在参考电压与所述输出节点之间的第三晶体管。
本发明的一或多个其它实施例包含一种操作输出驱动器的方法。所述方法可包含响应于至少一个控制信号，将输出驱动器的输出节点耦合到第一晶体管，所述第一晶体管耦合到第一供应电压。所述方法还可包含响应于至少一个控制信号经由第一晶体管将输出节点耦合到第一供应电压。所述方法可进一步包含响应于至少另一个控制信号将输出节点耦合到第二晶体管，所述第二晶体管耦合到第二供应电压。此外，所述方法可包含响应于至少另一个控制信号经由第二晶体管将输出节点耦合到第二供应电压。
本发明的额外实施例包含电子系统。所述电子系统可包含至少一个输入装置、至少一个输出装置以及可操作地耦合到所述输入装置和所述输出装置的至少一个处理器装置。所述电子系统还可包含至少一个存储器装置，所述至少一个存储器装置可操作地耦合到至少一个处理器装置且包括包含至少一个输出驱动器的接口电路系统。至少一个输出驱动器可包含输出节点。至少一个输出驱动器可进一步包含经配置以耦合到第一供应电压的第一晶体管。此外，至少一个输出驱动器可包含第二晶体管，所述第二晶体管经配置以耦合到第二供应电压。至少一个输出驱动器可进一步包含开关单元，所述开关单元经配置以响应于接收到控制信号而将输出节点耦合到第一晶体管和第二晶体管中的一个。
根据通常实务，图示中所说明的各种特征可未按比例描绘。本文发明中所呈现的说明不意欲为任何特定设备(例如，装置、系统等)或方法的实际视图，而仅为用以阐述本发明的各种实施例的理想化表示。因此，为清楚性起见，可任意扩展或减少各种特征的尺寸。另外，为清楚性起见，可简化一些图式。因此，图式可能未描绘给定设备(例如，装置)的所有组件或特定方法的所有操作。
如本文中所使用，术语“装置”或“存储器装置”可包含具有存储器的装置，但不限于仅具有存储器的装置。例如，装置或存储器装置可包含存储器、处理器和/或其它组件或功能。例如，装置或存储器装置可包含单片系统(SOC)。
本文中且尤其在所附权利要求书(例如，所附权利要求书的主体)中所使用的术语通常意欲为“开放式”术语(例如，术语“包含(including)”应解释为“包含但不限于”，术语“具有(having)”应解释为“至少具有”，术语“包含(include)”应解释为“包含但不限于”等)。
另外，如果意欲使所引用权利要求列举为特定数目，那么将在权利要求中明确列述此一意图，而在无此列举时，那么不存在此意图。例如，作为理解的辅助，以下随附权利要求书可含有使用说明性短语“至少一个”及“一或多个”来说明权利要求列举。然而，此些短语的使用不应解释为暗指由不定冠词“一(a或an)”引用的权利要求列举限制含有此所引用权利要求列举的任何特定权利要求为仅含有一个此列举的实施例，即使当相同权利要求包含说明性短语“一或多个”或“至少一个”且例如“一(a或an)”的不定冠词(例如，“一(a)”及/或“一(an)”应解释为意指“至少一个”或“一或多个”)；对于用于引用权利要求列举的定冠词的使用也如此。如本文中所使用，术语“和/或”包含相关联所列物项中的一或多个的任何及全部组合。
另外，即使明确地列述特定体数目个所引用权利要求列举，仍将理解，此列举应解释为意指至少所列述的数目(例如，“两个列举”的明了列述，而无其它修饰语，意指至少两个列举，或两个或多于两个列举)。此外，在其中使用类似于“A、B和C等中的至少一个”或“A、B和C等中的一或多个”的惯例的情况下，通常此构造旨在包含单独的A、单独的B、单独的C、A和B一起、A和C一起、B和C一起、或A，B和C一起等。例如，术语“和/或”的使用旨在以此方式解释。
此外，无论是在说明书、权利要求书还是图式中，呈现两个或多于两个替代术语的任何分离词语和/或短语都应理解为考虑包含所述术语中的一个、所述术语中的任何一个或两个术语的可能性。例如，短语“A或B”应被理解成包含“A”或“B”或“A和B”的可能性。
另外，术语“第一”、“第二”、“第三”等的使用在本文中不一定用于表示元件的特定次序或数目。通常，术语“第一”、“第二”、“第三”等用于区分不同元件作为通用识别符。在不存在术语“第一”、“第二”、“第三”等表示特定次序的展示的情况下，这些术语不应理解为表示特定次序。此外，在不存在术语“第一”、“第二”、“第三”等表示特定数目的元件的展示的情况下，这些术语不应被理解为表示特定数目的元件。
上文所描述并在附图中说明的本发明的实施例不限制本发明的范围，本发明的范围囊括在所附权利要求书及其合法等同物的范围内。任何等效的实施例都在本发明的范围内。实际上，除本文中所展示和描述的那些(例如，所描述元件的替代性有用组合)外，所属领域的技术人员自本说明将明了本发明的各种修改。这些修改和实施例也属于所附权利要求书及等效物的范围内。

Claims (20)

1.一种输出驱动器，其包括：
预驱动器；及
主驱动器，其耦合到所述预驱动器，且包含：
至少一个开关；
第一晶体管，其耦合在第一供应电压与所述至少一个开关之间；
第二晶体管，其耦合在第二不同供应电压与所述至少一个开关之间，所述至少一个开关经配置以响应于接收到控制信号而将输出节点耦合到所述第一晶体管和所述第二晶体管中的一个；及
第三晶体管，其耦合在参考电压与所述输出节点之间。
2.根据权利要求1所述的输出驱动器，其中所述第一晶体管包括n沟道金属氧化物半导体NMOS，所述第二晶体管包括p沟道金属氧化物半导体PMOS，且所述第一供应电压小于所述第二不同供应电压。
3.根据权利要求1所述的输出驱动器，其中所述输出节点包括输入/输出(DQ)垫。
4.根据权利要求1所述的输出驱动器，其中所述预驱动器包括：
缓冲器，其经配置以接收第一数据信号和第二控制信号并将第一驱动器信号传达到所述第二晶体管的栅极；
第一反相器，其经配置以接收第二数据信号和第三控制信号，并将第二驱动器信号传达到所述第一晶体管的栅极；及
第二反相器，其经配置以接收第三数据信号和第四控制信号，并将第三驱动信号传达到所述第三晶体管的栅极。
5.根据权利要求4所述的输出驱动器，其进一步包括控制单元，所述控制单元经配置以基于所述第二控制信号、所述第三控制信号和所述第四控制信号中的至少一个来产生所述第一控制信号。
6.根据权利要求5所述的输出驱动器，其中所述控制单元经进一步配置以接收基本上等于所述第二不同供应电压的供应电压。
7.根据权利要求1所述的输出驱动器，其中所述至少一个开关包括：
第一开关，其用于将所述第一晶体管耦合到所述输出节点；及
第二开关，其用于将所述第二晶体管耦合到所述输出节点。
8.根据权利要求7所述的输出驱动器，其中所述第一开关的大小小于所述第一晶体管的大小，且所述第二开关的大小小于所述第二晶体管的大小。
9.根据权利要求1所述的输出驱动器，其中所述第一供应电压小于所述第二不同供应电压。
10.一种用于操作输出驱动器的方法，其包括：
响应于至少一个控制信号，将输出节点耦合到第一晶体管，所述第一晶体管耦合到第一供应电压；
响应于所述至少一个控制信号，经由所述第一晶体管将所述输出节点耦合到所述第一供应电压；
响应于至少另一个控制信号，将所述输出节点耦合到第二晶体管，所述第二晶体管耦合到第二供应电压；及
响应于所述至少另一个控制信号，经由所述第二晶体管将所述输出节点耦合到所述第二供应电压。
11.根据权利要求10所述的方法，其中将所述输出节点耦合到所述第一晶体管包括将所述输出节点耦合到p沟道金属氧化物半导体PMOS晶体管，所述PMOS晶体管耦合到具有第一电压电平的所述第一供应电压。
12.根据权利要求11所述的方法，其中将所述输出节点耦合到所述第二晶体管包括将所述输出节点耦合到n沟道金属氧化物半导体NMOS晶体管，所述NMOS晶体管耦合到具有小于所述第一电压电平的第二电压电平的所述第二供应电压。
13.根据权利要求10所述的方法，其中将所述输出节点耦合到所述第一晶体管包括经由开关将所述输出节点耦合到所述第一晶体管，其中所述开关的大小小于所述第一晶体管的大小。
14.根据权利要求10所述的方法，其中将所述输出节点耦合到所述第二晶体管包括经由开关将所述输出节点耦合到所述第二晶体管，其中所述开关的大小小于所述第二晶体管的大小。
15.根据权利要求10所述的方法，其中将所述输出节点耦合到所述第一晶体管包括经由第一开关将所述输出节点耦合到所述第一晶体管，其中将所述输出节点耦合到所述第二晶体管包括经由第二开关将所述输出节点耦合到所述第二晶体管。
16.一种电子系统，其包括：
至少一个输入装置；
至少一个输出装置；
至少一个处理器装置，其可操作地耦合到所述输入装置和所述输出装置；及
至少一个存储器装置，其可操作地耦合到所述至少一个处理器装置且包括包含至少一个输出驱动器的接口电路系统，所述至少一个输出驱动器包括：
输出节点；
第一晶体管，其耦合到第一供应电压；
第二晶体管，其耦合到第二供应电压；及
开关单元，其经配置以响应于接收到控制信号而将所述输出节点耦合到所述第一晶体管和所述第二晶体管中的一个。
17.根据权利要求16所述的电子系统，其中所述第一晶体管包括n沟道金属氧化物半导体NMOS晶体管，且所述第二晶体管包括p沟道金属氧化物半导体PMOS晶体管。
18.根据权利要求17所述的电子系统，其中所述第一供应电压比所述第二供应电压小。
19.根据权利要求17所述的电子系统，其中：
所述第一晶体管的第一端子经配置以耦合到所述第一供应电压，所述第一晶体管的第二端子耦合到所述开关单元，且所述第一晶体管的栅极经配置以接收来自预驱动器的第一信号；及
所述第二晶体管的第一端子经配置以耦合到所述第二供应电压，所述第二晶体管的第二端子耦合到所述开关单元，且所述第二晶体管的栅极经配置以接收来自所述预驱动器的第二信号。
20.根据权利要求16所述的电子系统，其中第一晶体管和所述第二晶体管中的每一个的大小大于所述开关单元的开关的大小。
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