TWI705455B

TWI705455B - 阻抗變換網路及包括其之記憶體模組

Info

Publication number: TWI705455B
Application number: TW108123371A
Authority: TW
Inventors: 志新余; 張波
Original assignee: 友懋國際科技股份有限公司
Priority date: 2019-07-03
Filing date: 2019-07-03
Publication date: 2020-09-21
Also published as: TW202103159A

Abstract

本發明公開一種包括阻抗變換網路的記憶體模組，其包括輸入/輸出接腳、記憶體晶片及阻抗變換網路。記憶體晶片連接於輸入/輸出接腳，阻抗變換網路連接於記憶體晶片及輸入/輸出接腳之間以提供訊號傳輸路徑。阻抗變換網路於連接輸入/輸出接腳處具有第一線寬，於連接記憶體晶片處具有第二線寬，且阻抗變換網路具有沿著訊號傳輸路徑且由第一線寬漸變至第二線寬的漸變結構。其中，漸變結構用於分別於輸入/輸出接腳處及記憶體晶片處阻抗匹配。

Description

阻抗變換網路及包括其之記憶體模組

本發明涉及一種阻抗變換網路及包括其之記憶體模組，特別是涉及一種具有漸變結構的阻抗變換網路及包括其之記憶體模組。

現有記憶體模組上的記憶體晶片的輸入/輸出接腳負載會影響記憶體模組上的訊號走線特性阻抗，從而影響訊號完整性並降低性能。

在記憶體模組中，朝向記憶體連接器的第一個記憶體晶片的輸入/輸出接腳負載與記憶體模組上的其餘記憶體晶片相比，對訊號走線阻抗的影響更大，因為其訊號上升速度相對較快。換言之，第一個記憶體晶片將使特性阻抗在第一個記憶體晶片的位置迅速變化。

故，如何通過電路設計的改良，來最大限度地減少第一個記憶體晶片的輸入/輸出接腳負載造成的影響，來提高記憶體模組的性能，已成為該項事業所欲解決的重要課題之一。

本發明所要解決的技術問題在於，針對現有技術的不足提供一種具有漸變結構的阻抗變換網路及包括其之記憶體模組。

為了解決上述的技術問題，本發明所採用的其中一技術方案是，提供一種包括阻抗變換網路的記憶體模組，其包括輸入/輸出接腳、記憶體晶片及阻抗變換網路。記憶體晶片連接於輸入/輸出接腳，阻抗變換網路連接於該記憶體晶片及輸入/輸出接腳之間以提供訊號傳輸路徑，於連接輸入/輸出接腳處具有第一線寬，於連接記憶體晶片處具有第二線寬，且阻抗變換網路具有沿著訊號傳輸路徑且由第一線寬漸變至第二線寬的漸變結構。其中，漸變結構用於分別於輸入/輸出接腳處及記憶體晶片處阻抗匹配。

為了解決上述的技術問題，本發明所採用的另外一技術方案是，提供一種阻抗變換網路，連接於記憶體模組及輸入/輸出接腳之間以提供訊號傳輸路徑，阻抗變換網路包括漸變結構，其於連接輸入/輸出接腳處具有第一線寬，於連接記憶體晶片處具有第二線寬，且漸變結構具有沿著訊號傳輸路徑由第一線寬漸變至第二線寬的寬度。其中，漸變結構用於分別於輸入/輸出接腳處及記憶體晶片處阻抗匹配。

本發明的其中一有益效果在於，本發明所提供的阻抗變換網路及包括其之記憶體模組，其能通過設計具有漸變結構的阻抗變換網路，來最大限度地減少第一個記憶體晶片的輸入/輸出接腳負載造成的影響，進而提高記憶體模組的性能。

更進一步來說，通過設計阻抗變換網路的漸變結構的尺寸，來達到調整個別阻抗以滿足共軛匹配條件，可降低訊號的反射，進而大幅改善訊號完整性。

為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。

以下是通過特定的具體實施例來說明本發明所公開有關“阻抗變換網路及包括其之記憶體模組”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不悖離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。

應當可以理解的是，雖然本文中可能會使用到“第一”、“第二”、“第三”等術語來描述各種元件或者訊號，但這些元件或者訊號不應受這些術語的限制。這些術語主要是用以區分一元件與另一元件，或者一訊號與另一訊號。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。

[第一實施例]

參閱圖1，其為本發明第一實施例的記憶體模組的示意圖。如圖1所示，本發明第一實施例提供一種包括阻抗變換網路的記憶體模組1，其包括輸入/輸出接腳IOPIN、記憶體晶片MIC及阻抗變換網路ITN。

記憶體晶片MIC連接於輸入/輸出接腳IOPIN，阻抗變換網路ITN連接於記憶體晶片MIC及輸入/輸出接腳IOPIN之間以提供訊號傳輸路徑。

因此，為了在第一個記憶體晶片處最大程度降低特性阻抗的快速變化，本發明引入了阻抗變換網路ITN，以在記憶體晶片MIC及輸入/輸出接腳IOPIN之間實現阻抗變換。在本實施例中，阻抗變換網路ITN是一種提供阻抗漸變的網路。

請進一步參考圖2，其為本發明第一實施例的記憶體模組的等效阻抗示意圖。如圖2所示，在本實施例中，以記憶體模組1中，阻抗變換網路ITN連接輸入/輸出接腳IOPIN處為觀察點，朝向輸入/輸出接腳IOPIN方向會得到等效後的輸入端阻抗ZLeadIn，朝向阻抗變換網路ITN及記憶體晶片MIC處會得到等效後的第一阻抗ZLTN1。另一方面，若以記憶體模組1中，阻抗變換網路ITN連接記憶體晶片MIC處為觀察點，朝向阻抗變換網路ITN及輸入/輸出接腳IOPIN方向會得到等效後的第二阻抗ZLTN2，朝向阻抗變換網路ITN連接記憶體晶片MIC處會得到等效後的第一部份阻抗Z1sec。其中，記憶體晶片MIC的等效阻抗為Z1ICL，而阻抗變換網路ITN與記憶體晶片MIC之間的連接線的等效阻抗為負載阻抗ZLoaded。

因此，由圖2可知，第一部份阻抗Z1sec可由負載阻抗ZLoaded與記憶體晶片MIC並聯於等效阻抗Z1ICL而得，如下式(1)所示：

Z1sec=ZLoaded//Z1ICL…式(1)

因此，在尚未設置阻抗變換網路ITN的情況下，可得輸入端阻抗ZLeadIn與第一部份阻抗Z1sec之間的反射係數

如下式(2)所示：

…式(2)

由上式(2)可知，當輸入端阻抗ZLeadIn與第一部份阻抗Z1sec相同時，反射係數

為0，亦即在輸入端阻抗ZLeadIn與第一部份阻抗Z1sec之間不存在訊號反射。另一方面，當輸入端阻抗ZLeadIn與第一部份阻抗Z1sec不同時，反射係數

不為0，產生訊號反射。

舉例而言，若輸入端阻抗ZLeadIn為40W，且第一部份阻抗Z1sec為20W，則可得反射係數

為0.333，也就是說，會有33.3%的輸入訊號被反射回訊號源。

而在本實施例中，設置了阻抗變換網路ITN，其用意在於將輸入端阻抗ZLeadIn變換為第一部份阻抗Z1sec，同時，輸入端阻抗ZLeadIn應共軛匹配於第一阻抗ZLTN1，且第一部份阻抗Z1sec應共軛匹配於第二阻抗ZLTN2。

為了實現上述條件，可參閱圖3，其為本發明第一實施例的阻抗變換網路的示意圖。如圖所示，阻抗變換網路ITN1於連接輸入/輸出接腳IOPIN處具有第一線寬L1，於連接記憶體晶片MIC處具有第二線寬L2，且阻抗變換網路具有沿著訊號傳輸路徑P1且由第一線寬L1漸變至第二線寬L2的漸變結構。其中，漸變結構用於分別於輸入/輸出接腳IOPIN處及記憶體晶片MIC處阻抗匹配。

更詳細而言，可設計第一線寬L1及第二線寬L2的大小來分別實現第一阻抗ZLTN1及第二阻抗ZLTN2。具體來說，設計第一線寬L1及第二線寬L2的大小以滿足以下式(3)及式(4)：

ZLeadIn= ZLTN1 ^*…式(3)

Z1sec = ZLTN2 ^*…式(4)

其中，符號” ^*”代表共軛匹配。在訊號源給定的情況下，輸出功率取決於負載阻抗與訊號源阻抗之比值，當兩者相等，輸出功率最大。而當負載阻抗與訊號源阻抗共軛時，能夠實現功率的最大傳輸。

在本實施例中，第一線寬L1小於第二線寬L2，且漸變結構具有梯形結構，其沿著訊號傳輸路徑P1向連接於記憶體晶片MIC處漸增。

換言之，本發明為了解決負載阻抗不滿足共軛匹配的條件，而在負載及訊號源之間加上阻抗變換網路ITN，使負載阻抗變換為訊號源阻抗的共軛，進而實現阻抗匹配。

因此，通過設計具有漸變結構的阻抗變換網路，可最大限度地減少第一個記憶體晶片的輸入/輸出接腳負載造成的影響，進而提高記憶體模組的性能。

[第二實施例]

參閱圖4，其為本發明第二實施例的阻抗變換網路的示意圖。如圖4所示，類似的，阻抗變換網路ITN2同樣具有漸變結構，其不同之處在於，本實施例的漸變結構具有階梯結構。更詳細而言，本實施例的第一線寬L1小於第二線寬L2，其中，階梯結構具有多個階梯，且具有由第一線寬L1漸變至第二線寬L2的多個階梯線寬Ls0、Ls1、…、LsN，以及多個階梯線長W0、W1、…、WN。

其中，階梯線長W0、W1、…、WN均大於0，並且，可設計階梯線寬Ls0、Ls1、…、LsN及階梯線長W0、W1、…、WN來實現多個階梯阻抗Z0、Z1、…、ZN，同時，多個階梯阻抗Z0、Z1、…、ZN同樣需要滿足上式(3)、(4)的共軛匹配條件，亦即ZLeadIn= ZLTN1*以及Z1sec = ZLTN2*。

因此，可進一步參閱圖5，其為本發明第二實施例的阻抗變換網路的另一示意圖。

舉例來說，此範例的阻抗變換網路ITN3的階梯結構具有4個階梯，其具有由第一線寬L1漸變至第二線寬L2的4個階梯線寬Ls0、Ls1、Ls2、Ls3、4個階梯線長W0、W1、W2、W3及4個階梯阻抗Z0、Z1、Z2及Z3。

因此，輸入端阻抗ZLeadIn與第一部份阻抗Z1sec之間的反射係數

如下式(5)所示：

…式(5)

其中，第一阻抗ZLTN1為階梯阻抗Z0，且第二阻抗ZLTN2為階梯阻抗Z3，

為階梯阻抗Z0及Z1之間的反射係數，

為階梯阻抗Z1及Z2之間的反射係數，

為階梯阻抗Z2及Z3之間的反射係數。

因此，假使設計階梯線寬Ls0、Ls1、Ls2、Ls3及階梯線長W0、W1、W2、W3，使階梯阻抗Z0、Z1、Z2及Z3分別為40 W、35 W、30 W及20 W，可計算得反射係數

為0.172。也就是說，輸入訊號將會有17.2%反射回訊號源。

因此，與上述未設置阻抗變換網路的範例比較，其反射係數

為0.333，因此，反射係數將下降16.1%。很明顯的，通過本發明設計的阻抗變換網路，可大幅改善訊號完整性。然而，本發明不以上述所舉的例子為限。

請參考圖6及圖7，其分別為本發明的阻抗變換網路的實際設置俯視圖及阻抗曲線圖。如圖6所示，在印刷電路板上設置有阻抗變換網路ITN，並且，訊號傳輸路徑並非限於直線，亦可在轉彎處設置適當的阻抗值，使其滿足上式(3)、(4)的共軛匹配條件。

如圖7所示，其分別顯示了採用本發明的阻抗變換網路以及Patriot Memory所製造的Viper系列記憶體的阻抗曲線，其中，縱軸代表阻抗值(W)，橫軸代表時間(s)，Viper系列記憶體明顯偏離了JEDEC固態技術協會對於記憶體模組所規範負載後的阻抗值40W，然而，採用本發明的阻抗變換網路，可使阻抗穩定維持在JEDEC規範負載後的阻抗值40W附近，因此滿足了上述共軛匹配的條件，同時可大幅改善訊號完整性。

[實施例的有益效果]

以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。

1:記憶體模組

IOPIN:輸入/輸出接腳

MIC:記憶體晶片

ITN、ITN1、ITN2、ITN3:阻抗變換網路

ZLeadIn:輸入端阻抗

ZLTN1:第一阻抗

ZLTN2:第二阻抗

Z1sec:第一部份阻抗

Z1ICL:等效阻抗

L1:第一線寬

L2:第二線寬

Ls0、Ls1、Ls2、Ls3、…、LsN:階梯線寬

W0、W1、W2、W3、…、WN:階梯線長

Z0、Z1、Z2、Z3、…、ZN:階梯阻抗

P1:訊號傳輸路徑

ZLoadad:負載阻抗

圖1為本發明第一實施例的記憶體模組的示意圖。

圖2為本發明第一實施例的記憶體模組的等效阻抗示意圖。

圖3為本發明第一實施例的阻抗變換網路的示意圖。

圖4為本發明第二實施例的阻抗變換網路的示意圖。

圖5為本發明第二實施例的阻抗變換網路的另一示意圖。

圖6為本發明的阻抗變換網路的實際設置俯視圖。

圖7為本發明的阻抗變換網路的阻抗曲線圖。

1:記憶體模組

IOPIN:輸入/輸出接腳

MIC:記憶體晶片

ITN:阻抗變換網路

Claims

一種包括阻抗變換網路的記憶體模組，其包括：一輸入/輸出接腳；一記憶體晶片，耦接於該輸入/輸出接腳；一阻抗變換網路，連接於該記憶體晶片及該輸入/輸出接腳之間以提供一訊號傳輸路徑，於連接該輸入/輸出接腳處具有一第一線寬，於連接該記憶體晶片處具有一第二線寬，且該阻抗變換網路具有沿著該訊號傳輸路徑且由該第一線寬漸變至該第二線寬的一漸變結構；其中該漸變結構用於分別於該輸入/輸出接腳處及該記憶體晶片處阻抗匹配。
如申請專利範圍第1項所述的包括阻抗變換網路的記憶體模組，其中該漸變結構具有一階梯結構。
如申請專利範圍第2項所述的包括阻抗變換網路的記憶體模組，其中該第一線寬小於該第二線寬，且該階梯結構具有由該第一線寬漸變至該第二線寬的多個階梯線寬。
如申請專利範圍第1項所述的包括阻抗變換網路的記憶體模組，其中該漸變結構具有一梯形結構。
如申請專利範圍第4項所述的包括阻抗變換網路的記憶體模組，其中該第一線寬小於該第二線寬，且該梯形結構係沿著該訊號傳輸路徑向連接於該記憶體晶片處漸增。
一種阻抗變換網路，連接於一記憶體模組及一輸入/輸出接腳之間以提供一訊號傳輸路徑，其包括：一漸變結構，於連接該輸入/輸出接腳處具有一第一線寬，於連接一記憶體晶片處具有一第二線寬，且該漸變結構具有沿著該訊號傳輸路徑由該第一線寬漸變至該第二線寬的寬度，其中該漸變結構用於分別於該輸入/輸出接腳處及該記憶體晶片處阻抗匹配。
如申請專利範圍第6項所述的阻抗變換網路，其中該漸變結構具有一階梯結構。
如申請專利範圍第7項所述的阻抗變換網路，其中該第一線寬小於該第二線寬，且該階梯結構具有由該第一線寬漸變至該第二線寬的多個階梯線寬。
如申請專利範圍第6項所述的阻抗變換網路，其中該漸變結構具有一梯形結構。
如申請專利範圍第9項所述的阻抗變換網路，其中該第一線寬小於該第二線寬，且該梯形結構係沿著該訊號傳輸路徑向連接於該記憶體晶片處漸增。