KR101893182B1 - 데이터 출력 회로 - Google Patents

데이터 출력 회로 Download PDF

Info

Publication number
KR101893182B1
KR101893182B1 KR1020120009984A KR20120009984A KR101893182B1 KR 101893182 B1 KR101893182 B1 KR 101893182B1 KR 1020120009984 A KR1020120009984 A KR 1020120009984A KR 20120009984 A KR20120009984 A KR 20120009984A KR 101893182 B1 KR101893182 B1 KR 101893182B1
Authority
KR
South Korea
Prior art keywords
code
pull
bit
free
level
Prior art date
Application number
KR1020120009984A
Other languages
English (en)
Other versions
KR20130088625A (ko
Inventor
이지왕
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120009984A priority Critical patent/KR101893182B1/ko
Priority to US13/602,232 priority patent/US8749266B2/en
Publication of KR20130088625A publication Critical patent/KR20130088625A/ko
Application granted granted Critical
Publication of KR101893182B1 publication Critical patent/KR101893182B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0278—Arrangements for impedance matching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0298—Arrangement for terminating transmission lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

입력 데이터의 레벨에 응답하여 켈리브레이션 코드에 따른 프리 풀업 코드 및 프리 풀다운 코드 중 하나를 생성하는 프리 코드 생성부; 및 온 다이 터미네이션 코드에 응답하여 선택적으로 활성화되는 복수개의 메인 드라이빙부를 포함하며, 상기 복수개의 메인 드라이빙부의 각 출력은 출력 노드에 공통 연결되고, 활성화된 메인 드라이빙부는 상기 프리 풀업 코드 또는 상기 프리 풀다운 코드에 응답하여 상기 출력 노드를 구동시키는 것을 특징으로 한다.

Description

데이터 출력 회로{Data Outputting Circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 데이터 출력 회로에 관한 것이다.
반도체 집적 회로 중 반도체 메모리 장치는 데이터를 입력 받아 저장하고, 저장된 데이터를 출력하는 장치이다. 그러므로, 반도체 메모리 장치는 데이터를 출력하는 데이터 출력 회로를 포함한다.
도 1은 일반적인 반도체 메모리 장치의 데이터 출력 회로를 도시한 것이다.
일반적인 데이터 출력 회로(1)는 외부 컨트롤러에서 제공되는 온 다이 터미네이션 코드(ODT_code<0:3>) 및 내부 켈리브레이션 회로에서 제공되는 켈리브레이션 코드(cal_code<0:2>)에 응답하여 내부에 저장된 데이터(D_in)를 드라이빙하여 외부로 출력하는 데이터(D_out)을 생성한다. 이때, 상기 온 다이 터미네이션 코드(ODT_code<0:3>) 및 켈리브레이션 코드(cal_code<0:2>)는 반도체 메모리 장치와 외부 회로(컨트롤러)와의 임피던스 미스 매칭(miss matching)을 보상해주기 위한 코드이다. 또한, 상기 켈리브레이션 코드(cal_code<0:2>)는 피코드(Pcode<0:2> 및 엔코드(Ncode<0:2>)를 포함한다.
상기 데이터 출력 회로(1)는 제 1 내지 제 4 드라이빙부(10, 20, 30, 40)를 포함한다.
상기 제 1 드라이빙부(10)는 제 1 프리드라이버(11), 및 제 1 메인 드라이버(12)를 포함한다.
상기 제 1 프리드라이버(11)는 상기 온 다이 터미네이션 코드(ODT_code<0:3>) 중 첫번째 비트(ODT_code<0>)에 따라 입력 데이터(D_in)를 드라이빙하여 제 1 프리 풀업 데이터(pre_data_up<0>), 및 제 1 프리 풀다운 데이터(pre_data_down<0>)를 생성한다.
상기 제 1 메인 드라이버(12)는 상기 켈리브레이션 코드(cal_code<0:2>)에 따라 상기 제 1 프리 풀업 데이터(pre_data_up<0>) 및 상기 제 1 프리 풀다운 데이터(pre_data_down<0>)를 드라이빙하여 출력 노드(Node_out)에 전달한다.
상기 제 2 드라이빙부(20)는 제 2 프리드라이버(21), 및 제 2 메인 드라이버(22)를 포함한다.
상기 제 2 프리드라이버(21)는 상기 온 다이 터미네이션 코드(ODT_code<0:3>) 중 두번째 비트(ODT_code<1>)에 따라 상기 입력 데이터(D_in)를 드라이빙하여 제 2 프리 풀업 데이터(pre_data_up<1>), 및 제 2 프리 풀다운 데이터(pre_data_down<1>)를 생성한다.
상기 제 2 메인 드라이버(22)는 상기 켈리브레이션 코드(cal_code<0:2>)에 따라 상기 제 2 프리 풀업 데이터(pre_data_up<1>) 및 상기 제 2 프리 풀다운 데이터(pre_data_down<1>)를 드라이빙하여 상기 출력 노드(Node_out)에 전달한다.
상기 제 3 드라이빙부(30)는 제 3 프리드라이버(31), 및 제 3 메인 드라이버(32)를 포함한다.
상기 제 3 프리드라이버(31)는 상기 온 다이 터미네이션 코드(ODT_code<0:3>) 중 세번째 비트(ODT_code<2>)에 따라 상기 입력 데이터(D_in)를 드라이빙하여 제 3 프리 풀업 데이터(pre_data_up<2>), 및 제 3 프리 풀다운 데이터(pre_data_down<2>)를 생성한다.
상기 제 3 메인 드라이버(32)는 상기 켈리브레이션 코드(cal_code<0:2>)에 따라 상기 제 3 프리 풀업 데이터(pre_data_up<2>) 및 상기 제 3 프리 풀다운 데이터(pre_data_down<2>)를 드라이빙하여 상기 출력 노드(Node_out)에 전달한다.
상기 제 4 드라이빙부(40)는 제 4 프리드라이버(41), 및 제 4 메인 드라이버(42)를 포함한다.
상기 제 4 프리드라이버(41)는 상기 온 다이 터미네이션 코드(ODT_code<0:3>) 중 네번째 비트(ODT_code<3>)에 따라 상기 입력 데이터(D_in)를 드라이빙하여 제4 프리 풀업 데이터(pre_data_up<3>), 및 제4 프리 풀다운 데이터(pre_data_down<3>)를 생성한다.
상기 제 4 메인 드라이버(42)는 상기 켈리브레이션 코드(cal_code<0:2>)에 따라 상기 제 4 프리 풀업 데이터(pre_data_up<3>) 및 상기 제 4 프리 풀다운 데이터(pre_data_down<3>)를 드라이빙하여 상기 출력 노드(Node_out)에 전달한다. 이때, 상기 출력 노드(Node_out)의 전압 레벨이 출력 데이터(D_out)로서 상기 데이터 출력 회로(1)의 출력으로 출력된다.
도 2는 상기 제 1 드라이빙부(10)의 제 1 프리 드라이버(11) 및 제 1 메인 드라이버(12)를 도시한 것이다.
상기 제 1 프리 드라이버(11)는 낸드 게이트(ND1), 노어 게이트(NOR1), 및 제 1 및 제 2 인버터 체인(11-1, 11-2)을 포함한다. 상기 낸드 게이트(ND1)는 상기 온 다이 터미네이션 코드(ODT_code<0:3>) 중 첫번째 비트(ODT_code<0>) 를 입력 받고 상기 입력 데이터(D_in)를 입력 받는다. 상기 노어 게이트(NOR1)는 상기 온 다이 터미네이션 코드(ODT_code<0:3>) 중 첫번째 비트(ODT_code<0>)의 반전 신호(ODT_codeb<0>)를 입력 받고 상기 입력 데이터(D_in)를 입력 받는다. 상기 제 1 인버터 체인(11-1)은 상기 낸드 게이트(ND1)의 출력을 입력 받아 상기 제 1 프리 풀업 데이터(pre_data_up<0>)를 출력한다. 상기 제 2 인버터 체인(11-2)는 상기 노어 게이트(NOR1)의 출력을 입력 받아 상기 제 1 프리 풀다운 데이터(pre_data_down<0>)를 출력한다.
상기 제 1 메인 드라이버(12)는 제 1 내지 제 12 트랜지스터(P1~P6, N1~N6)를 포함한다. 상기 제 1 트랜지스터(P1)는 게이트에 상기 피코드(Pcode<0:2>)중 첫번째 비트(Pcode<0>)를 입력 받고 소오스에 외부 전압(VDD)이 인가된다. 상기 제 2 트랜지스터(P2)는 게이트에 상기 제 1 프리 풀업 데이터(pre_data_up<0>)를 입력 받고 소오스에 상기 제 1 트랜지스터(P1)의 드레인이 연결되며 드레인에 상기 출력 노드(Node_out)가 연결된다. 상기 제 3 트랜지스터(P3)는 게이트에 상기 피코드(Pcode<0:2>)중 두번째 비트(Pcode<1>)를 입력 받고 소오스에 외부 전압(VDD)이 인가된다. 상기 제 4 트랜지스터(P4)는 게이트에 상기 제 1 프리 풀업 데이터(pre_data_up<0>)를 입력 받고 소오스에 상기 제 3 트랜지스터(P3)의 드레인이 연결되며 드레인에 상기 출력 노드(Node_out)가 연결된다. 상기 제 5 트랜지스터(P5)는 게이트에 상기 피코드(Pcode<0:2>)중 세번째 비트(Pcode<2>)를 입력 받고 소오스에 외부 전압(VDD)이 인가된다. 상기 제 6 트랜지스터(P6)는 게이트에 상기 제 1 프리 풀업 데이터(pre_data_up<0>)를 입력 받고 소오스에 상기 제 5 트랜지스터(P5)의 드레인이 연결되며 드레인에 상기 출력 노드(Node_out)가 연결된다. 상기 제 7 트랜지스터(N1)는 게이트에 상기 엔코드(Ncode<0:2>) 중 첫번째 비트(Ncode<0>)를 입력 받고 소오스에 접지단(VSS)이 연결된다. 상기 제 8 트랜지스터(N2)는 게이트에 상기 제 1 프리 풀다운 데이터(pre_data_down<0>)를 입력 받고 드레인에 상기 출력 노드(Node_out)가 연결되며 소오스에 상기 제 7 트랜지스터(N1)의 드레인이 연결된다. 상기 제 9 트랜지스터(N3)는 게이트에 상기 엔코드(Ncode<0:2>) 중 두번째 비트(Ncode<1>)를 입력 받고 소오스에 접지단(VSS)이 연결된다. 상기 제 10 트랜지스터(N4)는 게이트에 상기 제 1 프리 풀다운 데이터(pre_data_down<0>)를 입력 받고 드레인에 상기 출력 노드(Node_out)가 연결되며 소오스에 상기 제 9 트랜지스터(N3)의 드레인이 연결된다. 상기 제 11 트랜지스터(N5)는 게이트에 상기 엔코드(Ncode<0:2>) 중 세번째 비트(Ncode<2>)를 입력 받고 소오스에 접지단(VSS)이 연결된다. 상기 제 12 트랜지스터(N6)는 게이트에 상기 제 1 프리 풀다운 데이터(pre_data_down<0>)를 입력 받고 드레인에 상기 출력 노드(Node_out)가 연결되며 소오스에 상기 제 11 트랜지스터(N5)의 드레인이 연결된다.
이와 같이 구성된 상기 제 1 드라이빙부(10)는 상기 제 2 내지 제4 드라이빙부(20, 30, 40)와 그 구성이 동일하며, 다만 입력되는 신호만이 서로 다를 뿐이다.
도 2에 개시된 상기 제 1 메인 드라이버(12)는 상기 출력 노드(Node_out)를 구동하기 위하여 각 피코드(Pcode<i>)와 상기 제 1프리 풀업 데이터(pre_data_up<0>)를 입력 받는 트랜지스터들이 서로 직렬로 연결되어 있고, 각 엔코드(Ncode<e>)와 상기 제 1 프리 풀다운 데이터(pre_data_down<0>)를 입력받는 트랜지스터들이 서로 직렬로 연결된다. 그러므로, 도 2에 개시된 상기 제 1 내지 제 4 메인 드라이버(12, 22, 32, 42)를 구동시키기 위해서는 상기 제 1 내지 제 4 프리 드라이버(11, 21, 31, 41)는 큰 구동력을 가져야 한다.
결국, 일반적인 데이터 출력 드라이버는 메인 드라이버의 로딩이 커 전류 소모가 많을뿐더러 고속동작에 적합하지 않다.
본 발명은 전류 소모가 적고 고속동작에 적합한 데이터 출력 회로를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로는 입력 데이터의 레벨에 응답하여 켈리브레이션 코드에 따른 프리 풀업 코드 및 프리 풀다운 코드 중 하나를 생성하는 프리 코드 생성부; 및 온 다이 터미네이션 코드에 응답하여 선택적으로 활성화되는 복수개의 메인 드라이빙부를 포함하며, 상기 복수개의 메인 드라이빙부의 각 출력은 출력 노드에 공통 연결되고, 활성화된 메인 드라이빙부는 상기 프리 풀업 코드 또는 상기 프리 풀다운 코드에 응답하여 상기 출력 노드를 구동시키는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로는 입력 데이터, 엔코드 및 피코드에 응답하여 프리 풀업 코드 및 프리 풀다운 코드를 생성하는 프리 코드 생성부; 및 온 다이 터미네이션 코드에 응답하여 선택적으로 활성화되는 복수개의 메인 드라이부를 포함하며, 상기 복수개의 메인 드라이빙부의 각 출력은 출력 노드를 구동시키고, 상기 프리 풀업 코드 및 상기 프리 풀다운 코드는 활성화된 메인 드라이빙부의 구동력을 결정하는 것을 특징으로 한다.
본 발명은 데이터 출력 회로의 로딩을 줄임으로써, 전류 소모를 줄일 수 있고, 고속동작에 적합하다.
도 1은 일반적인 반도체 메모리 장치의 데이터 출력 회로의 구성도,]
도 2는 도 1에 도시된 제 1 드라이빙부의 구성도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로의 구성도,
도 4는 도 3에 도시된 프리 코드 생성부의 구성도,
도 5는 도 4에 도시된 제 1 비트 생성부의 구성도,
도 6은 도 3에 도시된 제 1 메인 드라이빙부의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로(100)는 도 3에 도시된 바와 같이, 프리 코드 생성부(200), 및 제 1 내지 제 4 메인 드라이빙부(310, 320, 330, 340)를 포함한다.
상기 프리 코드 생성부(200)는 입력 데이터(D_in)의 레벨에 응답하여 켈리브레이션 코드(cal_code<0:2>)에 따른 프리 풀업 코드(pre_code_up<0:2>) 및 프리 풀다운 코드(pre_code_down<0:2>) 중 하나를 생성한다. 예를 들어, 상기 프리 코드 생성부(200)는 상기 입력 데이터(D_in)의 레벨이 하이 레벨이면 상기 켈리브레이션 코드(cal_code<0:2>)에 따른 상기 프리 풀업 코드(pre_code_up<0:2>)를 생성하고, 상기 입력 데이터(D_in)의 레벨이 로우 레벨이면 상기 켈리브레이션 코드(cal_code<0:2>)에 따른 상기 프리 풀다운 코드(pre_code_down<0:2>)를 생성한다. 이때, 상기 켈리브레이션 코드(cal_code<0:2)는 피코드(Pcode<0:2>) 및 엔코드(Ncode<0:2>)를 포함한다. 더욱 상세히 설명하면, 상기 프리 코드 생성부(200)는 상기 입력 데이터(D_in)의 레벨이 하이 레벨이면 상기 피코드(Pcode<0:2>)에 따른 상기 프리 풀업 코드(pre_code_up<0:2>)를 생성하고, 상기 입력 데이터(D_in)의 레벨이 로우 레벨이면 상기 엔코드(Ncode<0:2>)에 따른 상기 프리 풀다운 코드(pre_code_down<0:2>)를 생성한다.
상기 제 1 내지 제 4 메인 드라이빙부(310, 320, 330, 340)는 온 다이 터미네이션 코드(ODT_code<0:2>)에 응답하여 선택적으로 활성화된다. 상기 제 1 내지 제 4 메인 드라이빙부(310, 320, 330, 340)의 각 출력은 출력 노드(Node_out)에 공통 연결되어, 상기 켈리브레이션 코드(cal_code<0:2>)에 응답하여 상기 출력 노드(Node_out)를 구동시킬 구동력을 결정한다. 상기 켈리브레이션 코드(cal_code<0:2>) 및 상기 온 다이 터미네이션 코드(ODT_code<0:3>는 반도체 메모리 장치와 외부 회로(컨트롤러)와의 임피던스 미스 매칭(impedance miss matching)을 보상하기 위한 코드이며, 상기 켈리브레이션 코드(cal_code<0:2>)는 반도체 메모리 장치 내부에서 생성되는 코드이고, 상기 온 다이 터미네이션 코드(ODT_code<0:3>)는 상기 외부 회로(컨트롤러)에서 제공되는 코드이다.
상기 프리 코드 생성부(200)는 도 4에 도시된 바와 같이, 제 1 내지 제 3 비트 생성부(210, 220, 230)를 포함한다. 이때, 상기 켈리브레이션 코드(cal_code<0:2>)는 제 1 내지 제 3 켈리브레이션 코드 비트(cal_code<0>, cal_code<1>, cal_code<2>)를 포함한다. 상기 프리 풀업 코드(pre_code_up<0:2>)는 제 1 내지 제 3 프리 풀업 코드 비트(pre_code_up<0>, pre_code_up<1>, pre_code_up<2>)를 포함한다. 상기 프리 풀다운 코드(pre_code_down<0:2>)는 제 1 내지 제 3 프리 풀다운 코드 비트(pre_code_down<0>, pre_code_down<1>, pre_code_down<2>)를 포함한다. 상기 켈리브레이션 코드(cal_code<0:2>)에 포함된 상기 피코드(Pcode<0:2>)는 제 1 내지 제 3 피코드 비트(Pcode<0>, Pcode<1>, Pcode<2>)를 포함하고, 상기 켈리브레이션 코드(cal_code<0:2>)에 포함된 상기 엔코드(Ncode<0:2>)는 상기 제 1 내지 제 3 엔코드 비트(Ncode<0>, Ncode<1>, Ncode<2>)를 포함한다.
상기 제 1 비트 생성부(210)는 상기 입력 데이터(D_in)의 레벨에 따라 상기 제 1 켈리브레이션 코드 비트(cal_code<0>)를 드라이빙하여 상기 제 1 프리 풀업 코드 비트(pre_code_up<0>) 및 상기 제 1 프리 풀다운 코드 비트(pre_code_down<0>) 중 하나를 생성한다. 예를 들어, 상기 제 1 비트 생성부(210)는 상기 입력 데이터(D_in)의 레벨이 하이 레벨이면 상기 제 1 피코드 비트(Pcode<0>)를 드라이빙하여 상기 제 1 프리 풀업 코드 비트(pre_data_up<0>)를 생성하고, 상기 입력 데이터(D_in)의 레벨이 로우 레벨이면 상기 제 1 엔코드 비트(Ncode<0>)를 드라이빙하여 상기 제 1 프리 풀다운 코드 비트(pre_data_down<0>)를 생성한다.
상기 제 2 비트 생성부(220)는 상기 입력 데이터(D_in)의 레벨에 따라 상기 제 2 켈리브레이션 코드 비트(cal_code<1>)를 드라이빙하여 상기 제 2 프리 풀업 코드 비트(pre_code_up<1>) 및 상기 제 2 프리 풀다운 코드 비트(pre_code_down<1>) 중 하나를 생성한다. 예를 들어, 상기 제 2 비트 생성부(220)는 상기 입력 데이터(D_in)의 레벨이 하이 레벨이면 상기 제 2 피코드 비트(Pcode<1>)를 드라이빙하여 상기 제 2 프리 풀업 코드 비트(pre_data_up<1>)를 생성하고, 상기 입력 데이터(D_in)의 레벨이 로우 레벨이면 상기 제 2 엔코드 비트(Ncode<1>)를 드라이빙하여 상기 제 2 프리 풀다운 코드 비트(pre_data_down<1>)를 생성한다.
상기 제 3 비트 생성부(230)는 상기 입력 데이터(D_in)의 레벨에 따라 상기 제 3 켈리브레이션 코드 비트(cal_code<2>)를 드라이빙하여 상기 제 3 프리 풀업 코드 비트(pre_code_up<2>) 및 상기 제 3 프리 풀다운 코드 비트(pre_code_down<2>) 중 하나를 생성한다. 예를 들어, 상기 제 3 비트 생성부(230)는 상기 입력 데이터(D_in)의 레벨이 하이 레벨이면 상기 제 3 피코드 비트(Pcode<2>)를 드라이빙하여 상기 제 3 프리 풀업 코드 비트(pre_data_up<2>)를 생성하고, 상기 입력 데이터(D_in)의 레벨이 로우 레벨이면 상기 제 3 엔코드 비트(Ncode<2>)를 드라이빙하여 상기 제 3 프리 풀다운 코드 비트(pre_data_down<2>)를 생성한다.
상기 제 1 비트 생성부(210)는 도 5에 도시된 바와 같이, 프리 풀업 코드 생성부(211) 및 상기 프리 풀다운 코드 생성부(212)를 포함한다.
상기 프리 풀업 코드 생성부(211)는 상기 입력 데이터(D_in)의 레벨이 하이 레벨이면 상기 제 1 피코드 비트(Pcode<0>)를 드라이빙하여 상기 제 1 프리 풀업 코드 비트(pre_data_up<0>)를 생성한다. 상기 프리 풀업 코드 생성부(211)는 상기 입력 데이터(D_in)의 레벨이 로우 레벨이면 상기 제 1 피코드 비트(Pcode<0>)와는 무관하게 상기 제 1 프리 풀업 코드 비트(pre_data_up<0>)를 제 1 특정 레벨(예를 들어, 하이 레벨)로 고정시킨다.
상기 프리 풀업 코드 생성부(211)는 낸드 게이트(N11), 및 제 1 인버터 체인(211-1)을 포함한다. 상기 낸드 게이트(N11)는 상기 제 1 피코드 비트(Pcode<0>) 및 상기 입력 데이터(D_in)를 입력 받는다. 상기 제 1 인버터 체인(211-1)은 상기 낸드 게이트(ND11)의 출력 신호를 입력 받아 상기 제 1 프리 풀업 코드 비트(pre_code_up<0>)로서 출력한다.
상기 프리 풀다운 코드 생성부(212)는 상기 입력 데이터(D_in)의 레벨이 로우 레벨이면 상기 제 1 엔코드 비트(Ncode<0>)를 드라이빙하여 상기 제 1 프리 풀다운 코드 비트(pre_data_down<0>)를 생성한다. 상기 프리 풀다운 코드 생성부(212)는 상기 입력 데이터(D_in)의 레벨이 하이 레벨이면 상기 제 1 엔코드 비트(Ncode<0>)와는 무관하게 상기 제 1 프리 풀다운 코드 비트(pre_data_down<0>)를 제 2 특정 레벨(예를 들어, 로우 레벨)로 고정시킨다.
상기 프리 풀다운 코드 생성부(212)는 노어 게이트(NOR11), 인버터(IV11) 및 제 2 인버터 체인(212-1)을 포함한다. 상기 인버터(IV11)는 상기 제 1 엔코드 비트(Ncode<0>)를 입력 받는다. 상기 노어 게이트(NOR11)는 상기 제 1 엔코드 비트(Ncode<0>), 및 상기 인버터(IV11)의 출력 신호를 입력 받는다. 상기 제 2인버터 체인(212-1)은 상기 노어 게이트(NOR11)의 출력 신호를 입력 받아 상기 제 1 프리 풀다운 코드 비트(pre_code_down<0>)로서 출력한다.
이와 같이 구성된 상기 제 1 비트 생성부(210)의 구성은 상기 제 2 및 제 3 비트 생성부(220, 230)의 구성과 동일하다. 다만 입력받는 신호와 출력되는 신호의 이름만이 다를 뿐이다. 그러므로, 상기 제 1 비트 생성부(210)에 포함된 상기 프리 풀업 코드 생성부(211)와 상기 프리 풀다운 코드 생성부(212)는 상기 제 2 및 제 3 비트 생성부(220, 230)에 각각 다 포함되는 구성으로, 본 발명의 실시예에 따른 상기 프리 코드 생성부(200)는 총 3개의 프리 풀업 코드 생성부와 총 3개의 프리 풀다운 코드 생성부를 포함한다. 실시예에 따라 프리 풀업 코드 생성부 및 프리 풀다운 코드 생성부의 개수를 달리하는 것은 당업자에게 있어서 단순 설계변경일 것이다.
도 3에 도시된 상기 제 1 내지 제 4 메인 드라이빙부(310, 320, 330, 340) 각각은 상기 온 다이 터미네이션 코드(ODT_code<0:2>)에 해당하는 하나의 비트(ODT_code<i>)를 입력 받고, 입력 받은 비트(ODT_code<i>)에 응답하여 활성화된다. 예를 들어, 상기 제 1 메인 드라이빙부(310)는 상기 제 1 온 다이 터미네이션 코드 비트(ODT_code<0>)에 응답하여 활성화된다. 상기 제 2 메인 드라이빙부(320)는 상기 제 2 온 다이 터미네이션 코드 비트(ODT_code<1>)에 응답하여 활성화된다. 상기 제 3 메인 드라이빙부(330)는 상기 제 3 온 다이 터미네이션 코드 비트(ODT_code<2>)에 응답하여 활성화된다.
상기 제 1 내지 제 4 메인 드라이빙부(310, 320, 330, 340)는 모두 동일하게 구성되므로, 상기 제 1 메인 드라이빙부(310)의 구성만을 설명한다.
상기 제 1 메인 드라이빙부(310)는 도 6에 도시된 바와 같이, 풀업 드라이빙부(311), 및 풀다운 드라이빙부(312)를 포함한다.
상기 풀업 드라이빙부(311)는 상기 제 1 온 다이 터미네이션 코드 비트(ODT_code<0>)에 응답하여 활성화되며, 활성화되면 상기 제 1 상기 피코드(Pcode<0:2>)에 응답하여 상기 출력 노드(Node_out)를 구동시킬 풀업 구동력을 결정한다.
상기 풀업 드라이빙부(310)는 제 1 내지 제 3 트랜지스터(P11, P12, P13)를 포함한다. 상기 제 1 트랜지스터(P11)는 게이트에 상기 제 1 프리 풀업 코드 비트(pre_code_up<0>)를 입력 받고, 소오스에 동작 전압(VDD)을 인가 받으며, 드레인에 상기 출력 노드(Node_out)가 연결되고, 백 바이어스단에 상기 제 1 온 다이 터미네이션 코드 비트(ODT_code<0>)가 입력된다. 상기 제 2트랜지스터(P12)는 게이트에 상기 제 2 프리 풀업 코드 비트(pre_code_up<1>)를 입력 받고, 소오스에 상기 동작 전압(VDD)을 인가 받으며, 드레인에 상기 출력 노드(Node_out)가 연결되고, 백 바이어스단에 상기 제 1 온 다이 터미네이션 코드 비트(ODT_code<0>)가 입력된다. 상기 제3 트랜지스터(P13)는 게이트에 상기 제 3 프리 풀업 코드 비트(pre_code_up<2>)를 입력받고, 드레인에 상기 출력 노드(Node_out)가 연결되며 소오스에 상기 동작 전압(VDD)을 인가 받고, 백 바이어스단에 상기 제 1 온 다이 터미네이션 코드 비트(ODT_code<0>)를 입력 받는다.
상기 풀다운 드라이빙부(312)는 상기 제 1 온 다이 터미네이션 코드 비트(ODT_code<0>)에 응답하여 활성화되며, 활성화되면 상기 제 1 상기 엔코드(Ncode<0:2>)에 응답하여 상기 출력 노드(Node_out)를 구동시킬 풀다운 구동력을 결정한다.
상기 풀다운 드라이빙부(312)는 제 4 내지 제 6 트랜지스터(N11, N12, N13)를 포함한다. 상기 제 1 트랜지스터(N11)는 게이트에 상기 제 1 프리 풀다운 코드 비트(pre_code_down<0>)를 입력 받고, 소오스에 접지단(VSS)이 연결되며, 드레인에 상기 출력 노드(Node_out)가 연결되고, 백 바이어스단에 상기 제 1 온 다이 터미네이션 코드 비트(ODT_code<0>)의 반전 신호(ODT_codeb<0>가 입력된다. 상기 제 5트랜지스터(N12)는 게이트에 상기 제 2 프리 풀다운 코드 비트(pre_code_down<1>)를 입력 받고, 소오스에 상기 접지단(VSS)이 연결되며, 드레인에 상기 출력 노드(Node_out)가 연결되고, 백 바이어스단에 상기 제 1 온 다이 터미네이션 코드 비트(ODT_code<0>)의 반전 신호(ODT_codeb<0>)가 입력된다. 상기 제3 트랜지스터(P13)는 게이트에 상기 제 3 프리 풀다운 코드 비트(pre_code_down<2>)를 입력받고, 드레인에 상기 출력 노드(Node_out)가 연결되며 소오스에 접지단(VSS)이 연결되고, 백 바이어스단에 상기 제 1 온 다이 터미네이션 코드 비트(ODT_code<0>)의 반전 신호(ODT_codeb<0>를 입력 받는다. 이때, 제 2 인버터(IV12)는 상기 제 1 온 다이 터미네이션 코드 비트(ODT_code<0>)를 반전시켜 상기 제 1 온 다이 터미네이션 코드 비트(ODT_code<0>)의 반전 신호(ODT_codeb<0>)를 생성한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로는 다음과 같이 동작한다.
입력 데이터(D_in)가 하이 레벨인 경우, 프리 코드 생성부(200)는 켈리브레이션 코드(cal_code<0:2>)에 응답하여 프리 풀업 코드(pre_data_up<0:2>)를 생성한다. 더욱 상세히 설명하면, 상기 입력 데이터(D_in)가 하이 레벨인 경우, 상기 프리 코드 생성부(200)는 피코드(Pcode<0:2>)를 드라이빙하여 상기 프리 풀업 코드(pre_data_up<0:2>)를 생성한다.
상기 입력 데이터(D_in)가 로우 레벨인 경우, 상기 프리 코딩 생성부(200)는 상기 켈리브레이션 코드(cal_code<0:2>)에 응답하여 프리 풀다운 코드(pre_data_down<0:2>)를 생성한다. 더욱 상세히 설명하면, 상기 입력 데이터(D_in)가 로우 레벨인 경우, 상기 프리 코드 생성부(200)는 엔코드(Ncode<0:2>)를 드라이빙하여 상기 프리 풀다운 코드(pre_data_down<0:2>)를 생성한다.
제 1 내지 제 4 메인 드라이빙부(310, 320, 330, 340)는 온 다이 터미네이션 코드(ODT_code<0:3>)에 응답하여 선택적으로 활성화된다. 예를 들어, 상기 제 1 내지 제 4 메인 드라이빙부(310, 320, 330, 340) 중 상기 온 다이 터미네이션 코드(ODT_code<0:3>)에 따라 상기 제 1 및 제 2 메인 드라이빙부(310, 320)가 활성화된다고 가정하면, 상기 제 1 및 제 2 메인 드라이빙부(310, 320)는 상기 프리 풀업 코드(pre_data_up<0:2>) 및 상기 프리 풀다운 코드(pre_data_down<0:2>)에 응답하여 출력 노드(Node_out)를 구동시킨다. 상기 출력 노드(Node_out)의 전압 레벨은 출력 데이터(D_out)의 전압 레벨로서 출력된다.
본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로는 입력 데이터 레벨에 따라 켈리브레이션 코드 즉, 피코드와 엔코드중 하나의 코드를 드라이빙하여 프리 풀업 코드 또는 프리 풀다운 코드를 생성하며, 온 다이 터미네이션 코드에 응답하여 복수개의 메인 드라이빙부를 선택적으로 활성화시키고, 활성화된 메인 드라이빙부들은 상기 프리 풀업 코드 또는 상기 프리 풀다운 코드에 따라 출력 노드를 드라이빙 즉, 구동시킨다. 한편, 본원발명은 각 메인 드라이빙부를 구성하는 트랜지스터들 즉, 출력 노드에 연결된 트랜지스터들의 백 바이어스단에 온 다이 터미네이션 코드 중 한 비트를 입력시킴으로써, 각 메인 드라이빙부의 활성화 여부를 결정한다.
그러므로, 본 발명의 실시예에 따른 데이터 출력 회로는 도 1, 및 2에 도시된 일반적인 데이터 출력 회로에 비해 메인 드라이빙부를 구성하는 트랜지스터의 개수가 적어 로딩이 작으므로, 전류 소모가 작고 고속 동작에 유리하다. 더욱이, 도 2에 도시된 바와 같이, 하나의 피코드(Pcode<i>) 또는 엔코드(Ncode<k>)에 의해 출력 노드(Node_out)를 구동하는 두 개의 직렬로 연결된 트랜지스터들로 인해 일반적인 데이터 출력 회로는 로딩이 커지게 된다. 하지만, 본 발명의 실시예에 따른 메인 드라이버는 출력 노드(Node_out)를 구동하는 트랜지스터들이 도 2와 같이 직렬로 연결되지 않아 로딩이 작아진다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. 입력 데이터의 레벨에 응답하여 켈리브레이션 코드에 따른 프리 풀업 코드 및 프리 풀다운 코드 중 하나를 생성하는 프리 코드 생성부; 및
    온 다이 터미네이션 코드에 응답하여 선택적으로 활성화되는 복수개의 메인 드라이빙부를 포함하며,
    상기 복수개의 메인 드라이빙부의 각 출력은 출력 노드에 공통 연결되고,
    활성화된 상기 메인 드라이빙부는 상기 프리 풀업 코드 또는 상기 프리 풀다운 코드에 응답하여 상기 출력 노드를 구동시키며,
    상기 복수개의 메인 드라이빙부 각각은 복수개의 트랜지스터를 포함하며,
    상기 복수개의 트랜지스터의 백 바이어스단은 상기 온 다이 터미네이션 코드를 입력 받는 것을 특징으로 하는 데이터 출력 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 켈리브레이션 코드 및 상기 온 다이 터미네이션 코드는 반도체 메모리 장치와 외부 회로와의 임피던스 미스 매칭(impedance miss matching)을 보상하기 위한 코드이며,
    상기 켈리브레이션 코드는 반도체 메모리 장치 내부에서 생성되는 코드이고,
    상기 온 다이 터미네이션 코드는 상기 외부 회로에서 제공되는 코드인 것을 특징으로 하는 데이터 출력 회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 프리 코드 생성부는
    상기 입력 데이터의 레벨이 하이 레벨이면 상기 켈리브레이션 코드에 응답하여 상기 프리 풀업 코드를 생성하며,
    상기 입력 데이터의 레벨이 로우 레벨이면 상기 켈리브레이션 코드에 응답하여 상기 프리 풀다운 코드를 생성하는 것을 특징으로 하는 데이터 출력 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 프리 코드 생성부는
    상기 입력 데이터의 레벨이 하이 레벨이면 상기 켈리브레이션 코드의 각 비트를 드라이빙하여 상기 프리 풀업 코드의 각 비트를 생성하는 복수개의 프리 풀업 코드 생성부; 및
    상기 입력 데이터의 레벨이 로우 레벨이면 상기 켈리브레이션 코드의 각 비트를 드라이빙하여 상기 프리 풀다운 코드의 각 비트를 생성하는 복수개의 프리 풀다운 코드 생성부를 포함하는 것을 특징으로 하는 데이터 출력 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 프리 풀업 코드 생성부는
    상기 입력 데이터의 레벨이 로우 레벨이면 상기 프리 풀업 코드의 각 비트를 제1 특정 레벨로 고정시키고,
    상기 프리 풀다운 코드 생성부는
    상기 입력 데이터의 레벨이 하이 레벨이면 상기 프리 풀다운 코드의 각 비트를 제 2 특정 레벨로 고정시키는 데이터 출력 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 복수개의 메인 드라이빙부 각각은
    상기 온 다이 터미네이션 코드의 해당하는 하나의 비트를 입력 받고, 입력 받은 비트에 응답하여 활성화되는 것을 특징으로 하는 데이터 출력 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 복수개의 메인 드라이빙부 각각은
    상기 프리 풀업 코드에 응답하여 상기 출력 노드에 풀업 동작을 수행하는 풀업 드라이빙부, 및
    상기 프리 풀다운 코드에 응답하여 상기 출력 노드에 풀다운 동작을 수행하는 풀다운 드라이빙부를 포함하는 것을 특징으로 하는 데이터 출력 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 복수개의 트랜지스터는 복수개의 제 1 트랜지스터 및 복수개의 제 2 트랜지스터를 포함하며,
    상기 풀업 드라이빙부는 게이트에 상기 프리 풀업 코드의 각 비트들을 각각 입력 받고, 소오스에 동작전압을 인가 받으며, 드레인에 상기 출력 노드가 연결된 상기 복수개의 제 1 트랜지스터를 포함하고,
    상기 풀다운 드라이빙부는 게이트에 상기 풀다운 코드의 각 비트들을 각각 입력 받고, 드레인에 상기 출력 노드가 연결되며, 소오스에 접지단이 연결된 상기 복수개의 제 2 트랜지스터를 포함하는 것을 특징으로 하는 데이터 출력 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 복수개의 제 1 트랜지스터는
    백 바이어스단에 상기 온 다이 터미네이션 코드 중 해당하는 하나의 비트를 입력 받고,
    상기 복수개의 제 2 트랜지스터는
    백 바이어스단에 상기 복수개의 제 1 트랜지스터가 입력 받은 비트의 반전 레벨을 입력 받아, 상기 풀업 드라이빙부 및 상기 풀다운 드라이빙부의 활성화 여부가 결정되는 것을 특징으로 하는 데이터 출력 회로.
  10. 입력 데이터, 엔코드 및 피코드에 응답하여 프리 풀업 코드 및 프리 풀다운 코드를 생성하는 프리 코드 생성부; 및
    온 다이 터미네이션 코드에 응답하여 선택적으로 활성화되는 복수개의 메인 드라이빙부를 포함하며,
    상기 복수개의 메인 드라이빙부의 각 출력은 출력 노드를 구동시키고,
    상기 프리 풀업 코드 및 상기 프리 풀다운 코드는 활성화된 메인 드라이빙부의 구동력을 결정하며,
    상기 복수개의 메인 드라이빙부 각각은 복수개의 트랜지스터를 포함하며, 상기 복수개의 트랜지스터의 백 바이어스단은 상기 온 다이 터미네이션 코드를 입력 받는 것을 특징으로 하는 데이터 출력 회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 프리 코드 생성부는
    상기 입력 데이터의 레벨에 응답하여 상기 피코드에 따른 상기 프리 풀업 코드를 생성하거나, 상기 엔코드에 따른 상기 프리 풀다운 코드를 생성하는 것을 특징으로 하는 데이터 출력 회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 엔코드는 제 1 및 제2 엔코드 비트를 포함하며,
    상기 피코드는 제 1 및 제 2 피코드 비트를 포함하고,
    상기 프리 풀업 코드는 제 1 및 제 2 프리 풀업 코드 비트를 포함하며,
    상기 프리 풀다운 코드는 제 1 및 제 2 프리 풀다운 코드 비트를 포함하고,
    상기 프리 코드 생성부는
    상기 입력 데이터, 상기 제 1 피코드 비트, 상기 제 1 엔코드 비트에 응답하여 상기 제 1 프리 풀업 코드 비트, 및 상기 제 1 프리 풀다운 코드 비트를 생성하는 제 1 비트 생성부, 및
    상기 입력 데이터, 상기 제 2 피코드 비트, 상기 제 2 엔코드 비트에 응답하여 상기 제 2 프리 풀업 코드 비트, 및 상기 제 2 프리 풀다운 코드 비트를 생성하는 제 2 비트 생성부를 포함하는 것을 특징으로 하는 데이터 출력 회로.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제 1 비트 생성부는
    상기 입력 데이터의 레벨이 하이 레벨일 경우 상기 제 1 피코드 비트에 응답하여 상기 제 1 프리 풀업 코드 비트를 생성하고, 상기 입력 데이터의 레벨이 로우 레벨일 경우 상기 제 1 엔코드 비트에 응답하여 상기 제 1 프리 풀다운 코드 비트를 생성하며,
    상기 제 2 비트 생성부는
    상기 입력 데이터의 레벨이 로우 레벨일 경우 상기 제 2 피코드 비트에 응답하여 상기 제 2 프리 풀업 코드 비트를 생성하고, 상기 입력 데이터의 레벨이 하이 레벨일 경우 상기 제 2 엔코드 비트에 응답하여 상기 제 2 프리 풀다운 코드 비트를 생성하는 것을 특징으로 하는 데이터 출력 회로.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 복수개의 메인 드라이빙부는 제 1 및 제 2 메인 드라이빙부를 포함하며,
    상기 온 다이 터미네이션 코드는 제 1 및 제 2 온 다이 터미네이션 코드 비트를 포함하고,
    상기 제 1 메인 드라이빙부는
    상기 제 1 온 다이 터미네이션 코드 비트에 응답하여 활성화되며, 활성화되면 상기 제 1 및 제 2 프리 풀업 코드 비트, 및 상기 제 1 및 제 2 프리 풀다운 코드 비트에 응답하여 상기 출력 노드를 구동시키며,
    상기 제 2 메인 드라이빙부는
    상기 제 2 온 다이 터미네이션 코드 비트에 응답하여 활성화되며, 활성화되면 상기 제 1 및 제 2 프리 풀업 코드 비트 및 상기 제 1 및 제 2 프리 풀다운 코드 비트에 응답하여 상기 출력 노드를 구동시키는 것을 특징으로 하는 데이터 출력 회로.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 복수개의 트랜지스터는 제 1 내지 제 4 트랜지스터를 포함하며,
    상기 제 1 메인 드라이빙부는
    게이트에 상기 제 1 프리 풀업 코드 비트를 입력 받고, 소오스에 동작 전압을 인가 받으며, 드레인에 상기 출력 노드가 연결되고, 백 바이어스단에 상기 제 1 온 다이 터미네이션 코드 비트가 입력되는 상기 제 1 트랜지스터,
    게이트에 상기 제 2 프리 풀업 코드 비트를 입력 받고, 소오스에 상기 동작 전압을 인가 받으며, 드레인에 상기 출력 노드가 연결되고, 백 바이어스단에 상기 제 1 온 다이 터미네이션 코드 비트가 입력되는 상기 제 2 트랜지스터,
    게이트에 상기 제 1 프리 풀다운 코드 비트를 입력 받고, 드레인에 상기 출력 노드가 연결되며, 소오스에 접지단이 연결되고, 백 바이어스단에 상기 제 1 온 다이 터미네이션 코드 비트의 반전 신호가 입력되는 상기 제 3 트랜지스터, 및
    게이트에 상기 제 2 프리 풀다운 코드 비트를 입력 받고, 드레인에 상기 출력 노드가 연결되며, 소오스에 접지단이 연결되고, 백 바이어스단에 상기 제 1 온 다이 터미네이션 코드 비트의 반전 신호가 입력되는 상기 제 4 트랜지스터를 포함하는 것을 특징으로 하는 데이터 출력 회로.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 복수개의 트랜지스터는 제 1 내지 제 4 트랜지스터를 포함하며,
    상기 제 2 메인 드라이빙부는
    게이트에 상기 제 1 프리 풀업 코드 비트를 입력 받고, 소오스에 동작 전압을 인가 받으며, 드레인에 상기 출력 노드가 연결되고, 백 바이어스단에 상기 제 2 온 다이 터미네이션 코드 비트가 입력되는 상기 제 1 트랜지스터, 및
    게이트에 상기 제 2 프리 풀업 코드 비트를 입력 받고, 소오스에 상기 동작 전압을 인가 받으며, 드레인에 상기 출력 노드가 연결되고, 백 바이어스단에 상기 제 2 온 다이 터미네이션 코드 비트가 입력되는 상기 제 2 트랜지스터,
    게이트에 상기 제 1 프리 풀다운 코드 비트를 입력 받고, 드레인에 상기 출력 노드가 연결되며, 소오스에 접지단이 연결되고, 백 바이어스단에 상기 제 2 온 다이 터미네이션 코드 비트의 반전 신호가 입력되는 상기 제 3 트랜지스터, 및
    게이트에 상기 제 2 프리 풀다운 코드 비트를 입력 받고, 드레인에 상기 출력 노드가 연결되며, 소오스에 접지단이 연결되고, 백 바이어스단에 상기 제 2온 다이 터미네이션 코드 비트의 반전 신호가 입력되는 상기 제 4 트랜지스터를 포함하는 것을 특징으로 하는 데이터 출력 회로.
KR1020120009984A 2012-01-31 2012-01-31 데이터 출력 회로 KR101893182B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120009984A KR101893182B1 (ko) 2012-01-31 2012-01-31 데이터 출력 회로
US13/602,232 US8749266B2 (en) 2012-01-31 2012-09-03 Data output circuit responsive to calibration code and on die termination code

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120009984A KR101893182B1 (ko) 2012-01-31 2012-01-31 데이터 출력 회로

Publications (2)

Publication Number Publication Date
KR20130088625A KR20130088625A (ko) 2013-08-08
KR101893182B1 true KR101893182B1 (ko) 2018-10-05

Family

ID=48869690

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120009984A KR101893182B1 (ko) 2012-01-31 2012-01-31 데이터 출력 회로

Country Status (2)

Country Link
US (1) US8749266B2 (ko)
KR (1) KR101893182B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4159553B2 (ja) * 2005-01-19 2008-10-01 エルピーダメモリ株式会社 半導体装置の出力回路及びこれを備える半導体装置、並びに、出力回路の特性調整方法
KR20160085007A (ko) 2015-01-07 2016-07-15 삼성전자주식회사 반도체 장치
US9998123B2 (en) * 2016-05-31 2018-06-12 SK Hynix Inc. Impedance calibration device for semiconductor device
KR102600000B1 (ko) * 2018-08-06 2023-11-08 삼성전자주식회사 출력 드라이버, 및 이를 구비하는 반도체 메모리 장치 및 메모리 시스템

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7894260B2 (en) * 2003-01-03 2011-02-22 Samsung Electronics Co., Ltd. Synchronous semiconductor memory device having on-die termination circuit and on-die termination method
JP4159587B2 (ja) * 2006-08-29 2008-10-01 エルピーダメモリ株式会社 半導体装置の出力回路及びこれを備える半導体装置
KR20090121470A (ko) * 2008-05-22 2009-11-26 주식회사 하이닉스반도체 임피던스 교정 회로를 포함하는 반도체 메모리 장치
US8063658B2 (en) * 2009-02-12 2011-11-22 Mosaid Technologies Incorporated Termination circuit for on-die termination
KR20100115613A (ko) * 2009-04-20 2010-10-28 삼성전자주식회사 레이턴시 전류 소모를 줄일 수 있는 반도체 메모리 장치
KR101045086B1 (ko) * 2009-06-08 2011-06-29 주식회사 하이닉스반도체 터미네이션 회로 및 이를 포함하는 임피던스 매칭 장치
KR101168337B1 (ko) * 2010-07-08 2012-07-24 에스케이하이닉스 주식회사 데이터 출력 임피던스를 조절할 수 있는 집적회로 및 데이터 출력 임피던스 조절방법
KR20120115853A (ko) * 2011-04-11 2012-10-19 에스케이하이닉스 주식회사 집적회로
JP5635459B2 (ja) * 2011-07-11 2014-12-03 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置

Also Published As

Publication number Publication date
KR20130088625A (ko) 2013-08-08
US8749266B2 (en) 2014-06-10
US20130194001A1 (en) 2013-08-01

Similar Documents

Publication Publication Date Title
KR101870840B1 (ko) 출력 버퍼 회로 및 그것을 포함하는 메모리 장치
US7755393B1 (en) Output driver for use in semiconductor device
US8581620B2 (en) Semiconductor device including data output circuit supporting pre-emphasis operation
JP2010524303A (ja) トランジスタスナップバック保護を組み込むレベルシフタ回路
US10580466B2 (en) Transmitting device using calibration circuit, semiconductor apparatus and system including the same
US20110298440A1 (en) Low voltage signaling
KR101893182B1 (ko) 데이터 출력 회로
US7956654B2 (en) Predriver and output driver circuit using the same
US7919988B2 (en) Output circuit and driving method thereof
KR20170064842A (ko) 송신 회로 및 반도체 장치
US7768336B2 (en) Level shifting circuit
KR19980058197A (ko) 제어신호를 이용한 출력패드 회로
US8811096B2 (en) Output driver circuit and semiconductor storage device
US20070262804A1 (en) Circuit for generating pulses for semiconductor memory apparatus
US6097216A (en) Integrated buffer circuits having improved noise immunity and TTL-to-CMOS signal conversion capability
US7432743B2 (en) Data input butter for use in a semiconductor device
US20100308860A1 (en) Semiconductor device
US8975945B2 (en) Input and output device and system including the same
US20120039134A1 (en) Data output circuit in a semiconductor memory apparatus
US11233509B2 (en) Semiconductor systems and electronic systems
US20110102025A1 (en) Data output circuit
US8385150B2 (en) Delay efficient gater repeater
US20070070775A1 (en) Device for driving global signal
US8988959B2 (en) Circuit and method for dynamically changing a trip point in a sensing inverter
JP3240402B2 (ja) 出力バッファ回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant