JP4159587B2 - 半導体装置の出力回路及びこれを備える半導体装置 - Google Patents

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Description

本発明は半導体装置の出力回路及びこれを備える半導体装置に関し、特に、ＯＤＴ（On Die Termination）機能を有する出力回路及びこれを備える半導体装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）のように、外部バス上に複数のチップが並列接続される場合、出力バッファがハイインピーダンス状態（Ｈｉ−Ｚ）となっているチップによって、信号の反射が生じることがある。このような信号の反射が生じると外部バス上の信号品質が低下することから、ＤＤＲ２型のＳＤＲＡＭ（Synchronous DRAM）のように高いデータ転送レートが要求される半導体装置においては、出力回路を終端抵抗として機能させるＯＤＴ（On Die Termination）機能が備えられていることがある（特許文献１参照）。
半導体装置にＯＤＴ機能を持たせれば、マザーボード上に終端抵抗器を設ける必要がなくなるため、部品点数を削減することができるとともに、信号の反射をより効果的に防止することができることから、外部バス上の信号品質を高めることが可能となる。
特開２００３−１３３９４３号公報
ＤＤＲ２型のＳＤＲＡＭでは、同一バス上に接続された他のチップがリード動作又はライト動作を行っている場合にＯＤＴを機能させ、それ以外の期間においてはＯＤＴを機能させない。しかしながら、データ転送レートが非常に高くなると、ライト動作を行う場合に当該チップにおいて生じる信号の反射によって、信号の品質が低下するという問題があった。このような問題を解決するためには、他のチップがリード動作又はライト動作を行っている場合と、当該チップがライト動作を行う場合とで、ＯＤＴインピーダンスを動的に切り替えることが有効である。
しかしながら、ＯＤＴインピーダンスを動的に変更可能に構成すると、ドライバ回路の動作タイミングを制御する同期回路とデータ入出力ピンとの間の回路段数が増大し、これによりＤＬＬ（Delayed Lock Loop）固有遅延が増大するという問題があった。ＤＬＬ固有遅延とは、同期の対象となる原クロックと、これに同期されたクロックとの間の遅延量である。理想的なＤＬＬ固有遅延は１クロックであるが、同期回路とデータ入出力ピンとの間の回路段数が大きいとＤＬＬ固有遅延が大きくなり、その分、ノイズの影響を受けやすくなる。
また、ＯＤＴインピーダンスを動的に変更可能に構成すると、同期回路とデータ入出力ピンとの間の回路段数がリードパスよりもＯＤＴパスの方が長くなることが考えられる。この場合には、データの出力タイミングやＯＤＴの実行タイミングにずれが生じやすくなるという問題が生じる。
特に、データ出力用のドライバ回路とＯＤＴ用のドライバ回路を兼用すると、同期回路とデータ入出力ピンとの間の回路段数はさらに増大するため、上記の問題はより深刻となる。
したがって、本発明は、ＯＤＴインピーダンスを動的に変更可能な出力回路において、同期回路とデータピン（データ入出力ピン）との間の回路段数を抑制することを目的とする。
本発明の目的は、ＯＤＴインピーダンスを動的に変更可能な半導体装置の出力回路であって、ＯＤＴ制御信号を生成するカウンタ回路と、ＯＤＴ機能を有する複数のドライバ回路と、カウンタ回路からドライバ回路へ伝達される信号を所定のクロックに同期させる同期回路と、ＯＤＴ制御信号に基づいて複数のＯＤＴ選択信号のいずれか一つを活性化させる第１の選択回路と、活性化されたＯＤＴ選択信号に基づいて複数のドライバ回路のうち使用するドライバ回路を選択する第２の選択回路とを備え、第１の選択回路はカウンタ回路と同期回路との間に設けられ、第２の選択回路は同期回路とドライバ回路との間に設けられていることを特徴とする。
複数のドライバ回路の少なくとも一部は、ＯＤＴ動作時のみならず、データ出力時にも活性化される回路であっても構わない。つまり、データ出力用のドライバ回路とＯＤＴ用のドライバ回路が兼用されていても構わない。
このように、本発明では第１の選択回路を同期回路の前段に配置していることから、同期回路とデータピンとの間の回路段数を抑制することが可能となる。しかも、選択回路の全てを同期回路の前段に配置するのではなく、比較的回路規模の大きい第２の選択回路を同期回路の後段に配置していることから、同期回路までの転送マージンを十分に確保することも可能となる。
これにより、ＤＬＬ固有遅延の増大を抑えることができるとともに、リードパスとＯＤＴパスとの回路段数を容易に一致させることが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい第１の実施形態による半導体装置の出力回路（入出力回路）１００の構成を示すブロック図である。
図１に示すように、本実施形態による出力回路１００は、データ入出力ピンＤＱに接続されたｍ個のドライバ回路１０１〜１０ｍと、ｎ個のドライバ回路１１１〜１１ｎとを備えている。このうち、ドライバ回路１０１〜１０ｍは、リード時に活性化される出力ドライバである。一方、ドライバ回路１１１〜１１ｎは、ＯＤＴ使用時に活性化されるＯＤＴドライバである。
特に限定されるものではないが、ドライバ回路１０１〜１０ｍは互いに同一のインピーダンスを有していることが好ましく、ドライバ回路１１１〜１１ｎも互いに同一のインピーダンスを有していることが好ましい。尚、データ入出力ピンＤＱには、入力バッファ１２０も接続されているが、入力バッファ１２０の構成や動作の詳細は、本発明の要旨と直接関係がないため、本明細書での説明は省略する。
本実施形態による出力回路１００は、リードデータを出力する際、複数のドライバ回路１０１〜１０ｍの１つ又は２つ以上が同時に活性化される。どのドライバ回路を活性化させるかは、コード信号Ron_codeによって指定される。つまり、出力インピーダンスはコード信号Ron_codeによって指定される。コード信号Ron_codeは、モードレジスタセットによって任意に設定することができる。
同様に、ＯＤＴ機能を使用する際には、複数のドライバ回路１１１〜１１ｎの１つ又は２つ以上が同時に活性化される。どのドライバ回路を活性化させるかは、コード信号Rtt_nom又はRtt_WRによって指定される。ここで、コード信号Rtt_nomは、同一の外部バスに接続された他のチップがリード動作又ライト動作を行う際のＯＤＴインピーダンスを示す信号であり、コード信号Rtt_WRは、当該チップがライト動作を行う際のＯＤＴインピーダンスを示す信号である。
各ドライバ回路１０１〜１０ｍ，１１１〜１１ｎの動作は、それぞれ前段回路１３１〜１３ｍ，１４１〜１４ｎによって制御される。図１に示すように、前段回路１３１〜１３ｍ，１４１〜１４ｎには、インピーダンス制御信号ZQ_codeが共通に供給されている。インピーダンス制御信号ZQ_codeは、キャリブレーション動作によって、各ドライバ回路１０１〜１０ｍ，１１１〜１１ｎのインピーダンスを所望の値に微調整するための信号である。
図２は、ドライバ回路１０１の回路図である。他のドライバ回路も同様の回路構成を有していることから、重複する説明は省略する。
図２に示すように、ドライバ回路１０１は、並列接続された複数（本例では５つ）のＰチャンネルＭＯＳトランジスタ２１１〜２１５と、並列接続された複数（本例では５つ）のＮチャンネルＭＯＳトランジスタ２２１〜２２５と、これらトランジスタ２１１〜２１５とトランジスタ２２１〜２２５との間に直列に接続された抵抗２３１，２３２とを備える。抵抗２３１と抵抗２３２の接続点は、データ入出力ピンＤＱに接続されている。
トランジスタ２１１〜２１５のゲートには、５つの動作信号１３１Ｐ１〜１３１Ｐ５が供給されている。また、トランジスタ２２１〜２２５のゲートには、５つの動作信号１３１Ｎ１〜１３１Ｎ５が供給されている。これら動作信号１３１Ｐ１〜１３１Ｐ５，１３１Ｎ１〜１３１Ｎ５は、対応する前段回路１３１より供給される信号であり、それぞれハイレベル又はローレベルとなる。これにより、ドライバ回路１０１に含まれる１０個のトランジスタは、１０本の動作信号１３１Ｐ１〜１３１Ｐ５，１３１Ｎ１〜１３１Ｎ５によって、個別にオン／オフ制御がされる。
トランジスタ２１１〜２１５からなる並列回路及びトランジスタ２２１〜２２５からなる並列回路は、いずれも導通時に所定のインピーダンス（例えば１２０Ω）となるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際のインピーダンスを所望の値とするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数のトランジスタからなる並列回路を用いている。
インピーダンスを微細且つ広範囲に調整するためには、並列回路を構成する複数のトランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき乗の重み付けをすることが特に好ましい。この点を考慮して、本実施形態では、トランジスタ２１１のＷ／Ｌ比を「１」とした場合、トランジスタ２１２〜２１５のＷ／Ｌ比をそれぞれ「２」、「４」、「８」、「１６」に設定している（Ｗ／Ｌ比の値は相対値であり、実際のＷ／Ｌ比を表しているものではない。以下同様）。これにより、動作信号１３１Ｐ１〜１３１Ｐ５，１３１Ｎ１〜１３１Ｎ５を用いてオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、並列回路のオン抵抗をほぼ所望の値に固定させることができる。
抵抗２３１，２３２の抵抗値は、例えば１２０Ωに設計されている。この場合、トランジスタ２１１〜２１５からなる並列回路及びトランジスタ２２１〜２２５からなる並列回路の少なくとも一方がオン状態となれば、データ入出力ピンＤＱからみたドライバ回路１０１のインピーダンスは２４０Ωとなる。抵抗２３１，２３２としては、例えばタングステン（Ｗ）抵抗を用いることができる。
図３は、前段回路１３１の回路図である。他の前段回路も同様の回路構成を有していることから、重複する説明は省略する。
図３に示すように、前段回路１３１は、５つのＮＡＮＤ回路４１１〜４１５と、５つのＮＯＲ回路４２１〜４２５によって構成されている。ＮＡＮＤ回路４１１〜４１５には、後述する選択信号１９１Ｐ１が共通に供給されているとともに、インピーダンス制御信号ZQ_codeの一部を構成する信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されている。一方、ＮＯＲ回路４２１〜４２５には、後述する選択信号１９１Ｎ１が共通に供給されているとともに、インピーダンス制御信号ZQ_codeの残りの部分を構成する信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されている。
図示しないが、前段回路１３２〜１３ｍには、選択信号１９１Ｐ１，１９１Ｎ１の代わりに選択信号１９１Ｐ２〜１９１Ｐｍ，１９１Ｎ１〜１９１Ｎｍが供給される。また、前段回路１４１〜１４ｎには、選択信号１９１Ｐ１，１９１Ｎ１の代わりに選択信号１９２Ｐ１〜１９２Ｐｎ，１９２Ｎ１〜１９２Ｎｎが供給される。
ＮＡＮＤ回路４１１〜４１５の出力である動作信号１３１Ｐ１〜１３１Ｐ５、並びに、ＮＯＲ回路４２１〜４２５の出力である動作信号１３１Ｎ１〜１３１Ｎ５は、図２に示したように、ドライバ回路１０１に供給され、それぞれ対応するトランジスタを制御する。
図１に戻って、本実施形態による出力回路１００は、ＡＬカウンタ１５１〜１５３を備えている。ＡＬカウンタ１５１〜１５３はアディティブレイテンシ（Additive Latency）をカウントする回路であり、それぞれリード信号ＲＤ、ＯＤＴ動作信号ＯＤＴ及びライト信号ＷＲが供給される。ＡＬカウンタ１５１〜１５３のカウントクロックには、外部クロックＣＫが用いられている。
リード信号ＲＤは、リード動作時においてメモリセルから読み出されたリードデータの出力タイミングを制御する信号である。一方、ＯＤＴ動作信号ＯＤＴは、ＯＤＴ動作時において所定のタイミングで活性化される（ハイレベルとなる）信号であり、ライト信号ＷＲは、ライト動作時において所定のタイミングで活性化される（ハイレベルとなる）信号である。
ＡＬカウンタ１５１〜１５３の出力は、それぞれＣＬカウンタ１６１、ＯＤＴＬカウンタ１６２及びＣＷＬカウンタ１６３に供給される。ＣＬカウンタ１６１はＣＡＳレイテンシをカウントする回路であり、ＯＤＴＬカウンタ１６２はＯＤＴレイテンシをカウントする回路であり、ＣＷＬカウンタ１６３はＣＡＳライトレイテンシをカウントする回路である。いずれのカウンタも、カウントクロックとして内部クロックＤＬＬが用いられている。内部クロックＤＬＬは、図示しないＤＬＬ回路によって外部クロックＣＫと同期が取られたクロックである。
リード信号ＲＤ、ＯＤＴ動作信号ＯＤＴ及びライト信号ＷＲは、互いにレイテンシが異なる信号である。したがって、ＡＬカウンタ１５１〜１５３を通過した段階では、これらのタイミングは一致していない。これらのタイミングは、ＣＬカウンタ１６１、ＯＤＴＬカウンタ１６２及びＣＷＬカウンタ１６３を通過することによって初めて一致する。
ＣＬカウンタ１６１の出力は、そのまま同期回路１８１に供給される。一方、ＯＤＴＬカウンタ１６２及びＣＷＬカウンタ１６３の出力は、第１の選択回路１７０を介して同期回路１８２，１８３に供給される。ＯＤＴＬカウンタ１６２及びＣＷＬカウンタ１６３の出力は、いずれもＯＤＴ動作に関する信号であり、図１ではこれらをＯＤＴ制御信号ＯＤＴａと表記している。
第１の選択回路１７０は、インバータ１７１及びＮＡＮＤゲート１７２，１７３によって構成されている。ＮＡＮＤゲート１７２には、ＯＤＴＬカウンタ１６２の出力及びＣＷＬカウンタ１６３の出力の反転信号が供給される。一方、ＮＡＮＤゲート１７３には、ＯＤＴＬカウンタ１６２の出力及びＣＷＬカウンタ１６３の出力が供給される。
これにより、ＯＤＴ動作信号ＯＤＴがハイレベルとなると、ライト信号ＷＲの論理値によってＮＡＮＤゲート１７２，１７３の出力であるＯＤＴ選択信号ＯＤＴｂ，ＯＤＴｃのいずれか一方が活性化する（ハイレベルとなる）。具体的には、ＯＤＴ動作信号ＯＤＴがハイレベルである場合において、ライト信号ＷＲがローレベルであれば、ＯＤＴ選択信号ＯＤＴｂが活性化する（ハイレベルとなる）。これに対し、ＯＤＴ動作信号ＯＤＴがハイレベルである場合において、ライト信号ＷＲがハイレベルであれば、ＯＤＴ選択信号ＯＤＴｃが活性化する（ハイレベルとなる）。
同期回路群１８０は、入力信号を内部クロックＤＬＬに同期させて出力する回路であり、リード信号ＲＤ、ＯＤＴ選択信号ＯＤＴｂ，ＯＤＴｃに対してそれぞれ設けられた同期回路１８１〜１８３によって構成されている。同期回路１８１〜１８３は、データ入出力ピンＤＱに最も近い同期回路であり、ドライバ回路１０１〜１０ｍ，１１１〜１１ｎの動作タイミングを最終的に制御する回路である。
したがって、同期回路１８１〜１８３とデータ入出力ピンＤＱとの間の回路段数はできるだけ少なくことが望ましく、且つ、各パスの回路段数は一致していることが望ましい。これは、同期回路１８１〜１８３とデータ入出力ピンＤＱとの間の回路段数が多いと、ＤＬＬ固有遅延が大きくなり、これによってノイズの影響を受けやすくなるからである。また、各パスの回路段数が不一致であると、データの出力タイミングやＯＤＴの実行タイミングにずれが生じやすくなるからである。
同期回路群１８０によって同期が取られたリード信号ＲＤ，ＯＤＴ選択信号ＯＤＴｂ，ＯＤＴｃは、いずれも第２の選択回路１９０に供給される。第２の選択回路１９０は、複数のドライバ回路１０１〜１０ｍ，１１１〜１１ｎのうち、使用するドライバ回路を選択するための回路であり、コード信号に基づいて出力インピーダンスやＯＤＴインピーダンスを選択する。
より具体的に説明すると、第２の選択回路１９０は、リード信号ＲＤ及びコード信号Ron_codeが供給されるゲート回路１９１を有している。ゲート回路１９１は、リード信号ＲＤが活性化すると、コード信号Ron_codeに基づいて、対応する１又は２以上の前段回路１３１〜１３ｍを活性化させる。つまり、コード信号Ron_codeはｍビット（相補の信号を使用する場合は２ｍビット）の信号であり、アクティブなビット（又はビット対）に対応する前段回路１３１〜１３ｍが活性化される。
図４は、第１の選択回路１７０及び同期回路群１８０の構成をより詳細に示す回路図である。
図４に示すように、本実施形態では、ＣＬカウンタ１６１の出力であるリード信号ＲＤは、２つの信号ＲＤ０，ＲＤ１によって構成される。同様に、ＯＤＴＬカウンタ１６２の出力も２つの信号ＯＤＴ０，ＯＤＴ１によって構成され、ＣＷＬカウンタ１６３の出力も２つの信号ＷＲ０，ＷＲ１によって構成される。また、同期回路１８１〜１８３の出力もそれぞれ２つの信号RD_P4, RD_N4、ODT_P4, ODT_N4、及び、WR_P4, WR_N4によって構成されている。
図４に示すように、同期回路１８１にはリードデータData_Rise, Data_Fallが供給されている。リードデータData_Rise, Data_Fallは、図示しないＦＩＦＯより供給されるリードデータである。
前段回路１３１〜１３ｍの活性化は、次のように行われる。
まず、リード信号ＲＤの論理レベルがハイレベルである場合には、選択信号１９１Ｐ１〜１９１Ｐｍのうち、コード信号Ron_codeに対応するものをローレベルとし、他をハイレベルとする。選択信号１９１Ｎ１〜１９１Ｎｍについては全てローレベルとする。これにより、対応する選択信号１９１Ｐ１〜１９１Ｐｍがローレベルである前段回路は、活性状態となる。
活性化された前段回路は、制御信号ZQ_codeの一部である信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５と同一のコードを有する動作信号（前段回路１３１においては１３１Ｐ１〜１３１Ｐ５）を出力することになる。
一方、リード信号ＲＤの論理レベルがローレベルである場合には、選択信号１９１Ｎ１〜１９１Ｎｍのうち、コード信号Ron_codeに対応するものをハイレベルとし、他をローレベルとする。選択信号１９１Ｐ１〜１９１Ｐｍについては全てハイレベルとする。これにより、対応する選択信号１９１Ｎ１〜１９１Ｎｍがローレベルである前段回路は、活性状態となる。
活性化された前段回路は、制御信号ZQ_codeの一部である信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５と同一のコードを有する動作信号（前段回路１３１においては１３１Ｎ１〜１３１Ｎ５）を出力することになる。
これらに対し、活性化されない前段回路においては、Ｐチャンネル側の動作信号（１３１Ｐ１〜１３１Ｐ５）が全てハイレベルに固定され、Ｎチャンネル側の動作信号（１３１Ｎ１〜１３１Ｎ５）が全てローレベルに固定される。
尚、図１に示すゲート回路１９１は、ＡＮＤゲートを示すシンボルマークを用いて表記されているが、これは、リード信号ＲＤが活性化するとコード信号Ron_code又はこれに対応する信号を出力するという機能を模式的に表現したものであり、実際にＡＮＤゲートのみによって構成されていることを意味するものではない。したがって、コード信号Ron_codeとして、２ｍビットの相補信号を使用する場合、ゲート回路１９１としては、後述するように、リード信号ＲＤに基づきこれらを通過又は遮断する論理回路群が用いられる。
また、第２の選択回路１９０は、ＯＤＴ選択信号ＯＤＴｂ及びコード信号Rtt_nomが供給されるゲート回路１９２を有している。ゲート回路１９２は、上述したゲート回路１９１と同様の機能を有する回路であり、ＯＤＴ選択信号ＯＤＴｂが活性化すると、コード信号Rtt_nomに基づいて、対応する１又は２以上の前段回路１４１〜１４ｎを活性化させる。つまり、コード信号Rtt_nomはｎビット（相補の信号を使用する場合は２ｎビット）の信号であり、アクティブなビット（又はビット対）に対応する前段回路１４１〜１４ｎが活性化される。
尚、ＯＤＴ選択信号ＯＤＴｂとＯＤＴ選択信号ＯＤＴｃが同時に活性化することはないため、ＯＤＴ選択信号ＯＤＴｂの活性化時においてコード信号Rtt_WRは何らの影響も及ぼさない。
前段回路１４１〜１４ｎの活性化は、選択信号１９２Ｐ１〜１９２Ｐｎのうち、コード信号Rtt_nomに対応するものをローレベルとし、他をハイレベルとするとともに、選択信号１９２Ｎ１〜１９２Ｎｎのうち、コード信号Rtt_nomに対応するものをハイレベルとし、他をローレベルとすることにより行う。これにより、活性化された前段回路は、制御信号ZQ_codeと同一のコードを有する動作信号を出力することになる。
図１に示すゲート回路１９２については、２段のＮＡＮＤゲートを示すシンボルマークを用いて表記されているが、これについても、ＯＤＴ選択信号ＯＤＴｂが活性化するとコード信号Rtt_nom又はこれに対応する信号を出力するという機能を模式的に表現したものであり、実際にＮＡＮＤゲートのみによって構成されていることを意味するものではない。したがって、コード信号Rtt_nomとして、２ｎビットの相補信号を使用する場合、ゲート回路１９２としては、後述するように、ＯＤＴ選択信号ＯＤＴｂに応じてこれらを通過又は遮断する論理回路群が用いられる。
さらに、第２の選択回路１９０は、ＯＤＴ選択信号ＯＤＴｃ及びコード信号Rtt_WRが供給されるゲート回路１９３を有している。ゲート回路１９３は、上述したゲート回路１９１，１９２と同様の機能を有する回路であり、ＯＤＴ選択信号ＯＤＴｃが活性化すると、コード信号Rtt_WRに基づいて、対応する１又は２以上の前段回路１４１〜１４ｎを活性化させる。つまり、コード信号Rtt_WRもｎビット（相補の信号を使用する場合は２ｎビット）の信号であり、アクティブなビット（又はビット対）に対応する前段回路１４１〜１４ｎが活性化される。
上述の通り、ＯＤＴ選択信号ＯＤＴｂとＯＤＴ選択信号ＯＤＴｃが同時に活性化することはないため、ＯＤＴ選択信号ＯＤＴｃの活性化時においてコード信号Rtt_nomは何らの影響も及ぼさない。
繰り返しになるが、図１に示すゲート回路１９３についても２段のＮＡＮＤゲートを示すシンボルマークを用いて表記しているものの、これもＯＤＴ選択信号ＯＤＴｃが活性化するとコード信号Rtt_WR又はこれに対応する信号を出力するという機能を模式的に表現したものであり、実際にＮＡＮＤゲートのみによって構成されていることを意味するものではない。したがって、コード信号Rtt_WRとして、２ｎビットの相補信号を使用する場合、ゲート回路１９３としては、後述するように、ＯＤＴ選択信号ＯＤＴｃに応じてこれらを通過又は遮断する論理回路群が用いられる。
図５は、第２の選択回路１９０の構成をより詳細に示す回路図である。
図５に示すように、各コード信号としては相補（例えばRon_codeT0とRon_codeB0）の信号が用いられ、トゥルー信号（Ｔ）はそれぞれ対応するＮＡＮＤゲートに供給され、バー信号（Ｂ）はそれぞれ対応するＮＯＲゲートに供給される。かかる回路構成により、ゲート回路１９１は、リード信号ＲＤ（RD_P4, RD_N4）に基づきコード信号Ron_codeを通過又は遮断させることができる。同様に、ゲート回路１９２は、ＯＤＴ選択信号ＯＤＴｂ（ODT_P4, ODT_N4）に基づきコード信号Rtt_nomを通過又は遮断させることができる。また、ゲート回路１９３は、ＯＤＴ選択信号ＯＤＴｃ（RW_P4, RW_N4）に基づきコード信号Rtt_WRを通過又は遮断させることができる。
以上が本実施形態による出力回路１００の構成である。次に、本実施形態による出力回路１００の動作について説明する。
まず、リード動作について説明する。
リード動作時においては、所定のタイミングでリード信号ＲＤが活性化し、これがＡＬカウンタ１５１及びＣＬカウンタ１６１を経由して、同期回路１８１に入力される。同期回路１８１にて内部クロックＤＬＬと同期が取られたリード信号ＲＤは、第２の選択回路１９０に含まれるゲート回路１９１に供給される。これに基づいて、１又は２以上のドライバ回路１０１〜１０ｍが動作し、データ入出力ピンＤＱはリード信号ＲＤの論理理に基づき、ハイレベル又はローレベルに駆動される。
この時、出力インピーダンスは、いずれのドライバ回路１０１〜１０ｍが活性化しているかによって決まる。一例として、各ドライバ回路１０１〜１０ｍのインピーダンスが全て２４０Ω（ZQ_codeによるキャリブレーション後の値）であるとすると、１つのドライバ回路のみを使用すれば出力インピーダンスは２４０Ωとなり、２つのドライバ回路を並列に使用すれば出力インピーダンスは１２０Ωとなる。つまり、使用するドライバ回路の数をｘ（≦ｍ）とすれば、出力インピーダンスは（２４０／ｘ）Ωとなる。
上述の通り、いずれのドライバ回路１０１〜１０ｍを使用するかは、コード信号Ron_codeによって決まる。コード信号Ron_codeは、モードレジスタセットによって変更することができることから、所望の出力インピーダンスを得ることが可能となる。
次に、ＯＤＴ動作について説明する。
本実施形態による出力回路は、ＯＤＴインピーダンスを動的に変更可能である。つまり、同一の外部バスに接続された他のチップがリード動作又ライト動作を行う際のＯＤＴインピーダンスと、当該チップがライト動作を行う際のＯＤＴインピーダンスとが、動的に切り替えられる。
まず、同一の外部バスに接続された他のチップがリード動作又ライト動作を行う際のＯＤＴ動作について説明する。
本動作においては、所定のタイミングでＯＤＴ信号ＯＤＴが活性化し、これがＡＬカウンタ１５２及びＯＤＴＬカウンタ１６２を経由して、第１の選択回路１７０に入力される。このとき、ライト信号ＷＲは非活性であることから、第１の選択回路１７０は、ＯＤＴ選択信号ＯＤＴｂを活性化させる。
同期回路１８２にて内部クロックＤＬＬと同期が取られたＯＤＴ選択信号ＯＤＴｂは、第２の選択回路１９０に含まれるゲート回路１９２に供給される。これに基づいて、１又は２以上のドライバ回路１１１〜１１ｎが動作し、データ入出力ピンＤＱは、所定のインピーダンスを持つ終端抵抗として機能する。
この時、ＯＤＴインピーダンスは、いずれのドライバ回路１１１〜１１ｎが活性化しているかによって決まる。一例として、各ドライバ回路１１１〜１１ｎのインピーダンスが全て１２０Ω（ZQ_codeによるキャリブレーション後の値）であるとすると、１つのドライバ回路のみを使用すればＯＤＴインピーダンスは１２０Ωとなり、２つのドライバ回路を並列に使用すればＯＤＴインピーダンスは６０Ωとなる。つまり、使用するドライバ回路の数をｙ（≦ｎ）とすれば、ＯＤＴインピーダンスは（１２０／ｙ）Ωとなる。
上述の通り、いずれのドライバ回路１１１〜１１ｎを使用するかは、コード信号Rtt_nomによって決まる。コード信号Rtt_nomは、モードレジスタセットによって変更することができることから、所望のＯＤＴインピーダンスを得ることが可能となる。
このようなＯＤＴ動作におけるインピーダンスとしては、あらかじめ定められた複数のインピーダンスからなる群よりいずれか一つが選択される。例えば、１２０Ω、６０Ω、４０Ω、３０Ω、２０Ωの５種類のＯＤＴインピーダンスが想定される場合には、これら５種類のインピーダンスのいずれかを示すコード信号Rtt_nomを、モードレジスタセットによって設定することになる。
一方、当該チップがライト動作を行う場合には、所定のタイミングでＯＤＴ信号ＯＤＴが活性化するとともに、ライト信号ＷＲが活性化する。ＯＤＴ信号ＯＤＴは、ＡＬカウンタ１５２及びＯＤＴＬカウンタ１６２を経由して第１の選択回路１７０に入力され、ライト信号ＷＲはＡＬカウンタ１５３及びＣＷＬカウンタ１６３を経由して第１の選択回路１７０に入力される。
上述の通り、ＯＤＴ信号ＯＤＴとライト信号ＷＲのタイミングは、ＯＤＴＬカウンタ１６２及びＣＷＬカウンタ１６３を通過することによって一致し、これらの出力であるＯＤＴ制御信号ＯＤＴａはいずれもハイレベルとなる。これにより、第１の選択回路１７０は、ＯＤＴ選択信号ＯＤＴｃを活性化させる。
同期回路１８３にて内部クロックＤＬＬと同期が取られたＯＤＴ選択信号ＯＤＴｃは、第２の選択回路１９０に含まれるゲート回路１９３に供給される。これに基づいて、１又は２以上のドライバ回路１１１〜１１ｎが動作する。いずれのドライバ回路１１１〜１１ｎを使用するかは、コード信号Rtt_WRによって決まる。コード信号Rtt_WRについてもモードレジスタセットによって変更することができることから、所望のＯＤＴインピーダンスを得ることが可能となる。
このようなＯＤＴ動作におけるインピーダンスについても、あらかじめ定められた複数のインピーダンスからなる群よりいずれか一つが選択される。例えば、１２０Ω、６０Ωの２種類のＯＤＴインピーダンスが想定される場合には、これら２種類のインピーダンスのいずれかを示すコード信号Rtt_WRを、モードレジスタセットによって設定することになる。
このように、ＯＤＴ動作時においては、ライト信号ＷＲが活性化しているか否かによって、ＯＤＴインピーダンスが変化する。つまり、ライト信号ＷＲが活性化していない場合には、コード信号Rtt_nomによって決まるＯＤＴインピーダンスが得られ、ライト信号ＷＲが活性化している場合には、コード信号Rtt_WRによって決まるＯＤＴインピーダンスが得られることになる。これにより、同一の外部バス上に接続された他のチップがリード動作又はライト動作を行っている場合のみならず、当該チップがライト動作を行う場合における信号の反射についても効果的に抑制することが可能となる。
しかも、本実施形態では、第１の選択回路１７０を同期回路群１８０の前段に配置していることから、同期回路群１８０とデータ入出力ピンＤＱとの間の回路段数の増大を抑制することが可能となる。
つまり、第１の選択回路１７０を同期回路群１８０の後段に配置したり、第２の選択回路１９０に第１の選択回路１７０の機能を含ませたりすると、同期回路群１８０とデータ入出力ピンＤＱとの間の回路段数が増大し、ＤＬＬ固有遅延が増大してしまう。これに対し、本実施形態では、コード信号Rtt_nomに基づいたＯＤＴ動作であるのか、コード信号Rtt_WRに基づいたＯＤＴ動作であるのかを、まず同期回路群１８０の前段に配置された第１の選択回路１７０によって選択し、さらに、実際のコード信号Rtt_nom又はコード信号Rtt_WRに基づいたドライバ回路１１１〜１１ｎの選択動作を、同期回路群１８０の後段に配置された第２の選択回路１９０によって行っている。
換言すれば、コード信号Rtt_nomに基づき選択され得るＯＤＴインピーダンス群（上記の例では、１２０Ω、６０Ω、４０Ω、３０Ω、２０Ωの５種類）と、コード信号Rtt_ＷＲに基づき選択され得るＯＤＴインピーダンス群（上記の例では、１２０Ω、６０Ωの２種類）のいずれかを選択し、さらに、選択されたＯＤＴインピーダンス群の中から、コード信号Rtt_nom又はコード信号Rtt_WRに基づいて実際のＯＤＴインピーダンスを選択している。このうち、前者の選択動作を第１の選択回路１７０によって行い、後者を第２の選択回路１９０によって行っているのである。
また、同期回路１８２，１８３とデータ入出力ピンＤＱとの間のパス（ＯＤＴパス）の回路段数が少ないことから、同期回路１８１とデータ入出力ピンＤＱとの間のパス（リードパス）との回路段数を容易に一致させることも可能となる。
尚、第１の選択回路１７０のみならず、第２の選択回路１９０についても同期回路群１８０の前段に配置する方法も考えられる。しかしながら、第２の選択回路１９０は、第１の選択回路１７０に比べて回路規模が大きいことから、これを同期回路群１８０の前段に配置すると、同期回路群１８０までの転送マージンが不足するおそれがある。この点を考慮して、本発明では、第２の選択回路１９０については同期回路群１８０の後段に配置しているのである。
次に、本発明の好ましい第２の実施形態について説明する。
図６は、本発明の好ましい第２の実施形態による半導体装置の出力回路（入出力回路）２００の構成を示すブロック図である。
図６に示すように、本実施形態による出力回路２００は、第２の選択回路の構成が異なるとともに、データ出力動作とＯＤＴ動作を共通のドライバ回路及び前段回路によって行う点において、図１に示した出力回路１００と相違する。その他の点については図１に示した出力回路１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
第２の選択回路２９０は、リード信号ＲＤに対応するゲート回路２９１と、ＯＤＴ選択信号ＯＤＴｂに対応するゲート回路２９２と、ＯＤＴ選択信号ＯＤＴｃに対応するゲート回路２９３とを含んでいる。これらゲート回路２９１〜２９３については、２段のＮＡＮＤゲートを示すシンボルマークを用いて表記しているが、これについても、各ゲート回路の機能を模式的に表現したものであり、実際にＮＡＮＤゲートのみによって構成されていることを意味するものではない。
ゲート回路２９１は、リード信号ＲＤが活性化すると、コード信号Ron_code又はこれに対応する信号を出力し、前段回路１３１〜１３ｋを介して１又は２以上のドライバ回路１０１〜１０ｋを活性化させる。また、ゲート回路２９２は、ＯＤＴ選択信号ＯＤＴｂが活性化すると、コード信号Rtt_nom又はこれに対応する信号を出力し、前段回路１３１〜１３ｋを介して１又は２以上のドライバ回路１０１〜１０ｋを活性化させる。さらに、ゲート回路２９３は、ＯＤＴ選択信号ＯＤＴｃが活性化すると、コード信号Rtt_WR又はこれに対応する信号を出力し、前段回路１３１〜１３ｋを介して１又は２以上のドライバ回路１０１〜１０ｋを活性化させる。
このように、本発明は、ｋ個のドライバ回路１０１〜１０ｋをデータ出力動作時とＯＤＴ動作時の両方で使用する場合においても適用可能である。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
本発明の好ましい第１の実施形態による半導体装置の出力回路（入出力回路）１００の構成を示すブロック図である。 ドライバ回路１０１の回路図である。 前段回路１３１の回路図である。 第１の選択回路１７０及び同期回路群１８０の構成をより詳細に示す回路図である。 第２の選択回路１９０の構成をより詳細に示す回路図である。 本発明の好ましい第２の実施形態による半導体装置の出力回路（入出力回路）２００の構成を示すブロック図である。
符号の説明
１００，２００ 出力回路（入出力回路）
１０１〜１０ｍ，１０１〜１０ｋ，１１１〜１１ｎ ドライバ回路
１２０ 入力バッファ
１３１〜１３ｍ，１３１〜１３ｋ，１４１〜１４ｎ 前段回路
１５１〜１５３ ＡＬカウンタ
１６１ ＣＬカウンタ
１６２ ＯＤＴＬカウンタ
１６３ ＣＷＬカウンタ
１７０ 第１の選択回路
１７１ インバータ
１７２，１７３ ＮＡＮＤゲート
１８０ 同期回路群
１８１〜１８３ 同期回路
１９０，２９０ 第２の選択回路
１９１〜１９３，２９１〜２９３ ゲート回路
２１１〜２１５ ＰチャンネルＭＯＳトランジスタ
２２１〜２２５ ＮチャンネルＭＯＳトランジスタ
２３１，２３２ 抵抗
４１１〜４１５ ＮＡＮＤ回路
４２１〜４２５ ＮＯＲ回路

Claims (15)

  1. ＯＤＴインピーダンスを動的に変更可能な半導体装置の出力回路であって、
    ＯＤＴ制御信号を生成するカウンタ回路と、ＯＤＴ機能を有する複数のドライバ回路と、前記カウンタ回路から前記ドライバ回路へ伝達される信号を所定のクロックに同期させる同期回路と、前記ＯＤＴ制御信号に基づいて複数のＯＤＴ選択信号のいずれか一つを活性化させる第１の選択回路と、活性化された前記ＯＤＴ選択信号に基づいて前記複数のドライバ回路のうち使用するドライバ回路を選択する第２の選択回路とを備え、
    前記第１の選択回路は前記カウンタ回路と前記同期回路との間に設けられ、前記第２の選択回路は前記同期回路と前記ドライバ回路との間に設けられていることを特徴とする出力回路。
  2. 前記カウンタ回路は、前記所定のクロックに同期して動作することを特徴とする請求項１に記載の出力回路。
  3. 前記ＯＤＴ制御信号は、ＯＤＴ機能を使用するか否かを示す第１の部分と、ＯＤＴインピーダンスを選択する第２の部分とを含んでいることを特徴とする請求項２に記載の出力回路。
  4. 前記カウンタ回路は、前記ＯＤＴ制御信号の前記第１の部分を生成する第１のカウンタと、前記ＯＤＴ制御信号の前記第２の部分を生成する第２のカウンタとを含み、前記第１のカウンタのレイテンシと前記第２のカウンタのレイテンシが異なっていることを特徴とする請求項３に記載の出力回路。
  5. 前記ＯＤＴ制御信号の前記第２の部分は、少なくともライト動作において活性化されることを特徴とする請求項３又は４に記載の出力回路。
  6. 前記第２の選択回路は、活性化された前記ＯＤＴ選択信号及びＯＤＴインピーダンスを指定するコード信号に基づいて、前記複数のドライバ回路のうち使用するドライバ回路を選択することを特徴とする請求項１乃至５のいずれか一項に記載の出力回路。
  7. 前記複数のドライバ回路の少なくとも一部は、データ出力時にも活性化されることを特徴とする請求項１乃至６のいずれか一項に記載の出力回路。
  8. 前記ＯＤＴインピーダンスは、当該半導体装置がライト動作を行っている場合と、他の半導体装置がリード動作又はライト動作を行っている場合とで、動的に切り替えられることを特徴とする請求項１乃至７のいずれか一項に記載の出力回路。
  9. ドライバ回路のＯＤＴインピーダンスを動的に変更可能な半導体装置の出力回路であって、
    複数のＯＤＴインピーダンス群の中からいずれか一つのＯＤＴインピーダンス群を選択する第１の選択回路と、選択されたＯＤＴインピーダンス群の中から所定のＯＤＴインピーダンスを選択する第２の選択回路と、前記第１の選択回路と前記第２の選択回路との間に設けられ、前記ドライバ回路の動作タイミングを制御する同期回路とを備えることを特徴とする出力回路。
  10. 前記第１の選択回路は、前記同期回路と同期して動作するカウンタの出力に基づいて、前記複数のＯＤＴインピーダンス群の中からいずれか一つのＯＤＴインピーダンス群を選択することを特徴とする請求項９に記載の出力回路。
  11. 前記第２の選択回路は、前記同期回路の出力及びＯＤＴインピーダンスを指定するコード信号に基づいて、選択されたＯＤＴインピーダンス群の中から所定のＯＤＴインピーダンスを選択することを特徴とする請求項９又は１０に記載の出力回路。
  12. 前記コード信号は、モードレジスタセットによって変更可能であることを特徴とする請求項１１に記載の出力回路。
  13. 前記第２の選択回路は、前記ドライバ回路の出力インピーダンスをさらに選択することを特徴とする請求項９乃至１２のいずれか一項に記載の出力回路。
  14. 前記ＯＤＴインピーダンスは、当該半導体装置がライト動作を行っている場合と、他の半導体装置がリード動作又はライト動作を行っている場合とで、動的に切り替えられることを特徴とする請求項９乃至１３のいずれか一項に記載の出力回路。
  15. 請求項１乃至１４のいずれか１項に記載の出力回路を備えることを特徴とする半導体装置。
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