KR20160085007A - 반도체 장치 - Google Patents

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KR20160085007A
KR20160085007A KR1020150001814A KR20150001814A KR20160085007A KR 20160085007 A KR20160085007 A KR 20160085007A KR 1020150001814 A KR1020150001814 A KR 1020150001814A KR 20150001814 A KR20150001814 A KR 20150001814A KR 20160085007 A KR20160085007 A KR 20160085007A
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resistor
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KR1020150001814A
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강석용
정한기
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삼성전자주식회사
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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는, 전원 전압과 연결되는 제1 종단 저항과 상기 제1 종단 저항과 접지 사이에 위치하는 제2 종단 저항을 포함하는 종단 저항 회로; 상기 제1 및 제2 종단 저항 사이의 센터 노드(center node)와 기준 전압의 전위차를 비교하되, 상기 기준 전압의 값은 상기 전원 전압의 절반인 미스매치(mismatch) 검출부; 상기 비교 결과를 제공받아 상기 제1 및 제2 종단 저항의 값을 변화시키는 피드백 신호(feedback signal)를 생성하고, 상기 비교 결과를 토대로 피드백 코드(feedback code)를 생성하는 코드 생성부; 상기 피드백 코드를 토대로 상기 제1 및 제2 종단 저항 사이의 미스매치를 제어하는 미스매치 코드를 생성하는 코드 레지스터; 및 상기 미스매치 코드를 토대로 상기 제1 및 제2 종단 저항 사이의 미스매치를 보상하는 수정부를 포함하되, 상기 코드 생성부는, 상기 미스매치 검출부의 비교 결과가 제1 상태에서 상기 제1 상태와 다른 제2 상태로 변할 때 상기 피드백 신호를 통해 상기 제1 및 제2 종단 저항의 값을 초기값으로 셋팅한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
메모리 시스템은 메모리 장치와 메모리 컨트롤러를 포함하고 메모리 장치와 메모리 컨트롤러는 신호를 전달하는 전송라인에 의해 연결된다. 일반적으로 전송라인은 신호의 안정적 전달을 위해 소정의 전압레벨로 종단(terminate)된다. 종단 방식은 CTT(Center Tab Termination) 방식과 HTT(High Tab Termination) 방식이 있다.
CTT 방식의 경우, 전송라인을 전원전압의 절반으로 종단하는 방식으로, 종단 저항은 전원전압과 센터 노드 사이 및 센터 노드와 접지 사이에 각각 병렬로 연결된다. 다만, 공정 상의 미스매치로 인해 전원전압과 센터 노드 사이의 종단 저항과 센터 노드와 접지 사이의 종단 저항의 저항값이 달라질 수 있다.
이 경우, 해당 반도체 장치의 아이 어퍼쳐(eye aperture)가 대칭적인 특성을 가지지 못하고, 만약 다수의 반도체 장치를 동시에 사용할 경우 각 장치의 아이 어퍼쳐가 오버랩된 특성, 즉, 전체 반도체 장치의 아이 어퍼쳐 특성이 악화될 수 있다.
따라서, 이러한 아이 어퍼쳐 특성을 개선할 수 있는 방안에 대한 필요성이 증가하고 있다.
본 발명이 해결하려는 과제는, 종단 저항의 미스매치를 보상하여 아이 어퍼쳐(eye aperture) 특성을 개선하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 실시예는, 전원 전압과 연결되는 제1 종단 저항과 상기 제1 종단 저항과 접지 사이에 위치하는 제2 종단 저항을 포함하는 종단 저항 회로; 상기 제1 및 제2 종단 저항 사이의 센터 노드(center node)와 기준 전압의 전위차를 비교하되, 상기 기준 전압의 값은 상기 전원 전압의 절반인 미스매치(mismatch) 검출부; 상기 비교 결과를 제공받아 상기 제1 및 제2 종단 저항의 값을 변화시키는 피드백 신호(feedback signal)를 생성하고, 상기 비교 결과를 토대로 피드백 코드(feedback code)를 생성하는 코드 생성부; 상기 피드백 코드를 토대로 상기 제1 및 제2 종단 저항 사이의 미스매치를 제어하는 미스매치 코드를 생성하는 코드 레지스터; 및 상기 미스매치 코드를 토대로 상기 제1 및 제2 종단 저항 사이의 미스매치를 보상하는 수정부를 포함하되, 상기 코드 생성부는, 상기 미스매치 검출부의 비교 결과가 제1 상태에서 상기 제1 상태와 다른 제2 상태로 변할 때 상기 피드백 신호를 통해 상기 제1 및 제2 종단 저항의 값을 초기값으로 셋팅한다.
상기 제1 종단 저항은 풀업(pull-up) 저항이고 상기 제2 종단 저항은 풀다운(pull-down) 저항일 수 있다.
상기 미스매치 검출부는, 상기 센터 노드의 전압이 상기 기준 전압보다 높은 경우 상기 제1 상태를 출력하고, 상기 센터 노드의 전압이 상기 기준 전압보다 낮은 경우 상기 제2 상태를 출력할 수 있다.
상기 비교 결과는 상기 제1 상태 및 상기 제2 상태 중 어느 하나를 포함할 수 있다.
상기 비교 결과가 상기 제1 상태를 포함하는 경우, 상기 피드백 신호는 상기 제1 종단 저항 또는 상기 제2 종단 저항을 감소시킬 수 있다.
상기 비교 결과가 상기 제2 상태를 포함하는 경우, 상기 피드백 신호는 상기 제1 종단 저항 또는 상기 제2 종단 저항을 증가시킬 수 있다.
상기 코드 생성부는 상기 피드백 신호를 상기 종단 저항 회로에 제공할 수 있다.
상기 제1 및 제2 종단 저항의 초기값을 셋팅하는 제어부를 더 포함하되, 상기 제어부는 상기 코드 생성부에 상기 제1 및 제2 종단 저항의 초기값을 제공할 수 있다.
상기 코드 생성부는, 상기 피드백 신호를 상기 종단 저항 회로에 제공하고, 상기 미스매치 검출부의 비교 결과가 상기 제1 상태에서 상기 제2 상태로 변할 때 상기 피드백 신호에 상기 초기값에 관한 정보를 포함시킬 수 있다.
상기 코드 생성부는, 상기 비교 결과가 상기 제1 상태를 포함하면, 상기 피드백 코드의 값을 1만큼 증가시키고, 상기 비교 결과가 상기 제2 상태를 포함하면, 상기 피드백 코드의 값을 1만큼 감소시킬 수 있다.
상기 코드 생성부는, 상기 비교 결과가 상기 제1 상태를 포함하면, 상기 피드백 코드의 값을 1만큼 감소시키고, 상기 비교 결과가 상기 제2 상태를 포함하면, 상기 피드백 코드의 값을 1만큼 증가시킬 수 있다.
상기 피드백 코드는, 상기 제1 또는 제2 종단 저항을 증감시킨 횟수에 대한 정보를 포함할 수 있다.
상기 종단 저항 회로와 연결된 버퍼부와, 상기 버퍼부와 연결된 리피터(repeater)를 더 포함할 수 있다.
상기 수정부는 상기 미스매치 코드를 토대로 상기 버퍼부의 공통 레벨(common level)을 제어하여 상기 제1 및 제2 종단 저항 사이의 미스매치를 보상할 수 있다.
상기 수정부는 상기 미스매치 코드를 토대로 상기 리피터의 듀티(duty)를 제어하여 상기 제1 및 제2 종단 저항 사이의 미스매치를 보상할 수 있다.
상기 수정부는 상기 미스매치 코드를 토대로 상기 종단 저항 회로, 상기 버퍼부 및 상기 리피터 중 적어도 하나를 제어하여 상기 제1 및 제2 종단 저항 사이의 미스매치를 보상할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 실시예는, 전원 전압과 연결되는 제1 종단 저항과 상기 제1 종단 저항과 접지 사이에 위치하는 제2 종단 저항을 포함하는 종단 저항 회로; 상기 제1 및 제2 종단 저항 사이의 센터 노드와 기준 전압의 전위차를 비교하되, 상기 기준 전압의 값은 상기 전원 전압의 절반인 미스매치 검출부; 상기 비교 결과를 제공받아 상기 제1 및 제2 종단 저항의 값을 변화시키는 피드백 신호를 생성하고, 상기 비교 결과를 토대로 피드백 코드를 생성하는 코드 생성부; 상기 피드백 코드를 토대로 상기 제1 및 제2 종단 저항 사이의 미스매치를 제어하는 미스매치 코드를 생성하는 코드 레지스터; 및 상기 미스매치 코드를 토대로 상기 제1 및 제2 종단 저항 사이의 미스매치를 보상하는 수정부; 상기 제1 및 제2 종단 저항의 초기값을 셋팅하고, 상기 코드 생성부에 상기 제1 및 제2 종단 저항의 초기값을 제공하는 제어부; 상기 종단 저항 회로와 연결된 버퍼부; 및 상기 버퍼부와 연결된 리피터를 포함하되, 상기 코드 생성부는, 상기 미스매치 검출부의 비교 결과가 제1 상태에서 상기 제1 상태와 다른 제2 상태로 변할 때 상기 피드백 신호를 통해 상기 제1 및 제2 종단 저항의 값을 초기값으로 셋팅하고, 상기 수정부는 상기 미스매치 코드를 토대로 상기 종단 저항 회로, 상기 버퍼부 및 상기 리피터 중 적어도 하나를 제어하여 상기 제1 및 제2 종단 저항 사이의 미스매치를 보상한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 실시예는, 제1 전원 전압과 연결되는 제1 종단 저항과 상기 제1 종단 저항과 접지 사이에 위치하는 제2 종단 저항을 포함하는 제1 종단 저항 회로; 상기 제1 종단 저항 회로의 레플리카(replica)이고, 상기 제1 및 제2 종단 저항 각각의 레플리카인 제3 및 제4 종단 저항을 포함하는 제2 종단 저항 회로; 상기 제3 및 제4 종단 저항 사이의 센터 노드(center node)와 기준 전압의 전위차를 비교하되, 상기 기준 전압의 값은 상기 전원 전압의 절반인 미스매치(mismatch) 검출부; 상기 비교 결과를 제공받아 상기 제3 및 제4 종단 저항의 값을 변화시키는 피드백 신호(feedback signal)를 생성하고, 상기 비교 결과를 토대로 피드백 코드(feedback code)를 생성하는 코드 생성부; 상기 피드백 코드를 토대로 상기 제1 및 제2 종단 저항 사이의 미스매치를 제어하는 미스매치 코드를 생성하는 코드 레지스터; 및 상기 미스매치 코드를 토대로 상기 제1 및 제2 종단 저항 사이의 미스매치를 보상하는 수정부를 포함한다.
상기 코드 생성부는 상기 피드백 신호를 상기 제2 종단 저항 회로에 제공할 수 있다.
상기 제1 및 제2 종단 저항의 초기값을 셋팅하는 제어부를 더 포함할 수 있다.
상기 제1 종단 저항 회로와 연결된 버퍼부와, 상기 버퍼부와 연결된 리피터를 더 포함할 수 있다.
상기 수정부는 상기 미스매치 코드를 토대로 상기 제1 종단 저항 회로, 상기 버퍼부 및 상기 리피터 중 적어도 하나를 제어하여 상기 제1 및 제2 종단 저항 사이의 미스매치를 보상할 수 있다.
상기 코드 생성부는, 상기 비교 결과가 제1 상태를 포함하면, 상기 피드백 코드의 값을 1만큼 증가시키고, 상기 비교 결과가 상기 제1 상태와 다른 제2 상태를 포함하면, 상기 피드백 코드의 값을 1만큼 감소시킬 수 있다.
상기 코드 생성부는, 상기 비교 결과가 제1 상태를 포함하면, 상기 피드백 코드의 값을 1만큼 감소시키고, 상기 비교 결과가 상기 제1 상태와 다른 제2 상태를 포함하면, 상기 피드백 코드의 값을 1만큼 증가시킬 수 있다.
상기 피드백 코드는, 상기 제3 또는 제4 종단 저항을 증감시킨 횟수에 대한 정보를 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하는 개략도이다.
도 2a 및 도 2b는 도 1의 종단 저항 회로를 설명하는 도면이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하는 개략도이다.
도 4는 도 3의 제1 종단 저항 회로를 설명하는 도면이다.
도 5는 도 3의 제2 종단 저항 회로를 설명하는 도면이다.
도 6 및 도 7은 도 1의 반도체 장치의 동작 방법을 설명하는 도면들이다.
도 8 및 도 9는 도 3의 반도체 장치의 동작 방법을 설명하는 도면들이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 11 내지 도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1, 도 2a, 도 2b를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하는 개략도이다. 도 2a 및 도 2b는 도 1의 종단 저항 회로(120)를 설명하는 도면이다.
본 발명에서, 반도체 장치는 예를 들어, DRAM일 수 있으나, 이에 한정되는 것은 아니다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 제어부(100), 종단 저항 회로(120), 미스매치 검출부(130), 코드 생성부(140), 코드 레지스터(150), 수정부(160), 버퍼부(170), 리피터(repeater)(180), 디시리얼라이저(Deserializer)(190)를 포함할 수 있다.
제어부(100)는 종단 저항 회로(120) 및 코드 생성부(140)에 초기값(I.V)을 제공할 수 있다.
구체적으로, 제어부(100)는 종단 저항 회로(120) 내의 제1 및 제2 종단 저항(도 2a의 R1, R2)에 초기값(I.V)을 제공하여, 제1 및 제2 종단 저항(도 2a의 R1, R2)이 제공받은 초기값(I.V)으로 셋팅되도록 할 수 있다.
또한 제어부(100)는 코드 생성부(140)에 제1 및 제2 종단 저항(도 2a의 R1, R2)의 초기값을 제공하여, 추후 코드 생성부(140)가 피드백 신호(FS)를 통해 종단 저항 회로(120)에 초기값(I.V)을 제공할 수 있도록 한다.
여기에서, 제어부(100)는 초기값(I.V)을 종단 저항 회로(120) 및 코드 생성부(140)에 동시에 제공할 수 있으나, 이에 한정되는 것은 아니다. 즉, 제어부(100)는 종단 저항 회로(120)에 초기값(I.V)을 먼저 제공한 후, 코드 생성부(140)에 초기값(I.V)을 제공할 수도 있다.
종단 저항 회로(120)는 제어부(100)로부터 초기값(I.V)을 제공받을 수 있다.
구체적으로, 도 2a를 참조하면, 종단 저항 회로(120)는 제1 종단 저항(R1), 제2 종단 저항(R2), 제1 스위치(S1), 제2 스위치(S2)를 포함할 수 있다.
제1 종단 저항(R1)은 전원 전압(VDD)과 연결되고, 제1 스위치(S1)와 센터 노드(CN) 사이에 배치될 수 있다. 또한 제1 종단 저항(R1)은 풀업(pull-up) 저항이다.
제2 종단 저항(R2)은 접지와 연결되고, 제2 스위치(S2)와 센터 노드(CN) 사이에 배치될 수 있다. 또한 제2 종단 저항(R2)은 풀다운(pull-down) 저항일 수 있다.
또한 제1 종단 저항(R1) 또는 제2 종단 저항(R2)은 각각 가변 저항일 수 있고, 도 2b를 참조하면, 가변 저항인 제1 종단 저항(R1)에 대한 세부적인 도면이 도시되어 있다. 제1 종단 저항(R1)과 제2 종단 저항(R2)은 제어되는 원리가 동일한바, 제1 종단 저항(R1)을 예로 들어 설명하기로 한다.
도 2b에서는 제1 종단 저항(R1)이 코드 생성부(140)로부터 피드백 신호(FS)를 제공받아 제어되는 모습이 도시되어 있지만, 이에 한정되는 것은 아니다. 즉, 후술하는 수정부(160)에 의해 제1 종단 저항(R1)이 제어되는 모습도 동일한 동작 원리로 이루어질 수 있다.
즉, 가변 저항은 예를 들어 복수개의 저항(예를 들어, Rv1, Rv2, Rv3)이 직렬로 연결되어 있고 각각의 저항에 트랜지스터(예를 들어, T1, T2, T3)가 병렬로 연결되는 회로로 구성될 수 있다.
보다 구체적으로, 가변 저항은 아래와 같이 동작할 수 있다.
모든 트랜지스터(T1, T2, T3)가 턴오프 상태가 되는 신호(예를 들어, 피드백 신호(FS))를 제공받는 경우, 각 트랜지스터의 턴오프 저항이 급격히 증가하여, 제1 내지 제3 저항(Rv1, Rv2, Rv3)에만 전류가 흐르게 되어, 제1 및 제3 저항(Rv1, Rv3)의 양 끝단에서 측정한 저항값이 근사적으로 제1 내지 제3 저항의 합(즉, Rv1+Rv2+Rv3)이 될 수 있다.
또한 트랜지스터 중 제1 트랜지스터(T1)만 턴온되는 신호(예를 들어, 피드백 신호(FS))를 제공받는 경우, 제1 트랜지스터(T1)와 병렬로 연결된 제1 저항(Rv1)은 저항값으로 측정되지 않고 트렌지스터의 턴온 저항값만 측정되어 제1 및 제3 저항(Rv1, Rv3)의 양 끝단에서 측정한 저항값은 근사적으로 제1 트랜지스터의 턴온 저항값 + 제2 저항값 + 제3 저항값(즉, T1의 턴온 저항값 + Rv2 + Rv3)이 될 수 있다. 다른 한 예로, 트랜지스터 중 제1 및 제2 트랜지스터(T1, T2)만 턴온되는 신호(예를 들어, 피드백 신호(FS))를 제공받는 경우, 제1 및 제2 저항(Rv1, Rv2)은 측정되지 않고 트랜지스터의 턴온 저항값 두개가 측정되어 제1 및 제3 저항(Rv1, Rv3)의 양 끝단에서 측정한 저항값은 근사적으로　제1 트랜지스터의 턴온 저항값 + 제2 트랜지스터의 턴온 저항값 + 제3 저항값(즉, T1의 턴온 저항값 + T2의 턴온 저항값 + Rv3)이 될 수 있다.물론, 제1 내지 제3 트랜지스터(T1, T2, T3; 미도시)가 전부 턴온되는 신호(예를 들어, 피드백 신호(FS))를 제공받는 경우, 제1 트랜지스터의 턴온 저항값 + 제2 트랜지스터의 턴온 저항값 + 제3 트랜지스터의 턴온 저항값(즉, T1의 턴온 저항값 + T2의 턴온 저항값 + T3의 턴온 저항값)이 될 수 있다.
다시 도 2a를 참조하면, 반도체 장치(1)는 앞서 설명한 바와 같이 DRAM일 수 있고, 이에 따라, 반도체 장치(1)로부터 데이터를 독출시 반도체 장치(1) 내의 종단 저항 회로(120)의 제1 스위치(S1) 및 제2 스위치(S2)는 턴오프되고, 반도체 장치(1), 즉, DRAM을 제어하는 메모리 컨트롤러(미도시) 내의 종단 저항 회로의 스위치는 턴온될 수 있다.
이 경우, 센터 노드(CN)의 전압은 제1 종단 저항(R1)과 제2 종단 저항(R2)의 전압 분배에 의해 전원 전압(VDD)의 절반으로 종단될 수 있다.
반대로, 반도체 장치(1)로 데이터를 기입시에는 반도체 장치(1) 내의 종단 저항 회로(120)의 제1 스위치(S1) 및 제2 스위치(S2)는 턴온되고, 반도체 장치(1), 즉, DRAM을 제어하는 메모리 컨트롤러(미도시) 내의 종단 저항 회로의 스위치는 턴오프될 수 있다.
이 경우에도, 센터 노드(CN)의 전압은 제1 종단 저항(R1)과 제2 종단 저항(R2)의 전압 분배에 의해 전원 전압(VDD)의 절반으로 종단될 수 있다.
즉, 종단 저항 회로(120)는 CTT(Center Tab Termination) 방식이 적용된 회로일 수 있다.
다만, 공정 상의 미스매치(mismatch)로 인해 제1 종단 저항(R1)과 제2 종단 저항(R2)이 완벽하게 같지 않을 수도 있다. 따라서, 이러한 미스매치를 보상해줄 필요가 있는바, 미스매치 보상과 관련된 설명은 후술하도록 한다.
다시 도 1을 참조하면, 종단 저항 회로(120)는 제어부(100)로부터 초기값(I.V)을 제공받고, 미스매치 검출부(130) 및 버퍼부(170)에 센터 노드 전압(CN.V)을 제공하고, 코드 생성부(140)로부터 피드백 신호(FS)를 제공받을 수 있다.
또한 종단 저항 회로(120)의 미스매치는 수정부(160)에 의해 보상될 수 있다.
미스매치 검출부(130)는 종단 저항 회로(120)로부터 센터 노드 전압(CN.V)을 제공받을 수 있다.
구체적으로, 도 1 및 도 2a를 참조하면, 미스매치 검출부(130)는 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 센터 노드(CN)와 기준 전압(VREF)의 전위차를 비교할 수 있다. 즉, 미스매치 검출부(130)는 센터 노드 전압(CN.V)과 기준 전압(VREF) 사이의 전위차를 비교하고, 비교 결과(CR)를 코드 생성부(140)에 제공할 수 있다.
여기에서, 기준 전압(VREF)은 전원 전압(VDD)의 절반일 수 있다.
미스매치 검출부(130)는 센터 노드 전압(CN.V)이 기준 전압(VREF)보다 높은 경우 제1 상태(예를 들면, 하이 레벨(high level) 또는 1)를 출력하고, 센터 노드 전압(CN.V)이 기준 전압(VREF)보다 낮은 경우 제2 상태(예를 들면, 로우 레벨(low level) 또는 0)를 출력할 수 있다.
즉, 비교 결과(CR)는 제1 상태(예를 들면, 하이 레벨(high level) 또는 1) 및 제2 상태(예를 들면, 로우 레벨(low level) 또는 0) 중 어느 하나를 포함할 수 있다.
물론 제1 상태가 로우 레벨(low level) 또는 0일 수 있고, 제2 상태가 하이 레벨(high level) 또는 1일 수도 있으나, 설명의 편의상, 이하에서는 제1 상태는 하이 레벨 또는 1이고, 제2 상태는 로우 레벨 또는 0인 것으로 예를 들어 설명하기로 한다.
추가적으로, 미스매치 검출부(130)의 출력 즉, 비교 결과(CR)가 제1 상태에서 제2 상태, 또는 제2 상태에서 제1 상태로 변경될 때를 제1 종단 저항(R1)과 제2 종단 저항(R2)이 같아지는 시점으로 설정할 수 있다.
코드 생성부(140)는 비교 결과(CR)를 제공받아 제1 종단 저항(R1) 및 제2 종단 저항(R2)의 값을 변화시키는 피드백 신호(FS)를 생성하고, 비교 결과(CR)를 토대로 피드백 코드(FC)를 생성할 수 있다.
구체적으로, 코드 생성부(140)는 미스매치 검출부(130)로부터 비교 결과(CR)를 제공받아 그 비교 결과(CR)를 토대로 피드백 신호(FS)를 생성할 수 있다.
또한 코드 생성부(140)는 생성된 피드백 신호(FS)를 종단 저항 회로(120)에 제공하여, 제1 종단 저항(R1) 또는 제2 종단 저항(R2)의 값을 변화시킬 수 있다.
예를 들어, 피드백 신호(FS)는 비교 결과(CR)가 제1 상태를 포함하는 경우, 제1 종단 저항(R1) 또는 제2 종단 저항(R2)을 감소시킬 수 있다. 반면에, 피드백 신호(FS)는 비교 결과(CR)가 제2 상태를 포함하는 경우, 제1 종단 저항(R1) 또는 제2 종단 저항(R2)을 증가시킬 수 있다.
또한 미스매치 검출부(130)의 비교 결과(CR)가 제1 상태에서 제2 상태, 또는 제2 상태에서 제1 상태로 변경될 때(즉, 제1 종단 저항(R1)과 제2 종단 저항(R2)이 같아지는 시점), 코드 생성부(140)는 피드백 신호(FS)를 통해 제1 종단 저항(R1) 및 제2 종단 저항(R2)의 값을 초기값(I.V)으로 셋팅할 수 있다.
여기에서, 초기값(I.V)은 앞서 설명한 바와 같이, 코드 생성부(140)가 제어부(100)로부터 제공받은 것으로, 종단 저항 회로(120)에 처음 셋팅되는 제1 종단 저항(R1) 및 제2 종단 저항(R2)의 초기값과 동일할 수 있다.
또한 코드 생성부(140)는 비교 결과(CR)가 제1 상태에서 제2 상태, 또는 제2 상태에서 제1 상태로 변경되기 전에는 제어부(100)로부터 제공받은 초기값(I.V)에 대한 정보를 저장만 하고 있다가, 비교 결과(CR)가 제1 상태에서 제2 상태, 또는 제2 상태에서 제1 상태로 변경될 때 비로소 피드백 신호(FS)에 초기값(I.V)에 대한 정보를 추가함으로써, 제1 종단 저항(R1) 및 제2 종단 저항(R2)의 값을 초기값(I.V)으로 셋팅할 수 있다.
코드 생성부(140)는 미스매치 검출부(130)로부터 비교 결과(CR)를 제공받아 그 비교 결과(CR)를 토대로 피드백 코드(FC)를 생성할 수 있다. 또한 코드 생성부(140)는 생성된 피드백 코드(FC)를 코드 레지스터(150)에 제공할 수 있다.
여기에서, 코드 생성부(140)는 비교 결과(CR)가 제1 상태를 포함하면 피드백 코드(FC)의 값을 1만큼 감소시키고, 비교 결과(CR)가 제2 상태를 포함하면 피드백 코드(FC)의 값을 1만큼 증가시킬 수 있다.
즉, 피드백 코드(FC)는 제1 종단 저항(R1) 또는 제2 종단 저항(R2)을 증감시킨 횟수에 대한 정보를 포함할 수 있다. 보다 구체적으로, 코드 생성부(140)가 코드 레지스터(150)에 제공하는 최종 피드백 코드(FC)는 제1 종단 저항(R1)과 제2 종단 저항(R2)의 저항 값이 동일해지게 하기 위해 수행한 피드백 코드(FC) 값의 업-다운(up-down) 횟수 정보를 포함할 수 있다. 이에 따라, 최종 피드백 코드(FC)는 [0:N]형태일 수 있으며, 여기에서, N(N은 자연수)은 제1 종단 저항(R1)과 제2 종단 저항(R2)의 저항 값이 동일해지게 하기 위해 수행된 피드백 코드(FC) 값의 업 또는 다운 횟수일 수 있다.
코드 레지스터(150)는 피드백 코드(FC)를 토대로 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 미스매치를 제어하는 미스매치 코드(MC)를 생성할 수 있다.
미스매치 코드(MC) 역시 피드백 코드(FC)를 토대로 생성되는바, [0:N]형태일 수 있다.
구체적으로, 코드 레지스터(150)는 코드 생성부(140)로부터 피드백 코드(FC)를 제공받고, 제공받은 피드백 코드(FC)를 토대로 미스매치 코드(MC)를 생성하여 수정부(160)에 제공할 수 있다.
또한 코드 레지스터(150)는 피드백 코드(FC)를 저장하는 역할도 수행할 수 있다.
수정부(160)는 미스매치 코드(MC)를 토대로 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 미스매치를 보상할 수 있다.
구체적으로, 수정부(160)는 코드 레지스터(150)로부터 미스매치 코드(MC)를 제공받고, 제공받은 미스매치 코드(MC)를 토대로 종단 저항 회로(120), 버퍼부(170), 및 리피터(180) 중 적어도 하나를 제어하여 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 미스매치, 즉, 오프셋(offset)을 보상할 수 있다.
즉, 수정부(160)가 미스매치 코드(MC)를 토대로 종단 저항 회로(120)를 제어하는 경우, 종단 저항 회로(120) 내의 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 미스매치를 직접 보상할 수 있다.
보다 구체적으로, 미스매치 코드(MC)는 제1 종단 저항(R1)과 제2 종단 저항(R2)의 저항 값이 동일해지게 하기 위해 수행된 코드의 업-다운 횟수 정보를 포함하고, 여기에서, 코드, 즉, 피드백 코드(FC)가 1만큼 증가 또는 감소되는 경우 이에 대응하는 제1 종단 저항(R1) 또는 제2 종단 저항(R2)의 증가 또는 감소값은 사용자에 의해 미리 정의될 수 있다. 따라서, 수정부(160)는 미스매치 코드(MC)를 토대로 예를 들어, 제어 신호(미도시)를 통해 종단 저항 회로(120) 내의 제1 종단 저항(R1) 또는 제2 종단 저항(R2)의 증가 또는 감소값을 제어하여 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 미스매치를 보상할 수 있다.
또한 수정부(160)가 미스매치 코드(MC)를 토대로 버퍼부(170)를 제어하는 경우, 예를 들어, 제어 신호(미도시)를 통해 버퍼부(170)의 공통 레벨(common level)을 제어하여 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 미스매치를 보상할 수 있다.
마지막으로 수정부(160)가 미스매치 코드(MC)를 토대로 리피터(180)를 제어하는 경우, 리피터(180)의 듀티(duty)를 제어하여 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 미스매치를 보상할 수 있다.
여기에서, 리피터(180)는 예를 들어, PMW(Pulse Width Modulation) 코드를 사용할 수 있으며, 이에 따라, 수정부(160)는 미스매치 코드(MC)를 토대로 예를 들어, 제어 신호(미도시)를 통해 리피터(180)에서 사용하는 펄스(pulse)의 듀티를 증감시킴으로써, 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 미스매치를 보상할 수 있다.
버퍼부(170)는 종단 저항 회로(120)와 연결될 수 있다.
구체적으로, 버퍼부(170)는 종단 저항 회로(120)로부터 센터 노드 전압(CN.V)을 제공받을 수 있다. 여기에서, 센터 노드 전압(CN.V)은 버퍼부(170)의 양단자(+)에 제공될 수 있으나, 이에 한정되는 것은 아니다.
버퍼부(170)는 종단 저항 회로(120)로부터 제공받은 센터 노드 전압(CN.V)과 기준 전압(VREF)을 비교하여 버퍼 출력 신호(BO)를 생성할 수 있다.
여기에서, 버퍼부(170)는 수정부(160)에 의해 공통 레벨이 제어되고, 이에 따라, 버퍼 출력 신호(BO)에는 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 미스매치가 보상되어 반영될 수 있다.
추가적으로, 버퍼부(170)는 버퍼 출력 신호(BO)를 리피터(180)에 제공할 수 있다.
리피터(180)는 버퍼부(170)와 연결될 수 있다.
구체적으로, 리피터(180)는 버퍼부(170)로부터 버퍼 출력 신호(BO)를 제공받고, 제공받은 버퍼 출력 신호(BO)를 토대로 리피터 출력 신호(RO)를 생성할 수 있다.
여기에서, 리피터(180)는 수정부(160)에 의해 듀티가 제어되고, 이에 따라, 리피터 출력 신호(RO)에는 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 미스매치가 보상되어 반영될 수 있다.
추가적으로, 리피터(180)는 리피터 출력 신호(RO)를 디시리얼라이저(190)에 제공할 수 있다.
디시리얼라이저(190)는 리피터(180)로부터 리피터 출력 신호(RO)를 제공받을 수 있다.
구체적으로, 디시리얼라이저(190)는 리피터(180)로부터 제공받은 리피터 출력 신호(RO)를 역직렬화 할 수 있다. 여기에서, 역직렬화는 바이트배열을 원래 형태의 데이터로 복원하는 것으로 이에 대한 구체적인 설명은 생략하도록 한다.
본 발명의 일 실시예에 따른 반도체 장치(1)는, 종단 저항 회로(120)의 센터 노드 전압(CN.V)과 기준 전압(VREF)을 비교하여 종단 저항 회로(120), 버퍼부(170), 리피터(180) 중 적어도 하나를 제어함으로써, 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 미스매치를 보상할 수 있다.
또한 반도체 장치(1)는 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 미스매치를 보상함으로써, 반도체 장치(1) 자체의 아이 어퍼쳐(eye aperture) 특성을 개선할 수 있다.
추가적으로 여러 개의 반도체 장치를 동시에 사용하는 경우, 각 반도체 장치의 아이 어퍼쳐가 오버랩된 전체 반도체 장치의 아이 어퍼쳐 특성을 고려해야 하는바, 각 반도체 장치로써, 앞서 설명한 반도체 장치(1)를 사용함으로써, 각각의 아이 어퍼쳐 특성을 개선하여 전체적인 아이 어퍼쳐 특성을 개선(즉, 미스매치로 인해 좁아진 전체 아이 어퍼쳐의 폭을 다시 넓힌다는 의미)할 수 있다.
이하에서는, 도 3 내지 도 5를 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치를 설명하도록 한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하는 개략도이다. 도 4는 도 3의 제1 종단 저항 회로를 설명하는 도면이다. 도 5는 도 3의 제2 종단 저항 회로를 설명하는 도면이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(1)는 제어부(200), 제1 종단 저항 회로(210), 제2 종단 저항 회로(220), 미스매치 검출부(230), 코드 생성부(240), 코드 레지스터(250), 수정부(260), 버퍼부(270), 리피터(repeater)(280), 디시리얼라이저(Deserializer)(290)를 포함할 수 있다.
제어부(200)는 제1 종단 저항 회로(210)에 초기값(I.V)을 제공할 수 있다.
구체적으로, 제어부(200)는 제1 종단 저항 회로(210) 내의 제1 및 제2 종단 저항(도 4의 R1, R2)에 초기값(I.V)을 제공하여, 제1 및 제2 종단 저항(도 4의 R1, R2)이 제공받은 초기값(I.V)으로 셋팅되도록 할 수 있다.
제1 종단 저항 회로(210)는 제어부(200)로부터 초기값(I.V)을 제공받을 수 있다.
구체적으로, 도 4를 참조하면, 제1 종단 저항 회로(210)는 제1 종단 저항(R1), 제2 종단 저항(R2), 제1 스위치(S1), 제2 스위치(S2)를 포함할 수 있다.
제1 종단 저항(R1)은 제1 전원 전압(VDD1)과 연결되고, 제1 스위치(S1)와 제1 센터 노드(CN1) 사이에 배치될 수 있다. 또한 제1 종단 저항(R1)은 풀업(pull-up) 저항이다.
제2 종단 저항(R2)은 접지와 연결되고, 제2 스위치(S2)와 제1 센터 노드(CN1) 사이에 배치될 수 있다. 또한 제2 종단 저항(R2)은 풀다운(pull-down) 저항일 수 있다.
반도체 장치(2)는 앞서 설명한 바와 같이 DRAM일 수 있고, 이에 따라, 반도체 장치(2)로부터 데이터를 독출시 반도체 장치(2) 내의 제1 종단 저항 회로(210)의 제1 스위치(S1) 및 제2 스위치(S2)는 턴오프되고, 반도체 장치(2), 즉, DRAM을 제어하는 메모리 컨트롤러(미도시) 내의 종단 저항 회로의 스위치는 턴온될 수 있다.
이 경우, 제1 센터 노드(CN1)의 전압은 제1 종단 저항(R1)과 제2 종단 저항(R2)의 전압 분배에 의해 제1 전원 전압(VDD1)의 절반으로 종단될 수 있다.
반대로, 반도체 장치(2)로 데이터를 기입시에는 반도체 장치(2) 내의 제1 종단 저항 회로(210)의 제1 스위치(S1) 및 제2 스위치(S2)는 턴온되고, 반도체 장치(2), 즉, DRAM을 제어하는 메모리 컨트롤러(미도시) 내의 종단 저항 회로의 스위치는 턴오프될 수 있다.
이 경우에도, 제1 센터 노드(CN1)의 전압은 제1 종단 저항(R1)과 제2 종단 저항(R2)의 전압 분배에 의해 제1 전원 전압(VDD1)의 절반으로 종단될 수 있다.
즉, 제1 종단 저항 회로(210)는 CTT(Center Tab Termination) 방식이 적용된 회로일 수 있다.
다만, 공정 상의 미스매치(mismatch)로 인해 제1 종단 저항(R1)과 제2 종단 저항(R2)이 완벽하게 같지 않을 수도 있다. 따라서, 이러한 미스매치를 보상해줄 필요가 있는바, 미스매치 보상과 관련된 설명은 후술하도록 한다.
다시 도 3을 참조하면, 제1 종단 저항 회로(210)는 제어부(200)로부터 초기값(I.V)을 제공받고, 버퍼부(270)에 제1 센터 노드 전압(CN.V1)을 제공할 수 있다. 또한 제1 종단 저항 회로(210)의 미스매치는 수정부(260)에 의해 보상될 수 있다.
제2 종단 저항 회로(220)는 제1 종단 저항 회로(210)의 레플리카(replica)일 수 있다.
구체적으로, 도 5를 참조하면, 제2 종단 저항 회로(220)는 제3 종단 저항(R3), 제4 종단 저항(R4), 제3 스위치(S3), 제4 스위치(S4)를 포함할 수 있다.
제3 종단 저항(R3)은 제2 전원 전압(VDD2)과 연결되고, 제3 스위치(S3)와 제2 센터 노드(CN2) 사이에 배치될 수 있다. 또한 제3 종단 저항(R3)은 풀업(pull-up) 저항이다.
제4 종단 저항(R4)은 접지와 연결되고, 제4 스위치(S4)와 제2 센터 노드(CN2) 사이에 배치될 수 있다. 또한 제4 종단 저항(R4)은 풀다운(pull-down) 저항일 수 있다.
여기에서, 제2 종단 저항 회로(220)는 제1 종단 저항 회로(210)의 레플리카에 해당하기에, 제2 종단 저항 회로(220)의 각 구성요소는 제1 종단 저항 회로(210)의 각 구성요소와 동일할 수 있다.
다시 도 3을 참조하면, 제2 종단 저항 회로(220)는 미스매치 검출부(230)에 제2 센터 노드 전압(CN.V2)을 제공하고, 코드 생성부(240)로부터 피드백 신호(FS)를 제공받을 수 있다.
미스매치 검출부(230)는 제2 종단 저항 회로(220)로부터 제2 센터 노드 전압(CN.V2)을 제공받을 수 있다.
구체적으로, 도 3 내지 도 5를 참조하면, 미스매치 검출부(230)는 제3 종단 저항(R3) 및 제4 종단 저항(R4) 사이의 제2 센터 노드(CN2)와 기준 전압(VREF)의 전위차를 비교할 수 있다. 즉, 미스매치 검출부(230)는 제2 센터 노드 전압(CN.V2)과 기준 전압(VREF) 사이의 전위차를 비교하고, 비교 결과(CR)를 코드 생성부(240)에 제공할 수 있다.
여기에서, 기준 전압(VREF)은 제2 전원 전압(VDD2)의 절반일 수 있다.
미스매치 검출부(230)는 제2 센터 노드 전압(CN.V2)이 기준 전압(VREF)보다 높은 경우 제1 상태(예를 들면, 하이 레벨(high level) 또는 1)를 출력하고, 제2 센터 노드 전압(CN.V2)이 기준 전압(VREF)보다 낮은 경우 제2 상태(예를 들면, 로우 레벨(low level) 또는 0)를 출력할 수 있다.
즉, 비교 결과(CR)는 제1 상태(예를 들면, 하이 레벨(high level) 또는 1) 및 제2 상태(예를 들면, 로우 레벨(low level) 또는 0) 중 어느 하나를 포함할 수 있다.
물론 제1 상태가 로우 레벨(low level) 또는 0일 수 있고, 제2 상태가 하이 레벨(high level) 또는 1일 수도 있으나, 설명의 편의상, 이하에서는 제1 상태는 하이 레벨 또는 1이고, 제2 상태는 로우 레벨 또는 0인 것으로 예를 들어 설명하기로 한다.
추가적으로, 미스매치 검출부(230)의 출력 즉, 비교 결과(CR)가 제1 상태에서 제2 상태, 또는 제2 상태에서 제1 상태로 변경될 때를 제3 종단 저항(R3)과 제4 종단 저항(R4)이 같아지는 시점으로 설정할 수 있다.
코드 생성부(240)는 비교 결과(CR)를 제공받아 제3 종단 저항(R3) 및 제4 종단 저항(R4)의 값을 변화시키는 피드백 신호(FS)를 생성하고, 비교 결과(CR)를 토대로 피드백 코드(FC)를 생성할 수 있다.
구체적으로, 코드 생성부(240)는 미스매치 검출부(230)로부터 비교 결과(CR)를 제공받아 그 비교 결과(CR)를 토대로 피드백 신호(FS)를 생성할 수 있다. 또한 코드 생성부(240)는 생성된 피드백 신호(FS)를 제2 종단 저항 회로(220)에 제공하여, 제3 종단 저항(R3) 또는 제4 종단 저항(R4)의 값을 변화시킬 수 있다.
예를 들어, 피드백 신호(FS)는 비교 결과(CR)가 제1 상태를 포함하는 경우, 제3 종단 저항(R3) 또는 제4 종단 저항(R4)을 감소시킬 수 있다. 반면에, 피드백 신호(FS)는 비교 결과(CR)가 제2 상태를 포함하는 경우, 제3 종단 저항(R3) 또는 제4 종단 저항(R4)을 증가시킬 수 있다.
코드 생성부(240)는 미스매치 검출부(230)로부터 비교 결과(CR)를 제공받아 그 비교 결과(CR)를 토대로 피드백 코드(FC)를 생성할 수 있다. 또한 코드 생성부(240)는 생성된 피드백 코드(FC)를 코드 레지스터(250)에 제공할 수 있다.
여기에서, 코드 생성부(240)는 비교 결과(CR)가 제1 상태를 포함하면 피드백 코드(FC)의 값을 1만큼 감소시키고, 비교 결과(CR)가 제2 상태를 포함하면 피드백 코드(FC)의 값을 1만큼 증가시킬 수 있다.
즉, 피드백 코드(FC)는 제3 종단 저항(R3) 또는 제4 종단 저항(R4)을 증감시킨 횟수에 대한 정보를 포함할 수 있다.
보다 구체적으로, 코드 생성부(240)가 코드 레지스터(250)에 제공하는 최종 피드백 코드(FC)는 제3 종단 저항(R3)과 제4 종단 저항(R4)의 저항 값이 동일해지게 하기 위해 수행한 업-다운(up-down) 횟수 정보를 포함할 수 있다.
코드 레지스터(250)는 피드백 코드(FC)를 토대로 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 미스매치를 제어하는 미스매치 코드(MC)를 생성할 수 있다.
구체적으로, 코드 레지스터(250)는 코드 생성부(240)로부터 피드백 코드(FC)를 제공받고, 제공받은 피드백 코드(FC)를 토대로 미스매치 코드(MC)를 생성하여 수정부(260)에 제공할 수 있다.
피드백 코드(FC)는 제3 종단 저항(R3)과 제4 종단 저항(R4)의 저항 값이 동일해지게 하기 위해 수행한 업-다운(up-down) 횟수 정보를 포함하고, 제3 종단 저항(R3)과 제4 종단 저항(R4)은 각각 제1 종단 저항(R1)과 제2 종단 저항(R2)에 대응되기에, 미스매치 코드(MC)는 제1 종단 저항(R1)과 제2 종단 저항(R2) 사이의 미스매치를 제어할 수 있다.
또한 코드 레지스터(250)는 피드백 코드(FC)를 저장하는 역할도 수행할 수 있다.
수정부(260)는 미스매치 코드(MC)를 토대로 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 미스매치를 보상할 수 있다.
구체적으로, 수정부(260)는 코드 레지스터(250)로부터 미스매치 코드(MC)를 제공받고, 제공받은 미스매치 코드(MC)를 토대로 제1 종단 저항 회로(210), 버퍼부(270), 및 리피터(280) 중 적어도 하나를 제어하여 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 미스매치, 즉, 오프셋(offset)을 보상할 수 있다.
즉, 수정부(260)가 미스매치 코드(MC)를 토대로 제1 종단 저항 회로(210)를 제어하는 경우, 제1 종단 저항 회로(210) 내의 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 미스매치를 직접 보상할 수 있다.
또한 수정부(260)가 미스매치 코드(MC)를 토대로 버퍼부(270)를 제어하는 경우, 버퍼부(270)의 공통 레벨(common level)을 제어하여 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 미스매치를 보상할 수 있다.
마지막으로 수정부(260)가 미스매치 코드(MC)를 토대로 리피터(280)를 제어하는 경우, 리피터(280)의 듀티(duty)를 제어하여 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 미스매치를 보상할 수 있다.
버퍼부(270)는 제1 종단 저항 회로(210)와 연결될 수 있다.
구체적으로, 버퍼부(270)는 제1 종단 저항 회로(210)로부터 제1 센터 노드 전압(CN.V1)을 제공받을 수 있다. 여기에서, 제1 센터 노드 전압(CN.V1)은 버퍼부(270)의 양단자(+)에 제공될 수 있으나, 이에 한정되는 것은 아니다.
버퍼부(270)는 제1 종단 저항 회로(210)로부터 제공받은 제1 센터 노드 전압(CN.V1)과 기준 전압(VREF)을 비교하여 버퍼 출력 신호(BO)를 생성할 수 있다. 여기에서, 버퍼부(270)는 수정부(260)에 의해 공통 레벨이 제어되고, 이에 따라, 버퍼 출력 신호(BO)에는 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 미스매치가 보상되어 반영될 수 있다.
추가적으로, 버퍼부(270)는 버퍼 출력 신호(BO)를 리피터(280)에 제공할 수 있다.
리피터(280)는 버퍼부(270)와 연결될 수 있다.
구체적으로, 리피터(280)는 버퍼부(270)로부터 버퍼 출력 신호(BO)를 제공받고, 제공받은 버퍼 출력 신호(BO)를 토대로 리피터 출력 신호(RO)를 생성할 수 있다.
여기에서, 리피터(280)는 수정부(260)에 의해 듀티가 제어되고, 이에 따라, 리피터 출력 신호(RO)에는 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 미스매치가 보상되어 반영될 수 있다.
추가적으로, 리피터(280)는 리피터 출력 신호(RO)를 디시리얼라이저(290)에 제공할 수 있다.
디시리얼라이저(290)는 리피터(280)로부터 리피터 출력 신호(RO)를 제공받을 수 있다.
구체적으로, 디시리얼라이저(290)는 리피터(280)로부터 제공받은 리피터 출력 신호(RO)를 역직렬화 할 수 있다. 여기에서, 역직렬화는 바이트배열을 원래 형태의 데이터로 복원하는 것으로 이에 대한 구체적인 설명은 생략하도록 한다.
결과적으로, 본 발명의 다른 실시예에 따른 반도체 장치(2)는 도 1의 반도체 장치(1)와 달리, 제1 종단 저항 회로(210)의 레플리카인 제2 종단 저항 회로(220)를 포함할 수 있다.
이에 따라, 반도체 장치(2)는 제2 종단 저항 회로(220)를 통해 제1 및 제2 종단 저항(R1, R2)의 레플리카인 제3 및 제4 종단 저항(R3, R4) 사이의 미스매치 정도를 파악할 수 있고, 제3 및 제4 종단 저항(R3, R4) 사이의 미스매치를 토대로 미스매치 코드(MC)를 생성함으로써, 제1 및 제2 종단 저항(R1, R2) 사이의 미스매치를 보상할 수 있다.
이하에서는, 도 6 및 도 7을 참조하여, 도 1의 반도체 장치의 동작 방법에 대해 설명하도록 한다.
도 6 및 도 7은 도 1의 반도체 장치의 동작 방법을 설명하는 도면들이다.
도 2a, 도 6 및 도 7을 참조하면, 먼저, 초기값을 세팅한다(S100).
구체적으로, 제어부(100)는 종단 저항 회로(120)에 초기값(I.V)을 제공할 수 있다. 즉, 제어부(100)는 종단 저항 회로(120) 내의 제1 및 제2 종단 저항(R1, R2)에 초기값(I.V)을 제공하여, 제1 및 제2 종단 저항(R1, R2)이 제공받은 초기값(I.V)으로 셋팅되도록 할 수 있다.
또한 제어부(100)는 코드 생성부(140)에 제1 및 제2 종단 저항(R1, R2)의 초기값을 제공하여, 추후 코드 생성부(140)가 피드백 신호(FS)를 통해 종단 저항 회로(120)에 초기값(I.V)을 제공할 수 있도록 한다.
센터 노드와 기준 전압을 비교한다(S110).
구체적으로, 미스매치 검출부(130)는 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 센터 노드(CN)와 기준 전압(VREF)의 전위차를 비교할 수 있다. 즉, 미스매치 검출부(130)는 센터 노드 전압(CN.V)과 기준 전압(VREF) 사이의 전위차를 비교하고, 비교 결과(CR)를 코드 생성부(140)에 제공할 수 있다.
여기에서, 기준 전압(VREF)은 전원 전압(VDD)의 절반일 수 있다.
미스매치 검출부(130)는 센터 노드 전압(CN.V)이 기준 전압(VREF)보다 높은 경우 제1 상태(예를 들면, 하이 레벨(high level) 또는 1)를 출력하고, 센터 노드 전압(CN.V)이 기준 전압(VREF)보다 낮은 경우 제2 상태(예를 들면, 로우 레벨(low level) 또는 0)를 출력할 수 있다.
즉, 비교 결과(CR)는 제1 상태(예를 들면, 하이 레벨(high level) 또는 1) 및 제2 상태(예를 들면, 로우 레벨(low level) 또는 0) 중 어느 하나를 포함할 수 있다.
추가적으로, 미스매치 검출부(130)의 출력 즉, 비교 결과(CR)가 제1 상태에서 제2 상태, 또는 제2 상태에서 제1 상태로 변경될 때를 제1 종단 저항(R1)과 제2 종단 저항(R2)이 같아지는 시점으로 설정할 수 있다.
비교 결과를 토대로 피드백 신호 및 피드백 코드를 생성한다(S120).
구체적으로, 코드 생성부(140)는 미스매치 검출부(130)로부터 비교 결과(CR)를 제공받아 그 비교 결과(CR)를 토대로 피드백 신호(FS)를 생성할 수 있다. 또한 코드 생성부(140)는 생성된 피드백 신호(FS)를 종단 저항 회로(120)에 제공하여, 제1 종단 저항(R1) 또는 제2 종단 저항(R2)의 값을 변화시킬 수 있다.
또한 미스매치 검출부(130)의 비교 결과(CR)가 제1 상태에서 제2 상태, 또는 제2 상태에서 제1 상태로 변경될 때(즉, 제1 종단 저항(R1)과 제2 종단 저항(R2)이 같아지는 시점), 코드 생성부(140)는 제어부(100)로부터 제공받은 초기값(I.V)에 대한 정보를 토대로 피드백 신호(FS)를 생성하고, 생성한피드백 신호(FS)를 종단 저항 회로(120)에 제공함으로써, 제1 종단 저항(R1) 및 제2 종단 저항(R2)의 값을 초기값(I.V)으로 셋팅할 수 있다.
뿐만 아니라 코드 생성부(140)는 미스매치 검출부(130)로부터 비교 결과(CR)를 제공받아 그 비교 결과(CR)를 토대로 피드백 코드(FC)를 생성할 수 있다. 또한 코드 생성부(140)는 생성된 피드백 코드(FC)를 코드 레지스터(140)에 제공할 수 있다.
피드백 코드를 토대로 미스매치 코드를 생성한다(S130).
구체적으로, 코드 레지스터(140)는 코드 생성부(140)로부터 피드백 코드(FC)를 제공받고, 제공받은 피드백 코드(FC)를 토대로 미스매치 코드(MC)를 생성하여 수정부(160)에 제공할 수 있다.
제1 및 제2 종단 저항 사이의 미스매치를 보상한다(S140).
구체적으로, 수정부(160)는 코드 레지스터(140)로부터 미스매치 코드(MC)를 제공받고, 제공받은 미스매치 코드(MC)를 토대로 종단 저항 회로(120), 버퍼부(170), 및 리피터(180) 중 적어도 하나를 제어하여 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 미스매치, 즉, 오프셋(offset)을 보상할 수 있다.
이하에서는, 도 8 및 도 9를 참조하여, 도 3의 반도체 장치의 동작 방법에 대해 설명하도록 한다.
도 8 및 도 9는 도 3의 반도체 장치의 동작 방법을 설명하는 도면들이다.
도 4, 도 5, 도 8 및 도 9를 참조하면, 먼저, 초기값을 세팅한다(S200).
구체적으로, 제어부(200)는 제1 종단 저항 회로(210)에 초기값(I.V)을 제공할 수 있다. 즉, 제어부(200)는 제1 종단 저항 회로(210) 내의 제1 및 제2 종단 저항(R1, R2)에 초기값(I.V)을 제공하여, 제1 및 제2 종단 저항(R1, R2)이 제공받은 초기값(I.V)으로 셋팅되도록 할 수 있다.
제3 및 제4 종단 저항 사이의 센터 노드와 기준 전압을 비교한다(S210).
구체적으로, 미스매치 검출부(230)는 제2 종단 저항 회로(220) 내의 제3 종단 저항(R3) 및 제4 종단 저항(R4) 사이의 제2 센터 노드(CN2)와 기준 전압(VREF)의 전위차를 비교할 수 있다. 즉, 미스매치 검출부(230)는 제2 센터 노드 전압(CN.V2)과 기준 전압(VREF) 사이의 전위차를 비교하고, 비교 결과(CR)를 코드 생성부(240)에 제공할 수 있다.
여기에서, 제2 종단 저항 회로(220)는 제1 종단 저항 회로(210)의 레플리카로, 이에 대해서는 앞서 설명한바, 구체적인 설명은 생략하도록 한다.
비교 결과를 토대로 피드백 신호 및 피드백 코드를 생성한다(S220).
구체적으로, 코드 생성부(240)는 미스매치 검출부(230)로부터 비교 결과(CR)를 제공받아 그 비교 결과(CR)를 토대로 피드백 신호(FS)를 생성할 수 있다. 또한 코드 생성부(240)는 생성된 피드백 신호(FS)를 제2 종단 저항 회로(220)에 제공하여, 제3 종단 저항(R3) 또는 제4 종단 저항(R4)의 값을 변화시킬 수 있다.
뿐만 아니라 코드 생성부(240)는 미스매치 검출부(230)로부터 비교 결과(CR)를 제공받아 그 비교 결과(CR)를 토대로 피드백 코드(FC)를 생성할 수 있다. 또한 코드 생성부(240)는 생성된 피드백 코드(FC)를 코드 레지스터(250)에 제공할 수 있다.
여기에서, 코드 생성부(240)는 미스매치 검출부(230)의 비교 결과(CR)가 제1 상태에서 제2 상태, 또는 제2 상태에서 제1 상태로 변경될 때(즉, 제3 종단 저항(R3)과 제4 종단 저항(R4)이 같아지는 시점), 최종 피드백 코드(FC)를 생성하여 코드 레지스터(250)에 저장할 수 있다.
피드백 코드를 토대로 미스매치 코드를 생성한다(S230).
구체적으로, 코드 레지스터(250)는 코드 생성부(240)로부터 피드백 코드(FC)를 제공받고, 제공받은 피드백 코드(FC)를 토대로 미스매치 코드(MC)를 생성하여 수정부(260)에 제공할 수 있다.
제1 및 제2 종단 저항 사이의 미스매치를 보상한다(S240).
구체적으로, 수정부(260)는 코드 레지스터(250)로부터 미스매치 코드(MC)를 제공받고, 제공받은 미스매치 코드(MC)를 토대로 종단 저항 회로(120), 버퍼부(270), 및 리피터(280) 중 적어도 하나를 제어하여 제1 종단 저항(R1) 및 제2 종단 저항(R2) 사이의 미스매치, 즉, 오프셋(offset)을 보상할 수 있다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치(1, 2)는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 11 내지 도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 적용할 수 있는 예시적인 전자 시스템들이다.
도 11은 태블릿 PC(1200)을 도시한 도면이고, 도 12는 노트북(1300)을 도시한 도면이며, 도 13은 스마트폰(1400)을 도시한 것이다. 본 발명의 몇몇 실시예에 따른 반도체 장치(1, 2)는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예에 따른 반도체 장치(1, 2)는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 전자 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 전자 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 전자 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200: 제어부 120: 종단 저항 회로
130, 230: 미스매치 검출부 140, 240: 코드 생성부
150, 250: 코드 레지스터 160, 260: 수정부
170, 270: 버퍼부 180, 280: 리피터
190, 290: 디시리얼라이저 210: 제1 종단 저항 회로
220: 제2 종단 저항 회로 I.V: 초기값
CN.V: 센터 노드 전압 VREF: 기준 전압
CR: 비교 결과 FS: 피드백 신호
FC: 피드백 코드 MC: 미스매치 코드
BO: 버퍼 출력 신호 RO: 리피터 출력 신호
R1~R4: 제1 내지 제3 종단 저항 S1, S2: 제1 및 제2 스위치
CN.V1: 제1 센터 노드 전압 CN.V2: 제2 센터 노드 전압

Claims (10)

  1. 전원 전압과 연결되는 제1 종단 저항과 상기 제1 종단 저항과 접지 사이에 위치하는 제2 종단 저항을 포함하는 종단 저항 회로;
    상기 제1 및 제2 종단 저항 사이의 센터 노드(center node)와 기준 전압의 전위차를 비교하되, 상기 기준 전압의 값은 상기 전원 전압의 절반인 미스매치(mismatch) 검출부;
    상기 비교 결과를 제공받아 상기 제1 및 제2 종단 저항의 값을 변화시키는 피드백 신호(feedback signal)를 생성하고, 상기 비교 결과를 토대로 피드백 코드(feedback code)를 생성하는 코드 생성부;
    상기 피드백 코드를 토대로 상기 제1 및 제2 종단 저항 사이의 미스매치를 제어하는 미스매치 코드를 생성하는 코드 레지스터; 및
    상기 미스매치 코드를 토대로 상기 제1 및 제2 종단 저항 사이의 미스매치를 보상하는 수정부를 포함하되,
    상기 코드 생성부는, 상기 미스매치 검출부의 비교 결과가 제1 상태에서 상기 제1 상태와 다른 제2 상태로 변할 때 상기 피드백 신호를 통해 상기 제1 및 제2 종단 저항의 값을 초기값으로 셋팅하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 미스매치 검출부는,
    상기 센터 노드의 전압이 상기 기준 전압보다 높은 경우 상기 제1 상태를 출력하고,
    상기 센터 노드의 전압이 상기 기준 전압보다 낮은 경우 상기 제2 상태를 출력하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 및 제2 종단 저항의 초기값을 셋팅하는 제어부를 더 포함하되,
    상기 제어부는 상기 코드 생성부에 상기 제1 및 제2 종단 저항의 초기값을 제공하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 피드백 코드는, 상기 제1 또는 제2 종단 저항을 증감시킨 횟수에 대한 정보를 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 종단 저항 회로와 연결된 버퍼부와,
    상기 버퍼부와 연결된 리피터(repeater)를 더 포함하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 수정부는 상기 미스매치 코드를 토대로 상기 종단 저항 회로, 상기 버퍼부 및 상기 리피터 중 적어도 하나를 제어하여 상기 제1 및 제2 종단 저항 사이의 미스매치를 보상하는 반도체 장치.
  7. 전원 전압과 연결되는 제1 종단 저항과 상기 제1 종단 저항과 접지 사이에 위치하는 제2 종단 저항을 포함하는 종단 저항 회로;
    상기 제1 및 제2 종단 저항 사이의 센터 노드와 기준 전압의 전위차를 비교하되, 상기 기준 전압의 값은 상기 전원 전압의 절반인 미스매치 검출부;
    상기 비교 결과를 제공받아 상기 제1 및 제2 종단 저항의 값을 변화시키는 피드백 신호를 생성하고, 상기 비교 결과를 토대로 피드백 코드를 생성하는 코드 생성부;
    상기 피드백 코드를 토대로 상기 제1 및 제2 종단 저항 사이의 미스매치를 제어하는 미스매치 코드를 생성하는 코드 레지스터; 및
    상기 미스매치 코드를 토대로 상기 제1 및 제2 종단 저항 사이의 미스매치를 보상하는 수정부;
    상기 제1 및 제2 종단 저항의 초기값을 셋팅하고, 상기 코드 생성부에 상기 제1 및 제2 종단 저항의 초기값을 제공하는 제어부;
    상기 종단 저항 회로와 연결된 버퍼부; 및
    상기 버퍼부와 연결된 리피터를 포함하되,
    상기 코드 생성부는, 상기 미스매치 검출부의 비교 결과가 제1 상태에서 상기 제1 상태와 다른 제2 상태로 변할 때 상기 피드백 신호를 통해 상기 제1 및 제2 종단 저항의 값을 초기값으로 셋팅하고,
    상기 수정부는 상기 미스매치 코드를 토대로 상기 종단 저항 회로, 상기 버퍼부 및 상기 리피터 중 적어도 하나를 제어하여 상기 제1 및 제2 종단 저항 사이의 미스매치를 보상하는 반도체 장치.
  8. 제1 전원 전압과 연결되는 제1 종단 저항과 상기 제1 종단 저항과 접지 사이에 위치하는 제2 종단 저항을 포함하는 제1 종단 저항 회로;
    상기 제1 종단 저항 회로의 레플리카(replica)이고, 상기 제1 및 제2 종단 저항 각각의 레플리카인 제3 및 제4 종단 저항을 포함하는 제2 종단 저항 회로;
    상기 제3 및 제4 종단 저항 사이의 센터 노드(center node)와 기준 전압의 전위차를 비교하되, 상기 기준 전압의 값은 상기 전원 전압의 절반인 미스매치(mismatch) 검출부;
    상기 비교 결과를 제공받아 상기 제3 및 제4 종단 저항의 값을 변화시키는 피드백 신호(feedback signal)를 생성하고, 상기 비교 결과를 토대로 피드백 코드(feedback code)를 생성하는 코드 생성부;
    상기 피드백 코드를 토대로 상기 제1 및 제2 종단 저항 사이의 미스매치를 제어하는 미스매치 코드를 생성하는 코드 레지스터; 및
    상기 미스매치 코드를 토대로 상기 제1 및 제2 종단 저항 사이의 미스매치를 보상하는 수정부를 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제1 및 제2 종단 저항의 초기값을 셋팅하는 제어부를 더 포함하는 반도체 장치.
  10. 제 8항에 있어서,
    상기 제1 종단 저항 회로와 연결된 버퍼부와,
    상기 버퍼부와 연결된 리피터를 더 포함하는 반도체 장치.

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