KR100446292B1

KR100446292B1 - 능동 종단저항값 교정회로와 이를 구비하는 메모리 칩과능동 종단저항 교정방법

Info

Publication number: KR100446292B1
Application number: KR10-2001-0083343A
Authority: KR
Inventors: 송호영
Original assignee: 삼성전자주식회사
Priority date: 2001-12-22
Filing date: 2001-12-22
Publication date: 2004-09-01
Also published as: US6768393B2; JP2003280779A; KR20030053590A; US20030117147A1; JP4316866B2

Abstract

공정, 전압, 또는 온도의 변화에 둔감하게 종단저항값을 교정할 수 있는 교정 방법 및 장치가 개시된다. 종단저항의 저항값을 외부저항의 저항값으로 교정하는 교정회로는 외부저항이 접속되는 패드의 전압과 기준전압을 비교하고, 그 비교결과에 응답하여 상기 패드로 전류를 공급하는 제1가변저항의 저항값을 제어하기 위한 제1제어코드를 출력하는 제1제어회로; 및 상기 패드의 전압 및 제2가변저항과 더미가변저항이 공통으로 접속되는 노드의 전압을 비교하고, 그 비교결과에 응답하여 상기 제2가변저항의 저항값을 제어하기 위한 제2제어코드를 출력하는 제2제어회로를 구비하며, 상기 제1가변저항의 저항값과 상기 더미가변저항의 저항값은 상기 제1제어코드에 응답하여 상기 외부저항의 저항값으로 교정되고, 상기 제2가변저항의 저항값은 상기 제2제어코드에 응답하여 상기 외부저항의 저항값으로 교정된다.

Description

능동 종단저항값 교정회로와 이를 구비하는 메모리 칩과 능동 종단저항 교정방법{Circuit and method for calibrating active termination resistance and memory device having the same}

본 발명은 버스의 종단에 관한 것으로, 보다 상세하게는 공정, 전압 또는 온도의 변화에 무관하게 능동종단의 저항값을 교정할 수 있는 교정회로와 그 방법 및 상기 교정회로를 구비하는 메모리장치에 관한 것이다.

일반적으로 메모리 시스템에서 버스의 종단을 위하여 SSTL(stub bus Terminated logic)과 능동종단(active termination)이 사용된다. 능동종단은 온-칩 종단(on-chip termination)이라고도 하며, 칩 내부의 능동종단 저항(이하 '종단저항'이라 한다.)을 사용하여 버스의 종단을 하는 것이다. 능동종단은 SSTL보다 신호전달특성(signal integrity)이 좋고, 데이터 레이트(data rate)가 높다.

종단저항의 저항값(이하 '종단저항값'이라 한다.)을 얼마나 정확하게 원하는 저항값으로 교정(calibration)할 수 있느냐가 능동종단의 관건(key point)이다. 종래에는 종단저항값을 교정하기 위한 제어신호로 아날로그 제어전압을 사용하였는데, 상기 제어전압은 노이즈에 민감하므로 종단저항값을 정확하게 교정할 수 없는 문제점이 있다. 또한 제어전압이 노이즈에 민감하므로 버스의 신호전달특성이 저하되는 문제점이 있었다.

두 개의 칩들을 공유하여 능동종단을 하는 경우(이하 '×2'이라 한다.) 또는 네 개의 칩들을 공유하여 능동종단을 하는 경우(이하 '×4'이라 한다.)는 하나의 칩으로 능동종단을 하는 경우(이하 '×1'이라 한다.)에 비하여 종단저항값을 교정하기 위한 다른 교정회로가 부가적으로 필요하다. 따라서 종래의 능동종단을 위한 전력소비가 증가하고, 레이아웃 면적의 오버헤드가 상당히 컸다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 공정, 전압, 또는 온도의 변화에 둔감하게 종단저항값을 교정할 수 있는 교정회로와 그 방법 및 상기 교정회로를 구비하는 메모리장치를 제공하는 것이다.

또한, 본 발명이 이루고자 하는 다른 기술적인 과제는 소비전력과 레이아웃 면적의 오버헤드의 감소시킬 수 있는 방법 및 이를 구현하기 위한 메모리장치를 제공하는 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.

도 1은 본 발명에 따른 교정회로를 구비하는 메모리장치의 블락도를 개략적으로 나타낸다.

도 2는 본 발명에 따른 교정회로의 회로도를 나타낸다.

도 3은 도 2의 제2제어코드 발생회로의 블락도를 나타낸다.

도 4는 도 1의 쉬프터의 회로도를 나타낸다.

도 5는 도 1의 가변저항부의 회로도를 나타낸다.

상기 기술적 과제를 달성하기 위한 능동종단저항의 저항값을 교정하는 방법은 외부저항의 저항값과 제1가변저항의 저항값을 비교하고, 그 비교결과에 응답하여 제1제어코드를 발생하는 단계; 더미저항의 저항값과 제2가변저항의 저항값을 비교하고, 그 비교결과에 응답하여 제2제어코드를 발생하는 단계; 및 상기 제1제어코드에 응답하여 상기 제1가변저항의 저항값과 상기 더미가변저항의 저항값을 상기 외부저항의 저항값으로 교정하고, 상기 제2제어코드에 응답하여 상기 제2가변저항의 저항값을 상기 외부저항의 저항값으로 교정하는 단계를 구비한다.상기 기술적 과제를 달성하기 위한 종단저항의 저항값을 교정하는 방법은 외부저항이 접속되는 패드의 전압과 기준전압을 비교하고, 그 비교결과에 상응하는 제1비교신호를 출력하는 단계; 상기 패드의 전압 및 더미가변저항과 제2가변저항이 공통으로 접속되는 노드의 전압을 비교하고, 그 비교결과에 상응하는 제2비교신호를 출력하는 단계; 상기 제1비교신호에 응답하여 제1제어코드를 출력하는 단계; 상기 제1비교신호와 상기 제2비교신호에 응답하여 제2제어코드를 출력하는 단계; 및 상기 제1제어코드에 응답하여 상기 제1가변저항의 저항값과 상기 더미가변저항의 저항값을 상기 외부저항의 저항값으로 교정하고, 상기 제2제어코드에 응답하여 상기 제2가변저항의 저항값을 상기 외부저항의 저항값으로 교정하는 단계를 구비한다.상기 제1가변저항의 저항값과 상기 제2가변저항의 저항값은 동시에 증가되거나 또는 감소된다.

상기 기술적 과제를 달성하기 위한 능동종단 저항의 저항값을 외부저항의 저항값으로 교정하는 교정회로는 외부저항이 접속되는 패드의 전압과 기준전압을 비교하고, 그 비교결과에 응답하여 상기 패드로 전류를 공급하는 제1가변저항의 저항값을 제어하기 위한 제1제어코드를 출력하는 제1제어회로; 및 상기 패드의 전압 및 제2가변저항과 더미가변저항이 공통으로 접속되는 노드의 전압을 비교하고, 그 비교결과에 응답하여 상기 제2가변저항의 저항값을 제어하기 위한 제2제어코드를 출력하는 제2제어회로를 구비하며, 상기 제1가변저항의 저항값과 상기 더미가변저항의 저항값은 상기 제1제어코드에 응답하여 상기 외부저항의 저항값으로 교정되고, 상기 제2가변저항의 저항값은 상기 제2제어코드에 응답하여 상기 외부저항의 저항값으로 교정된다.

또한, 능동종단 저항의 저항값을 외부저항의 저항값으로 교정하는 교정회로는 제1전원과 패드사이에 접속되는 제1가변저항; 노드와 상기 제1전원사이에 접속되는 더미가변저항; 상기 노드와 제2전원사이에 접속되는 제2가변저항; 외부저항이 접속되는 상기 패드의 전압과 기준전압을 비교하고, 그 비교결과에 기초하여 상기 제1가변저항의 저항값 및 상기 더미가변저항의 저항값을 상기 외부저항의 저항값으로 교정하기 위한 제1제어코드를 출력하는 제1제어회로; 및 상기 패드의 전압과 상기 노드의 전압을 비교하고, 그 비교결과에 기초하여 상기 제2가변저항의 저항값을 상기 외부저항의 저항값으로 교정하기 위한 제2제어코드를 출력하는 제2제어회로를 구비한다.

상기 제1가변저항의 저항값과 상기 제2가변저항의 저항값은 동시에 증가되거나 또는 감소되는 것이 바람직하며, 상기 제1노드의 전압은 상기 제1가변저항에 흐르는 전류에 응답하여 발생되며, 상기 제2노드의 전압은 상기 더미가변저항에 흐르는 전류에 응답하여 발생된다. 상기 제1제어회로는 상기 패드의 전압과 상기 기준전압을 비교하는 제1비교회로; 및 상기 제1비교회로의 출력신호에 응답하여 상기 제1제어코드를 출력하는 제1제어코드 발생회로를 구비하며, 상기 제2제어회로는 상기 패드의 전압과 상기 노드의 전압을 비교하는 제2비교회로; 및 상기 제1비교회로의 출력신호 및 상기 제2비교회로의 출력신호에 응답하여 상기 제2제어코드를 출력하는 제2제어코드 발생회로를 구비한다.

상기 다른 기술적 과제를 달성하기 위한 메모리장치는 제1제어코드 및 제2제어코드를 출력하는 교정회로; 선택신호에 응답하여 상기 제1제어코드 및 상기 제2제어코드를 멀티플렉싱하여 종단저항의 저항값을 제어하기 위한 제어코드들을 출력하는 쉬프터 블락; 및 상기 제어코드들에 응답하여 상기 능동종단저항의 저항값을 상기 교정회로에 접속되는 외부저항의 저항값과 일치되도록 교정하는 가변저항부들을 구비하며, 상기 교정회로는 상기 외부저항과 제1가변저항이 공통으로 접속되는 패드; 상기 패드의 전압과 기준전압을 비교하고, 그 비교결과에 상응하는 제1제어코드를 출력하는 제1제어회로; 더미가변저항과 제2가변저항이 접속되는 노드; 및상기 패드의 전압과 상기 노드의 전압을 비교하고, 그 비교결과에 상응하는 상기 제2제어코드를 출력하는 제2제어회로를 구비하며, 상기 제1가변저항의 저항값과 상기 더미가변저항의 저항값은 상기 제1제어코드에 응답하여 상기 외부저항의 저항값으로 교정되고 상기 제2가변저항의 저항값은 상기 제2제어코드에 응답하여 상기 외부저항의 저항값으로 교정된다. 상기 제1가변저항의 저항값과 상기 제2가변저항의 저항값은 동시에 증가되거나 또는 감소된다.본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명에 따른 능동종단저항 교정회로를 구비하는 메모리장치의 블락도를 개략적으로 나타낸다. 도 1을 참조하면, 칩(100)은 능동저항 교정회로(이하'교정회로'라 한다; 20), 쉬프터 블락(30), 다수개의 가변저항부들(40)과 다수개의 패드들(50, 60과 70)을 구비한다. 교정회로(20)는 패드(10)를 통하여 외부저항 (Rext)과 접속된다.

교정회로(20)는 제1제어코드(UPCODE) 및 제2제어코드(DNCODE)를 쉬프터 블락(30)으로 출력한다. 제1제어코드(UPCODE) 및 제2제어코드(DNCODE)는 N비트들로 구성되는 것이 바람직하다.

쉬프터 블락(30)은 다수개의 쉬프터들(31)을 구비하며 선택신호(SEL)에 응답하여 ×1, ×2, 또는 ×4를 위한 종단저항값을 제어하는 제어코드들(HCODE_Ui와 HCODE_Di, 여기서 i는 1 내지 3)을 다수개의 가변저항부들(40)출력한다. 제어코드들(HCODE_Ui와 HCODE_Di)은 N비트들로 구성된다.

따라서 쉬프터들(31)은 제1/제2제어코드(UPCODE/DNCODE)를 1회 또는 그 이상 쉬프트시켜 ×2, 또는 ×4를 위한 종단저항값을 발생시킬 수 있는 장점이 있다.

다수개의 가변저항부들(40)각각은 제1가변저항(41)과 제2가변저항(43)을 구비하며, 제어코드들(HCODE_Ui와 HCODE_Di)에 응답하여 종단저항값을 외부저항 (Rext)의 저항값과 일치되도록 교정한다. 패드(50)는 데이터 출력을 위한 패드이고, 패드(60)는 클락신호를 위한 패드이고, 패드(70)는 어드레스/명령신호를 위한 패드이다. 다수개의 패드들(50, 60과 70)각각은 다수개의 가변저항부들(40)각각의 노드(N1)에 접속된다.

도 2는 본 발명에 따른 교정회로의 회로도를 나타낸다. 도 2를 참조하면, 교정회로(20)는 제1가변저항(41)과 더미가변저항(42), 제2가변저항(43), 두 개의 비교회로들(21과 23), 제1제어코드발생회로(25) 및 제2제어코드 발생회로(27)를 구비한다.

제1가변저항(41)은 제1전원(VDDQ)과 패드(10)사이에 접속되고, 더미가변저항 (42)은 제1전원(VDDQ)과 노드(N3)사이에 접속되고, 제2가변저항(43)은 노드(N3)와 제2전원(VSSQ)사이에 접속된다. 더미가변저항(42)의 구조와 작동은 제1가변저항 (41)의 구조와 작동과 동일하고, 더미 가변저항(42)과 제2가변저항(43)은 도 5에 도시된 바와 같이 서로 대칭적인 구조를 갖으나 그 작동은 동일하다.

비교회로(21)는 기준전압(VREF)과 패드(10)의 전압을 비교하여 그 비교결과에 상응하는 제1비교신호(UP_COMP)를 제1제어코드발생회로(25)로 출력한다. 패드 (10)의 전압은 제1가변저항(41)에 흐르는 전류에 의하여 가변된다.

비교회로(23)는 노드(N3)의 전압과 패드(10)의 전압을 비교하여 그 비교결과에 상응하는 제2비교신호(DN_COMP)를 제2제어코드발생회로(27)로 출력한다. 노드(N3)의 전압은 더미가변저항(42)을 통하여 흐르는 전류에 의하여 가변된다. 기준전압(VREF)과 노드(N3)의 전압은 0.5VDDQ인 것이 바람직하다.

제1제어코드발생회로(25)는 제1비교신호(UP_COMP)에 응답하여 제1제어코드(UPCODE)를 제1가변저항(41), 더미가변저항(42) 및 쉬프터 블락(30)으로 출력한다. 제1가변저항(41)의 저항값과 더미 가변저항(42)의 저항값은 제1제어코드(UPCODE)에 응답하여 외부저항(Rext)의 저항값과 동일하게 교정(calibration)되는 경우, 기준전압(VREF)과 패드(10)의 전압은 동일해진다. 제1제어코드발생회로(25)는 일반적인 업/다운카운터로 구성되므로 상세한 설명은 생략한다.

제2제어코드발생회로(27)는 제1비교신호(UP_COMP) 및 제2비교신호(DN_COMP)에 응답하여 제2제어코드(DNCODE)를 제2가변저항(43)과 쉬프터 블락(30)으로 출력한다. 제2가변저항(43)의 저항값은 제2제어코드(DNCODE)에 응답하여 더미가변저항 (42)의 저항값과 동일하게 교정되는 경우, 노드(N3)의 전압과 패드(10)의 전압은 동일해진다.

도 3은 도 2의 제2제어코드 발생회로의 블락도를 나타낸다. 도 3을 참조하면, 제2제어코드 발생회로(27)는 논리게이트(28)와 업/다운카운터(29)를 구비한다. 논리게이트(28)는 부정 배타적 논리합 연산(Exclusive-NOR)회로이며, 업/다운카운터(29)는 논리게이트(28)의 출력신호에 응답하여 인에이블 된다. 즉, 업/다운카운터(29)는 제1상태(또는, 제2상태)를 갖는 제1비교신호(UP_COMP)와 제2비교신호 (DN_COMP)에 응답하여 인에이블되므로, 디지털 교정(digital calibration)에 따라 발생되는 양자화오차(quantization error)는 감소된다.

도 1 내지 도 3을 참조하여 제1가변저항(41)의 저항값과 제2가변저항(43)의 저항값이 외부저항(Rext)의 저항값으로 교정되는 경우를 설명한다.

우선, 패드(10)의 전압은 제1가변저항(41)에 흐르는 전류에 의하여 발생되며, 패드(10)의 전압이 기준전압(VREF)보다 큰 경우(즉, 제1가변저항(41)의 저항값이 외부저항(Rext)의 저항값보다 작은 경우), 비교회로(21)는 제1상태의 제1비교신호(UP_COMP)를 출력하고, 업/다운 카운터로 구성되는 제1제어코드발생회로(25)는 제1상태의 제1비교신호(UP_COMP)에 응답하여 다운-카운팅을 하므로 제1제어코드 (UPCODE)는 감소된다.

따라서 제1가변저항(41)의 저항값과 더미가변저항(42)의 저항값은 제1제어코드(UPCODE)에 응답하여 증가된다. 상술한 동작은 패드(10)의 전압과 기준전압 (VREF)이 동일해질 때까지 반복적으로 수행되므로, 결국 제1가변저항(41)의 저항값과 더미가변저항(42)의 저항값은 외부저항(Rext)의 저항값으로 교정된다.

패드(10)의 전압이 기준전압(VREF)보다 작은 경우(즉, 제1가변저항(41)의 저항값이 외부저항(Rext)의 저항값보다 큰 경우), 비교회로(21)는 제2상태의 제1비교신호(UP_COMP)를 출력하고, 제1제어코드발생회로(25)는 제2상태의 제1비교신호 (UP_COMP)에 응답하여 업-카운팅을 하므로 제1제어코드(UPCODE)는 증가된다.

따라서 제1가변저항(41)의 저항값과 더미가변저항(42)의 저항값은 제1제어코드(UPCODE)에 응답하여 감소된다. 상술한 동작은 패드(10)의 전압과 기준전압 (VREF)이 동일해질 때까지 반복적으로 수행되므로, 결국 제1가변저항(41)의 저항값과 더미가변저항(42)의 저항값은 외부저항(Rext)의 저항값으로 교정된다.

계속하여, 노드(N3)의 전압은 더미가변저항(42)에 흐르는 전류에 의하여 발생하며, 패드(10)의 전압이 노드(N3)의 전압보다 큰 경우(즉, 제2가변저항(43)의 저항값이 제1가변저항(41), 또는 더미가변저항(42)의 저항값보다 작은 경우), 비교회로(23)는 제1상태의 제2비교신호(DN_COMP)를 출력한다.

제2제어코드 발생회로(27)는 제1상태의 제1비교신호(UP_COMP)와 제1상태의 제2비교신호(DN_COMP)에 응답하여 다운카운팅된 제2제어코드(DNCODE)를 제2가변저항(43)으로 출력하므로, 제2가변저항(43)의 저항값은 제2제어코드(DNCODE)에 응답하여 더미가변저항(42)의 저항값과 동일하게 될 때까지 증가된다.

패드(10)의 전압이 노드(N3)의 전압보다 작은 경우(즉, 제2가변저항(43)의 저항값이 더미가변저항(42)의 저항값보다 큰 경우), 비교회로(23)는 제2상태의 제2비교신호(DN_COMP)를 출력한다. 제2제어코드 발생회로(27)는 제2상태의 제1비교신호(UP_COMP)와 제2상태의 제2비교신호(DN_COMP)에 응답하여 업-카운팅된 제2제어코드(DNCODE)를 제2가변저항(43)으로 출력하므로, 제2가변저항(43)의 저항값은 제2제어코드(DNCODE)에 응답하여 더미가변저항(42)의 저항값과 동일하게 될 때까지 감소된다.

즉, 상술한 과정을 통하여 교정회로(20)는 공정, 전압 또는 온도에 무관하게 가변저항들(41, 42 및 43)의 저항값을 동시에 증가 또는 감소시키므로, 가변저항들(41, 42 및 43)의 저항값은 외부저항(Rext)의 저항값으로 교정된다. 또한, 비교회로들(21과 23)에 오프셋(offset)이 있는 경우에도 상술한 과정에 의하여 패드(10)의 전압과 노드(N3)의 전압과 기준전압(VREF)은 동일해진다.

즉, 본 발명에 따른 교정회로(20)는 비교기들(21과 23)의 오프셋으로 인한 종단전압(termination voltage)의 변화를 보상할 수 있으므로 고속동작시의 타이밍 마진을 증가시킬 수 있다.

도 4는 도 1의 쉬프터의 회로도를 나타낸다. 도 4를 참조하면, 쉬프터(31)는 다수개의 멀티플렉서들(33)을 구비한다. 멀티플렉서들(33)은 N비트의 선택신호 (SEL)에 응답하여 제1/제2제어코드(UPCODE/DNCODE)를 멀티플렉싱하여 ×1, ×2, 또는 ×4를 위한 종단저항값을 제어하는 제어코드들(HCODE_Ui와 HCODE_Di, 여기서 i는 1 내지 3)을 출력한다.

×2의 경우, 쉬프터(#3, #4)는 선택신호(SEL)에 응답하여 제1/제2제어코드 (UPCODE/DNCODE)에 동일한 제어코드들(HCODE_U2/HCODE_D2)을 출력하는 반면에 쉬프터(#5와 #6)는 선택신호(SEL)에 응답하여 제1/제2제어코드(UPCODE/DNCODE)를 1회 쉬프트한 제어코드들(HCODE_U3/HCODE_D3)을 출력할 수 있다.

도 5는 도 1의 가변저항부의 회로도를 나타낸다. 제1가변저항(41)과 더미가변저항(42)은 다수개의 PMOS트랜지스터들과 다수개의 저항들(R1, 2R,...,2^NR)을 구비하며, 각각의 트랜지스터는 각각의 저항과 직렬로 접속된다. 제어코드들 (HCODE_Ui와 HCODE_Di, 여기서 i는 1 내지 3)은 2진 가중된 코드(binary weighted code)이며, 대응되는 트랜지스터들의 게이트들로 입력된다. 각각의 저항들은 도 5에 도시된 바와 같이 가중된 저항값들을 갖는다.

제1가변저항(41)과 더미가변저항(42)은 제어코드들(HCODE_Ui와 HCODE_Di, 여기서 i는 1 내지 3)에 응답하여 서로 다른 저항값을 갖는다. 즉, ×1의 저항값과 ×2의 저항값, 또는 ×4의 저항값은 서로 다르다.

제2가변저항(43)은 다수개의 NMOS트랜지스터들과 다수개의 저항들(R1,2R,...,2^NR)을 구비하며, 각각의 트랜지스터는 각각의 저항과 직렬로 접속된다. 제어코드들(HCODE_Di와 HCODE_Di, 여기서 i는 1 내지 3)은 2진 가중된 코드(binary weighted code)이며, 대응되는 트랜지스터들의 게이트들로 입력된다. 각각의 저항들은 도 5에 도시된 바와 같이 가중된 저항값들을 갖는다.

본 발명에 따른 칩(100)은 하나의 교정회로(20)와 쉬프터들(31)을 사용하여 제1/제2제어코드(UPCODE/DNCODE)를 쉬프트시켜 ×2, 또는 ×4를 위한 종단저항값을 동시에 발생시킬 수 있다. 따라서 본 발명에 따른 칩(100)은 소비전력을 감소시킬 수 있는 장점이 있으며, 레이아웃 면적의 오버헤드를 감소시키는 효과가 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 교정회로 및 교정방법은 공정, 전압, 또는 온도에 무관하게 종단저항의 저항값을 교정할 수 있는 장점이 있다.

그리고 본 발명에 따른 교정회로 및 교정방법은 노이즈에 대한 면역 (immunity)을 증가시킬 수 있는 장점이 있다. 그리고 본 발명에 따른 교정회로 및 교정방법은 버스의 종단을 용이하게 제어할 수 있는 장점이 있다.

그리고 본 발명에 따른 교정회로 및 교정방법은 디지털 제어로 인한 양자화오차를 감소시킬 수 있다. 그리고 본 발명에 따른 메모리장치는 소비전력을 감소시킬 수 있으며, 고속작동 시에 타이밍 마진(timing margin)을 크게 할 수 있으며, 레이아웃 면적의 오버헤드를 감소시키는 장점이 있다.

Claims

종단저항의 저항값을 교정하는 방법에 있어서,

패드에 접속되는 외부저항의 저항값과 제1가변저항의 저항값을 비교하고, 그 비교결과에 응답하여 제1제어코드를 발생하는 단계;

더미저항의 저항값과 제2가변저항의 저항값을 비교하고, 그 비교결과에 응답하여 제2제어코드를 발생하는 단계; 및

상기 제1제어코드에 응답하여 상기 제1가변저항의 저항값과 상기 더미가변저항의 저항값을 상기 외부저항의 저항값으로 교정하고, 상기 제2제어코드에 응답하여 상기 제2가변저항의 저항값을 상기 외부저항의 저항값으로 교정하는 단계를 구비하는 것을 특징으로 하는 종단저항의 저항값 교정방법.
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종단저항의 저항값을 교정하는 방법에 있어서,

외부저항이 접속되는 패드의 전압과 기준전압을 비교하고, 그 비교결과에 상응하는 제1비교신호를 출력하는 단계;

상기 패드의 전압 및 더미가변저항과 제2가변저항이 공통으로 접속되는 노드의 전압을 비교하고, 그 비교결과에 상응하는 제2비교신호를 출력하는 단계;

상기 제1비교신호에 응답하여 제1제어코드를 출력하는 단계;

상기 제1비교신호와 상기 제2비교신호에 응답하여 제2제어코드를 출력하는 단계; 및

상기 제1제어코드에 응답하여 상기 제1가변저항의 저항값과 상기 더미가변저항의 저항값을 상기 외부저항의 저항값으로 교정하고, 상기 제2제어코드에 응답하여 상기 제2가변저항의 저항값을 상기 외부저항의 저항값으로 교정하는 단계를 구비하는 것을 특징으로 하는 종단저항의 저항값 교정방법.
제1항 또는 제4항에 있어서, 상기 제1가변저항의 저항값과 상기 제2가변저항의 저항값은 동시에 증가되거나 또는 감소되는 것을 특징으로 하는 종단저항의 저항값 교정방법.
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종단저항의 저항값을 외부저항의 저항값으로 교정하는 교정회로에 있어서,

외부저항이 접속되는 패드의 전압과 기준전압을 비교하고, 그 비교결과에 응답하여 상기 패드로 전류를 공급하는 제1가변저항의 저항값을 제어하기 위한 제1제어코드를 출력하는 제1제어회로; 및

상기 패드의 전압 및 제2가변저항과 더미가변저항이 공통으로 접속되는 노드의 전압을 비교하고, 그 비교결과에 응답하여 상기 제2가변저항의 저항값을 제어하기 위한 제2제어코드를 출력하는 제2제어회로를 구비하며,

상기 제1가변저항의 저항값과 상기 더미가변저항의 저항값은 상기 제1제어코드에 응답하여 상기 외부저항의 저항값으로 교정되고, 상기 제2가변저항의 저항값은 상기 제2제어코드에 응답하여 상기 외부저항의 저항값으로 교정되는 것을 특징으로 하는 종단저항의 저항값 교정회로.
종단저항의 저항값을 외부저항의 저항값으로 교정하는 교정회로에 있어서,

제1전원과 패드사이에 접속되는 제1가변저항;

노드와 상기 제1전원사이에 접속되는 더미가변저항;

상기 노드와 제2전원사이에 접속되는 제2가변저항;

외부저항이 접속되는 상기 패드의 전압과 기준전압을 비교하고, 그 비교결과에 기초하여 상기 제1가변저항의 저항값 및 상기 더미가변저항의 저항값을 상기 외부저항의 저항값으로 교정하기 위한 제1제어코드를 출력하는 제1제어회로; 및

상기 패드의 전압과 상기 노드의 전압을 비교하고, 그 비교결과에 기초하여 상기 제2가변저항의 저항값을 상기 외부저항의 저항값으로 교정하기 위한 제2제어코드를 출력하는 제2제어회로를 구비하는 것을 특징으로 하는 종단저항의 저항값 교정회로.
제9항 또는 제10항에 있어서, 상기 제1가변저항의 저항값과 상기 제2가변저항의 저항값은 동시에 증가되거나 또는 동시에 감소되는 것을 특징으로 하는 종단저항의 저항값 교정회로.
제9항 또는 제10항에 있어서, 상기 제1제어회로는,

상기 패드의 전압과 상기 기준전압을 비교하는 제1비교회로; 및

상기 제1비교회로의 출력신호에 응답하여 상기 제1제어코드를 출력하는 제1제어코드 발생회로를 구비하며,

상기 제2제어회로는,

상기 패드의 전압과 상기 노드의 전압을 비교하는 제2비교회로; 및

상기 제1비교회로의 출력신호 및 상기 제2비교회로의 출력신호에 응답하여 상기 제2제어코드를 출력하는 제2제어코드 발생회로를 구비하는 것을 특징으로 하는 종단저항의 저항값 교정회로.
제1제어코드 및 제2제어코드를 출력하는 교정회로;

선택신호에 응답하여 상기 제1제어코드 및 상기 제2제어코드를 멀티플렉싱하여 종단저항의 저항값을 제어하기 위한 제어코드들을 출력하는 쉬프터 블락; 및

상기 제어코드들에 응답하여 상기 능동종단저항의 저항값을 상기 교정회로에 접속되는 외부저항의 저항값과 일치되도록 교정하는 가변저항부들을 구비하며,

상기 교정회로는,

상기 외부저항과 제1가변저항이 공통으로 접속되는 패드;

상기 패드의 전압과 기준전압을 비교하고, 그 비교결과에 상응하는 제1제어코드를 출력하는 제1제어회로;

더미가변저항과 제2가변저항이 접속되는 노드; 및

상기 패드의 전압과 상기 노드의 전압을 비교하고, 그 비교결과에 상응하는 상기 제2제어코드를 출력하는 제2제어회로를 구비하며,

상기 제1가변저항의 저항값과 상기 더미가변저항의 저항값은 상기 제1제어코드에 응답하여 상기 외부저항의 저항값으로 교정되고 상기 제2가변저항의 저항값은 상기 제2제어코드에 응답하여 상기 외부저항의 저항값으로 교정되는 것을 특징으로 하는 메모리 장치.
제13항에 있어서, 상기 제1가변저항의 저항값과 상기 제2가변저항의 저항값은 동시에 증가되거나 또는 감소되는 것을 특징으로 하는 메모리 장치.
제13항에 있어서, 상기 제1제어회로는,

상기 패드의 전압과 상기 기준전압을 비교하는 제1비교회로; 및

상기 제1비교회로의 출력신호에 응답하여 상기 제1제어코드를 출력하는 제1제어코드 발생회로를 구비하며,

상기 제2제어회로는,

상기 패드의 전압과 상기 노드의 전압을 비교하는 제2비교회로; 및

상기 제1비교회로의 출력신호 및 상기 제2비교회로의 출력신호에 응답하여 상기 제2제어코드를 출력하는 제2제어코드 발생회로를 구비하는 것을 특징으로 하는 메모리 장치.