JP2004007617A

JP2004007617A - 半導体装置

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Publication number: JP2004007617A
Application number: JP2003119897A
Authority: JP
Inventors: Tae Hyeong Kim; 金泰亨; Uk-Rae Cho; 趙郁来; Nam-Seog Kim; 金南錫
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-05-22
Filing date: 2003-04-24
Publication date: 2004-01-08
Anticipated expiration: 2023-04-24
Also published as: US6947336B2; KR20030090882A; JP4195327B2; US20030218914A1; KR100487526B1

Abstract

【課題】外部のインピーダンスに対するマッチングを自動的に実行できる半導体装置を提供する。
【解決手段】出力インピーダンス制御ユニットはクロック発生器、アップ／ダウンカウンタ、レジスタ、ディザリング検出器、並列−直列変換器、演算増幅器、及びトランジスタ回路で構成され、連結端子に連結された第１トランジスタと、連結端子に定電流を供給する第１定電流源と、第１レベルコントローラと、第１トランジスタに連結された第２トランジスタと、第２トランジスタに連結された第１ダミートランジスタグループと、第２定電流源と、第２トランジスタと第１ダミートランジスタグループに連結され、第１ダミートランジスタグループとの連結ノードのレベルが予め設定された電圧レベルと同一なように第１ダミートランジスタグループを制御する第１コントローラと、第１コントローラの制御により出力バッファのトランジスタを制御する第２コントローラを含む。
【選択図】　図３

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関するものであり、より詳しくは出力バッファのインピーダンスを制御することができる出力インピーダンスコントローラを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
マイクロコンピュータ、メモリ及びゲートアレイのような多様な半導体装置はパソコム及びワークステーションのような多様な電気製品（ｅｌｅｃｔｒｉｃａｌ　ｐｒｏｄｕｃｔｓ）に搭載される。大部分の場合に、半導体装置は外部とのデータ伝送のための入／出力ピンと内部データを外部に提供する出力回路を含む。出力回路は例えば、出力バッファ及び駆動回路を含む。半導体装置が電気製品内に構成される時に、入／出力ピンは基板上のワイヤのような伝送ラインに連結される。従って、半導体装置の内部データはインターフェースとしての伝送ラインを通じて他の半導体素子へ提供される。この場合、半導体装置の出力データが伝送ラインを通じて最適に伝送されるためには入／出力ピンの出力インピーダンスと伝送ラインのインピーダンスとの間でマッチングが成されなければならない。
【０００３】
電気製品の動作速度が高速化されることにより半導体装置の間にインターフェースされる信号のスイング幅は次第に縮まっている。その理由は信号伝達にかかる遅延時間を最小化するためである。しかし、信号のスイング幅が縮まる程、半導体装置が外部ノイズに対する影響を大きく受け、インターフェース端でインピーダンスミスマッチング（ｍｉｓｓ　ｍａｔｃｈｉｎｇ；不整合）による出力信号の反射に敏感になる。インピーダンスミスマッチングは外部ノイズや電源電圧の変動、動作温度の変化、製造工程の変化等に起因して発生される。インピーダンスミスマッチングが発生するとデータの高速伝送が難しくなり、半導体装置のデータ出力端から出力される出力信号としてのデータが歪む場合がある。従って、受信側の半導体装置が歪んだ出力信号を入力端で受信する場合には、セットアップ／ホールドフェイル又は入力レベルの判断ミス等の問題が頻繁に起こりうる。
【０００４】
半導体装置としての半導体メモリ装置は外部の半導体素子とのインピーダンスマッチングを実行するため、インピーダンス補正技術を採用している。例えば、ＨＳＴＬ（Ｈｉｇｈ　Ｓｐｅｅｄ　Ｔｒａｎｓｃｅｉｖｅｒ　Ｌｏｇｉｃ）インターフェースの場合は１個の余分なピン（ｅｘｔｒａ　ｐｉｎ）を用いて約数十Ω内で所望の出力インピーダンス値を有するようにコントロールする方式が主に使用される。そうした方式が採用された半導体メモリ装置で電源電圧の変動、動作温度の変化、製造工程の変化等に起因して所望の出力インピーダンス値を設計された通りに正確に得ることが難しくなる場合が多い。こうした問題を解決するため、通常は半導体装置の製造時にメタルオプション、ボンディングオプション又はヒューズオプションを有する調節部を作り、この調節部を用いてインピーダンスマッチングのための基準レベルや抵抗値の範囲を微調節してインピーダンスマッチングのための補正を実行する。こうした技術は‘プログラム可能なインピーダンス制御機能（ｐｒｏｇｒａｍｍａｂｌｅ　ｉｍｐｅｄａｎｃｅ　ｃｏｎｔｒｏｌ　ｆｕｎｃｔｉｏｎ）’と呼ばれる。そうした通常の技術では、テスト時間が相当に要求されるという問題とインピーダンスの微調節のための工程が別途に必要となるという問題があり、これらの問題は製造コストの低減を制限する要因の一つである。
【０００５】
したがって、電源電圧の変動、動作温度の変化又は製造工程の変化があっても、これに関係なく所望の出力インピーダンスを得てインピーダンスマッチングを自動的に行うことができる補正技術が要求される。
【０００６】
【発明が解決しようとする課題】
本発明の目的は外部のインピーダンスに対するインピーダンスマッチングを自動的に実行することができる半導体装置を提供することである。
【０００７】
本発明の他の目的は外部のインピーダンスに対するインピーダンスマッチングを自動的に実行し、サイズが減少された半導体装置を提供することである。
【０００８】
【課題を解決するための手段】
前述したような目的を達成するための本発明の一特徴によると、半導体装置は、多数のトランジスタが並列で連結された出力バッファと、外部抵抗に連結された連結端子と、連結端子及び出力バッファに連結され、外部抵抗により出力バッファのインピーダンスを調節するための出力インピーダンス制御器とを含む。出力インピーダンス制御器は、連結端子に連結された第１トランジスタと、連結端子に定電流を供給する第１定電流源と、第１トランジスタのゲートに連結され、連結端子を予め設定された電圧レベルに設定するために第１トランジスタのゲートのレベルを制御する第１レベルコントローラと、第１トランジスタのゲートに連結されたゲートと第１トランジスタのソースに連結されたソースとを有する第２トランジスタと、第２トランジスタに連結され、出力バッファトランジスタに対応する第１ダミートランジスタグループと、第１ダミートランジスタグループに定電流を供給する第２定電流源と、第２トランジスタと第１ダミートランジスタグループに連結され、第２トランジスタと第１ダミートランジスタグループとの連結ノードのレベルが予め設定された電圧レベルと略同一なように第１ダミートランジスタグループを制御する第１コントローラと、第１コントローラにより実行される制御により出力バッファのトランジスタを制御する第２コントローラとを含む。
【０００９】
また、第１トランジスタのゲートに連結されたゲートと第１トランジスタのソースに連結されたソースを有する第３トランジスタと、第３トランジスタと直列で連結された第４トランジスタと、第３トランジスタと第４トランジスタとの連結ノードに定電流を供給する第３定電流源と、第３トランジスタと第４トランジスタとの連結ノードの電圧が予め設定された電圧レベルと略同一になるように第４トランジスタのゲートの電圧レベルを制御する第２レベルコントローラと、第３トランジスタと第４トランジスタとの連結ノードの電圧をディスチャージする第１ディスチャージ回路と、第４トランジスタのゲートに連結されたゲート及び第４トランジスタのソースに連結されたソースを有する第５トランジスタと、第５トランジスタに連結され、出力バッファトランジスタと対応する第２ダミートランジスタグループと、第５トランジスタ及び第２ダミートランジスタグループに連結され、第５トランジスタと第２ダミートランジスタグループとの連結ノードのレベルが予め設定された電圧レベルと略同一になるように第２ダミートランジスタグループを制御する第３コントローラと、第３コントローラにより実行される制御により出力バッファのトランジスタを制御する第４コントローラとを含む。
【００１０】
【発明の実施の形態】
以下、本発明の望ましい実施形態を添付した図面を参照して詳細に説明する。
【００１１】
図１は出力インピーダンスコントローラを備えた半導体装置の一例としてメモリチップを示すブロック図である。図１を参照すれば、メモリチップ１０はアドレスを受け入れるアドレスパッド３０を含む。アドレスはメモリセルアレイ１１の読み出しセル又は書き込みセルを選択するため、アドレスバッファ２３を通じて行デコーダ１２と列デコーダ１３とによって伝達される。
【００１２】
メモリセルアレイ１１内の選択されたセルでデータを書き込むために、書き込みデータは入／出力パッド３１と入力バッファ２４を通じて書き込みバッファ１５へ伝達される。選択されたセルからデータを読み出すため、選択されたセルに貯蔵されたデータは読み出されて感知増幅器１４と出力バッファ２５とを通じて入／出力パッド３１へ伝達される。タイミングコントローラ２１はバッファ２２でタイミング制御信号を提供し、バッファ２２は書き込み及び読み出し動作のタイミングを制御するために行デコーダ１２、列デコーダ１３、感知増幅器１４、及び書き込みバッファ１５へ制御信号を伝達する。
【００１３】
メモリチップ１０は出力バッファ２５のインピーダンスを制御するための出力インピーダンス制御ユニット２６を備える。出力バッファ２５と出力インピーダンス制御ユニット２６は前述したプログラム可能なインピーダンス制御機能を達成するためのプログラム可能なインピーダンス出力バッファ形態である。
【００１４】
目標インピーダンス値を示す外部抵抗ＲＱはＺＱ端子に連結される。出力バッファ２５内のトランジスタの駆動能力は出力バッファ２５のインピーダンスを抵抗ＲＱにより定義された値に一致させることにより調節される。より正確に説明すると、出力インピーダンス制御ユニット２６は可変インピーダンスを含み、この可変インピーダンスは出力バッファ２５のトランジスタのインピーダンスと対応する。
【００１５】
図２は出力バッファ２５を示すブロック図である。図２を参照すると、出力バッファ２５はＰＭＯＳトランジスタから構成されたプルアップトランジスタグループ２５ａとＮＭＯＳトランジスタから構成されたプルダウントランジスタグループ２５ｂとを含む。出力バッファ２５のインピーダンスは出力バッファトランジスタグループ２５ａ及び２５ｂに各々対応する制御システムにより制御される。
【００１６】
出力バッファ２５のインピーダンスを調節するための制御システムを以下に説明する。
【００１７】
図３は本発明の望ましい一実施形態による出力インピーダンス制御ユニット２６を示す図面である。図３を参照すると、制御ユニット２６はＰＭＯＳトランジスタＰ１〜Ｐ３を含む。トランジスタＰ１〜Ｐ３はＺＱ端子、プルアップ制御電流パス、及びプルダウン電流パスに各々連結される。トランジスタＰ２のゲートとソースはトランジスタＰ１のゲートとソースに各々連結される。
【００１８】
基準電圧発生器（図示せず）は電源電圧ＶＤＤＱを用いて基準電圧ＶＲＥＦを発生する。この実施形態では、基準電圧ＶＲＥＦはＶＤＤＱ／２である。基準電圧ＶＲＥＦは演算増幅器１０１の反転入力端子へ印加される。演算増幅器１０１の出力はＰＭＯＳトランジスタＰ１を制御する。ＰＭＯＳトランジスタＰ１のドレーンの電圧、即ち、ＺＱ端子の電圧ＶＺＱは演算増幅器１０１の非反転入力端子へフィードバックされる。具体的に説明すると、ＺＱ端子の電圧ＶＺＱが基準電圧ＶＲＥＦより高ければ、演算増幅器１０１の出力レベルが高くなり、その結果トランジスタＰ１を通じて流れる電流の量が減少する。従って、ＺＱ端子の電圧ＶＺＱは低くなる。逆に、ＺＱ端子の電圧ＶＺＱが基準電圧ＶＲＥＦより低ければ演算増幅器１０１の出力レベルが低くなり、その結果トランジスタＰ１を通じて流れる電流量が増加する。従って、ＺＱ端子の電圧ＶＺＱは高くなる。このような過程によりＺＱ端子の電圧ＶＺＱは基準電圧ＶＲＥＦと略同一になる。
【００１９】
望ましい実施形態では、出力インピーダンス制御ユニット２６は電源電圧ＶＤＤＱとＺＱ端子との間に連結されたＰＭＯＳトランジスタＣＳ１を更に含む。ＰＭＯＳトランジスタＣＳ１のゲートは接地電圧に連結されて定電流源として動作する。即ち、定電流源トランジスタＣＳ１を通じて一定の電流がＺＱ端子へ供給される。したがって、定電流源トランジスタＣＳ１がない時に比べてＰＭＯＳトランジスタＰ１のサイズが小さくても良い。なぜならば、ＰＭＯＳトランジスタＰ１を通じてＺＱ端子へ供給される電流の一部が定電流源トランジスタＣＳ１を通じてＺＱ端子へ供給されうるからである。
【００２０】
ＺＱ端子の電圧ＶＺＱはＺＱ端子に連結された外部抵抗ＲＱを通じて流れる。電流ＩＺＱは抵抗ＲＱの抵抗値を表示する基準電流である。ＰＭＯＳトランジスタＰ１、Ｐ２は電流ミラー（ｃｕｒｒｅｎｔ　ｍｉｒｒｏｒ）形態であり、基準電流ＩＺＱにより電源電圧ＶＤＤＱから可変インピーダンス１０５へ電流が供給される。
【００２１】
第１コントローラは演算増幅器１０２とアップ／ダウンカウンタ１０３から構成される。演算増幅器１０２は基準電圧ＶＲＥＦに連結された非反転入力端子、及びＰＭＯＳトランジスタＰ２と可変インピーダンス１０５との連結ノードＲＥＦＤに連結された反転入力端子を有する。
【００２２】
定電流源として提供されるＰＭＯＳトランジスタＣＳ２は電源電圧ＶＤＤＱとＰＭＯＳトランジスタＰ２と可変インピーダンス１０５の連結ノードＲＥＦＤとの間に連結される。定電流源トランジスタＣＳ２のゲートは接地電圧に連結される。したがって、定電流源トランジスタＣＳ２がない時に比べてＰＭＯＳトランジスタＰ２のサイズを小さくすることができる。
【００２３】
カウンタ１０３は演算増幅器１０２の出力ＤＮに応答して、可変インピーダンス１０５内のｍ個のダミートランジスタを選択的にオン／オフさせてトランジスタＰ２と可変インピーダンス１０５との連結ノードＲＥＦＤの電圧をＶＤＤＱ／２に一致させるため、データビットＤ０〜Ｄｎ−１を提供する。
【００２４】
第２コントローラはディザリング検出器１０４、クロック発生器１０６、レジスタ１０７、及び並列−直列変換器１１０を含む。ディザリング（ｄｉｔｈｅｒｉｎｇ）検出器１０４は演算増幅器１０２の出力ＤＮを受け入れる。ディザリング検出器１０４は信号ＤＮが一定範囲内の振幅でスイングすることを検出して検出信号ＤＤＥＦを活性化する。
【００２５】
クロック発生器１０６はカウンタ１０３、１２３とディザリング検出器１０４、１２４として使用されるクロックを発生する。
【００２６】
カウンタ１０３からのデータビットＤ０〜Ｄｎ−１はレジスタ１０７を通じて並列−直列変換器１１０へ提供される。ここで、並列−直列変換器１１０はクロック発生器１０６からのクロック信号ＵＰＤＡＴＥ＿ＣＫ、ＣＯＤＥ＿ＣＫに応答してレジスタ１０７はデータビットＤ０〜Ｄｎ−１が提供される。演算増幅器１０２とカウンタ１０３による制御の結果であるデータビットＤ０〜Ｄｎ−１により出力バッファ２５のプルダウントランジスタグループ２５ｂ内のトランジスタは選択的にターンオン及びオフされる。
【００２７】
演算増幅器１２１はトランジスタＰ３、Ｎ１との連結ノードの電圧が基準電圧ＶＲＥＦになるようにトランジスタＮ１のゲートのレベルを制御する。
【００２８】
ＰＭＯＳトランジスタＰ１、Ｐ３から構成された電流ミラー回路の出力に連結され、ＮＭＯＳトランジスタＮ１、Ｎ２から構成された電流ミラーは可変インピーダンス１２６からの電流を接地電圧ＶＳＳに引き下げる。
【００２９】
ＮＭＯＳトランジスタＤＳ１はトランジスタＰ３、Ｎ１との連結ノードに連結されたドレーン、接地電圧に連結されたソース、及び電源電圧に連結されたゲートを有する。ＮＭＯＳトランジスタＤＳ１はトランジスタＰ３、Ｎ１との連結ノードの電圧を接地電圧にディスチャージする。従って、ＮＭＯＳトランジスタＮ１のサイズはディスチャージトランジスタＤＳ１がない時に比べて小さくても良い。
【００３０】
ＮＭＯＳトランジスタＤＳ２はトランジスタＮ２のドレーンと可変インピーダンス１２６との連結ノードＲＥＦＵに連結されたドレーン、接地電圧に連結されたソース、及び電源電圧に連結されたゲートを有する。ＮＭＯＳトランジスタＤＳ２はトランジスタＮ２のドレーンと可変インピーダンス１２６との連結ノードＲＥＦＵの電圧を接地電圧にディスチャージする。従って、ＮＭＯＳトランジスタＮ２のサイズはディスチャージトランジスタＤＳ２がない時に比べて小さくても良い。
【００３１】
第３コントローラは演算増幅器１２２とアップ／ダウンカウンタ１２３とを含む。演算増幅器１２２はトランジスタＮ２と可変インピーダンス１２６との連結ノードＲＥＦＵに連結された非反転入力端子と基準電圧ＶＲＥＦに連結された反転入力端子を有する。カウンタ１２３は演算増幅器１２２の出力ＵＰに応答して可変インピーダンス１２６内のｎ個のダミートランジスタを選択的にターンオン及びオフしてトランジスタＮ２と可変インピーダンス１２６との連結ノードＲＥＦＵの電圧がＶＤＤＱ／２（即ち、ＶＺＱ）になるようにデータビットＵ０〜Ｕｍ−１を提供する。
【００３２】
第４コントローラはディザリング検出器１２４、レジスタ１２５、及び並列−直列変換器１１０を含む。ディザリング検出器１２４は演算増幅器１２２の出力ＵＰを受け入れる。ディザリング検出器１２４は信号ＵＰが一定範囲内の振幅でスイングすることを検出して検出信号ＵＤＥＴを活性化する。
【００３３】
カウンタ１２３からのデータビットＵ０〜Ｕｍ−１はレジスタ１２５と並列−直列変換器１１０を通じて出力バッファ２５へ伝達される。ここで、レジスタ１２５に貯蔵されたデータビットＵ０〜Ｕｍ−１はクロック発生器１０６からのクロック信号ＵＰＤＡＴＥ＿ＣＫ、ＣＯＤＥ＿ＣＫに応答して並列−直列変換器１１０へ提供される。演算増幅器１２２とカウンタ１２３による制御の結果データであるデータビットＤ０〜Ｄｎ−１により出力バッファ２５のプルアップトランジスタ２５ａは選択的にターンオン及びオフされる。
【００３４】
このように、目標インピーダンス値定義された外部抵抗ＲＱはＺＱ端子に連結され、出力インピーダンス制御ユニット２６は出力バッファ２５のトランジスタの駆動能力を制御する。従って、出力バッファ２５のインピーダンスは抵抗ＲＱの抵抗値と略同一になる。
【００３５】
プルダウン制御電流パスで、トランジスタＰ２のドレーンレベルはＶＤＤＱ／２に制御される。プルアップ制御電流パスで、トランジスタＰ３のドレーンレベルはＶＤＤＱ／２に制御される。即ち、トランジスタＰ１〜Ｐ３のドレーンレベルはＶＤＤＱ／２で制御され、トランジスタＰ１〜Ｐ３が同一な駆動能力を有する場合それらは同一な電流を通過させる。
【００３６】
図４は図３に示された可変インピーダンス１０５の具体的な構成を示す図面である。図４を参照すると、本実施形態の可変インピーダンス１０５は、アップ／ダウンカウンタ１０３から出力される２進信号Ｄ０〜Ｄｎ−１を分離されたサーモメータコード（ｓｅｐｅｒａｔｅｄ　ｔｈｅｒｍｏｍｅｔｅｒ　ｃｏｄｅ）に変換する２進−サーモメータコード変換器１０８、上位（ｕｐｐｅｒ）トランジスタＵ１〜Ｕ３、及び下位（ｌｏｗｅｒ）トランジスタＬ１〜Ｌ３を含む。
【００３７】
２進サーモメータコード変換器１０８はアップ／ダウンカウンタ１０３からｎビットデータＤ０〜Ｄｎ−１を上位ｋビットと下位ｎ−ｋビットに分け、分けられた各ビットを２^ｋ−１ビットの上位サーモメータコードビットＵＤ１〜ＵＤ２^ｋ−１と２^{（ｎ−ｋ）}−１ビットの下位サーモメータビットＬＤ１〜ＬＤ２^{（ｎ−ｋ）}−１に変換する分離されたサーモメータコード変換を実行する。上位トランジスタＵ１〜Ｕ３は上位サーモメータコードビットＵＤ１〜ＵＤ２^ｋ−１に各々対応し、下位トランジスタＬ１〜Ｌ３は下位サーモメータコードビットＬＤ１〜ＬＤ２^{（ｎ−ｋ）}−１に各々対応する。上位トランジスタＵ１〜Ｕ３はノードＲＥＦＤと接地電圧との間に各々連結され、２進サーモメータコード変換器１０８からの対応する上位信号ＵＤ１〜ＵＤ２^ｋ−１により制御される。下位トランジスタＬ１〜Ｌ３はノードＲＥＦＤと接地電圧との間に各々連結され、２進サーモメータコード変換器１０８からの対応する下位信号ＬＤ１〜ＬＤ２^{（ｎ−ｋ）}−１により各々制御される。
【００３８】
例えば、アップ／ダウンカウンタ１０３から出力されるデータが５ビットであるとする。２進サーモメータコード変換器１０８はアップ／ダウンカウンタ１０３からの５ビットデータＤ０〜Ｄ４を上位３ビットと下位２ビットに分け、各々をサーモメータコードに変換する。この際、２進サーモメータコード変換器１０８から出力される上位サーモメータコードは２^ｋ−１ビット即ち、７ビットであり、２進サーモメータコード変換器１０８から出力されるコードは２^{（ｎ−ｋ）}−１ビット即ち、３ビットである。
【００３９】
上位トランジスタＵ１〜Ｕ３と下位トランジスタＬ１〜Ｌ３は各々略同一なサイズを有し、上位トランジスタＵ１〜Ｕ３と下位トランジスタＬ１〜Ｌ３のサイズ比は２^{（ｎ−ｋ）}：１、即ち、４：１である。
【００４０】
一方、２進サーモメータコード変換器１０８は信号ＵＤ１〜ＵＤ２^ｋ−１及びＬＤ１〜ＬＤ２^{（ｎ−ｋ）}−１の出力端にインバータ（図示せず）を各々備える。従って、カウンタ１０３から出力されるカウント値Ｄ０〜Ｄｎ−１が１つ増加するとトランジスタＵ１〜Ｕ３及びＬ１〜Ｌ３の中でターンオンされるトランジスタが一つ減少し、カウンタ１０３から出力されるカウント値Ｄ０〜Ｄｎ−１が１つ減少するとトランジスタＵ１〜Ｕ３及びＬ１〜Ｌ３の中でターンオンされるトランジスタが一つ増加する。
【００４１】
可変インピーダンス１０５が２進サーモメータコード変換器１０８を備えないで、アップ／ダウンカウンタ１０３から出力されるｎビットに各々対応するｎ個のトランジスタを備えるとすると、アップ／ダウンカウンタ１０３から出力されるデータビットの変化により可変インピーダンス１０５内の多数のトランジスタが瞬間的にターンオンされる場合が発生する。例えば、アップ／ダウンカウンタ１０３から出力されるデータが‘１００００’から‘０１１１１’へ変化する場合のように、多数のトランジスタが瞬間的にターンオンされる時のインピーダンスグリッチ（ｉｍｐｅｄａｎｃｅ　ｇｌｉｔｃｈ）現象を避けることができない。本実施形態の可変インピーダンス１０５はサーモメータコードを使用することによりインピーダンスグリッチ現象を防止する。また、アップ／ダウンカウンタ１０３から出力されるｎビットデータをサーモメータコードに変換する場合に、変換されたコードのビット数が２^ｎビットとして多くなる。本実施形態の可変インピーダンス１０５は分離されたサーモメータコード変換を実行するため、変換されたコードのビット数は２^ｋ−１＋２^{（ｎ−ｋ）}−１ビットとして２^ｎより小さい。前述した例で、アップ／ダウンカウンタ１０３から５ビットデータが出力される時に、これをサーモメータコードに変換すると、変換されたサーモメータコードは２^５即ち、３２ビットである。従って、可変インピーダンス１０５は３２個のトランジスタを必要とする。しかし、本実施形態によると、可変インピーダンス１０５は単に１０個のトランジスタを必要とするだけである。
【００４２】
以上のように、本実施形態の可変インピーダンス１０５は、少数のトランジスタを用いるだけではなく、インピーダンスグリッチ現象を発生しない。
【００４３】
図５は図３に示された可変インピーダンス１２６の詳細な構成を示す図面である。図５に示された可変インピーダンス１２６は図４に示された可変インピーダンス１０５と同様な構成を有し、同様に動作する。但し、図４に示された可変インピーダンス１０５とは違って、図５に示された可変インピーダンス１２６は電源電圧ＶＤＤＱとノードＲＥＦＵとの間に連結された上位トランジスタＵ４〜Ｕ６と電源電圧とノードＲＥＦＵとの間に連結された下位トランジスタＬ４〜Ｌ６を含む。上位トランジスタＵ４〜Ｕ６と下位トランジスタＬ４〜Ｌ６は各々ＰＭＯＳトランジスタから構成される。上位トランジスタＵ４〜Ｕ６は２進サーモメータコード変換器１２７からの対応する上位サーモメータコードＵＵ１〜ＵＵ２^Ｋ−１により各々制御され、下位トランジスタＬ４〜Ｌ６は２進サーモメータコード変換器１２７からの対応する下位サーモメータコードＬＵ１〜ＬＵ２^Ｋ−１により各々制御される。
【００４４】
図６は図３に示されたディザリング検出器１０４の回路構成を示す図面である。図６を参照すると、ディザリング検出器１０４はＤ−フリップフロップ２０１〜２０５が直列に連結されたフリップフロップアレイ２００と検出信号発生器２１０を含む。
【００４５】
Ｄ−フリップフロップ２０１〜２０５は図３に示されたクロック発生器１０６からクロック信号ＣＫ１に応答して動作する。Ｄ−フリップフロップ２０１はクロック信号ＣＫ１に同期して演算増幅器１０２の出力信号ＤＮを受け入れる。Ｄ−フリップフロップ２０２〜２０５はクロック信号ＣＫ１に同期して前段ののＤ−フリップフロップ２０１〜２０４の出力を各々受け入れる。
【００４６】
検出信号発生器２１０はＮＡＮＤゲート２１１、２１２、２１４、２１５、ＮＯＲゲート２１３、２１６、２１７、及びインバータ２１８を含む。ＮＡＮＤゲート２１１はＤ−フリップフロップ２０１の非反転出力信号Ｑ１、Ｄ−フリップフロップ２０２の反転出力信号バーＱ２、及びＤ−フリップフロップ２０３の非反転出力信号Ｑ３を受け入れる。ＮＡＮＤゲート２１２はＤ−フリップフロップ２０４の反転出力信号バーＱ４とＤ−フリップフロップ２０５の非反転出力信号Ｑ５を受け入れる。ＮＯＲゲート２１３はＮＡＮＤゲート２１１、２１２の出力を受け入れる。
【００４７】
ＮＡＮＤゲート２１４はＤ−フリップフロップ２０１の非反転出力信号Ｑ１、Ｄ−フリップフロップ２０２の反転出力信号バーＱ２、及びＤ−フリップフロップ２０３の反転出力信号バーＱ３を受け入れる。ＮＡＮＤゲート２１５はＤ−フリップフロップ２０４の非反転出力信号Ｑ４とＤ−フリップフロップ２０５の非反転出力信号Ｑ５を受け入れる。ＮＯＲゲート２１６はＮＡＮＤゲート２１４、２１５の出力を受け入れる。
【００４８】
ＮＯＲゲート２１７はＮＯＲゲート２１３、２１６の出力を受け入れる。インバータ２１８はＮＯＲゲート２１７の出力を受け入れて検出信号ＤＤＥＴを発生する。
【００４９】
図３に示されたＰＭＯＳトランジスタＰ２と可変インピーダンス１０５との連結ノードＲＥＦＤの電圧は基準電圧ＶＲＥＦに固定されず基準電圧ＶＲＥＦを中心に一定の振幅をもってスイングする。即ち、ノードＲＥＦＤの電圧は基準電圧ＶＲＥＦを基準として量子化誤差（ｑｕａｎｔｉｚａｔｉｏｎ　ｅｒｒｏｒ）に対応する振幅をもって揺れる。なぜならば、可変インピーダンス１０５はアップ／ダウンカウンタ１０３からの出力データＤ０〜Ｄｎ−１に応答して動作するので、アナログ形態の連続値をもつのではなく、ディジタルインピーダンスコードによる離散レベル（ｄｉｓｃｒｅｔｅ　ｌｅｖｅｌ）の値をもつからである。例えば、ノードＲＥＦＤの電圧が基準電圧ＶＲＥＦより高ければ演算増幅器１０２から出力される信号ＤＮはローレベル（即ち、論理‘０’）になる。アップ／ダウンカウンタ１０３は演算増幅器１０２からのローレベルの信号ＤＮに応答してカウント値を１つ減少させる。カウンタ１０３のカウント値が１つ減少されることにより可変インピーダンス１０５に備えられたトランジスタＵ１〜Ｕ３、Ｌ１〜Ｌ３の中の１個のトランジスタが付加的にターンオンされる。可変インピーダンス１０５内のターンオンされたトランジスタの数が増加することによりノードＲＥＦＤの電圧は以前より低くなる。一方、ノードＲＥＦＤの電圧が基準電圧ＶＲＥＦより低ければ演算増幅器１０２から出力される信号ＤＮはハイレベル（即ち、論理‘１’）になる。アップ／ダウンカウンタ１０３は演算増幅器１０２からのハイレベルの信号ＤＮに応答してカウント値を１つ増加させる。カウンタ１０３のカウント値が１つ増加することにより可変インピーダンス１０５に備えられたトランジスタＵ１〜Ｕ３、Ｌ１〜Ｌ３の中の１個のトランジスタが付加的にターンオフされる。可変インピーダンス１０５内のターンオフされたトランジスタの数が増加することによりノードＲＥＦＤの電圧は以前より高くなる。
【００５０】
このような過程を繰り返しながらディザリング検出器１０４は、演算増幅器１０２の出力ＤＮが所定の値に収斂することを検出すると、検出信号ＤＤＥＴを活性化させる。検出信号ＤＤＥＴが活性化される時に、アップ／ダウンカウンタ１０３の出力データＤ０〜Ｄｎ−１はレジスタ１０７に貯蔵され、クロック発生器１０６はクロック信号ＵＰＤＡＴＥ＿ＣＫ、ＣＯＤＥ＿ＣＫを並列−直列変換器１１０に与える。レジスタ１０７に貯蔵されたデータＤ０〜Ｄｎ−１は後述される過程により出力バッファ２５へ伝達される。
【００５１】
図７及び図８は図６に示されたディザリング検出器１０４が検出信号ＤＤＥＴを活性化させる場合を例示的に示す図面である。先ず、図７を参照すると、ディザリング検出器１０４は演算増幅器１０２の出力ＤＮを受け入れてノードＲＥＦＤの電圧が基準電圧ＶＲＥＦに収斂するか否かを判別する。ディザリング検出器１０４はノードＲＥＦＤの電圧が基準電圧ＶＲＥＦに収斂すると判別すると検出信号ＤＤＥＴを活性化させる。例えば、図７に示されたように、演算増幅器１０２の出力信号ＤＮが１、０、１、０、１の順に変わる時に、ディザリング検出器１０４内のＮＡＮＤゲート２１１、２１２とＮＯＲゲート２１７、及びインバータ２１８により検出信号ＤＤＥＴが活性化される。
【００５２】
図８は演算増幅器１０２のヒステリシス（ｈｙｓｔｅｒｅｓｉｓ）等によりノードＲＥＦＤの電圧が３レベルの間で変化する場合を例示的に示している。このように、ノードＲＥＦＤの電圧が基準電圧ＶＲＥＦを中心に３レベルの間で変化する時に、ディザリング検出器１０４内のＮＡＮＤゲート２１４、２１５、ＮＯＲゲート２１６、２１７、及びインバータ２１８により検出信号ＤＤＥＴが活性化される。
【００５３】
プルアップ制御電流パスのディザリング検出器１２４はプルダウン制御電流パスのディザリング検出器１０４と同様な構成を有し、同様に動作するため、ディザリング検出器１２４に対する詳細な図面及び説明は省略する。ディザリング検出器１２４は演算増幅器１２２の出力ＵＰを受け入れてノードＦＥＦＵの電圧が基準電圧ＶＲＥＦに収斂するか否かを判別する。ディザリング検出器１２４はノードＦＥＦＵの電圧が基準電圧ＶＲＥＦに収斂すると判別すると検出信号ＵＤＥＴを活性化させる。検出信号ＵＤＥＴが活性化される時に、アップ／ダウンカウンタ１２３の出力Ｕ０〜Ｕｍ−１はレジスタ１２５に貯蔵される。
【００５４】
一方、半導体装置が搭載されたシステムのインピーダンスＲＱは固定された値を有する。したがって、前述したような過程を通じて半導体装置が搭載されたシステムのインピーダンスＲＱに対応するデータＤ０〜Ｄｎ−１がレジスタ１０７に貯蔵されると、即ち、ディザリング検出器１０４からの検出信号ＤＤＥＴが活性化されると、クロック発生器１０６はカウンタ１０３とディザリング検出器１０４に供給されるクロック信号ＤＮ＿ＣＫの周波数を下げる。従って、半導体装置が搭載されたシステムのインピーダンスＲＱが検出された後の電力消耗を減らすことができる。同様に、ディザリング検出器１２４からの検出信号ＵＤＥＴが活性化されると、クロック発生器１０６はカウンタ１２３とディザリング検出器１２４に供給されるクロック信号ＵＰ＿ＣＫの周波数を下げる。従って、半導体装置が搭載されたシステムのインピーダンスＲＱが検出された後電力消耗を減らすことができる。
【００５５】
図９は図３に示されたクロック発生器１０６から発生されるクロック信号ＤＮ＿ＣＫ、ＵＰ＿ＣＫと検出信号ＤＤＥＴ、ＵＤＥＴの関係を示す図面である。例えば、クロック発生器１０６はシステムクロック信号を６４分周したクロック信号ＤＮ＿ＣＫ、ＵＰ＿ＣＫを発生する。クロック信号ＤＮ＿ＣＫはアップ／ダウンカウンタ１０３とディザリング検出器１０４へ提供される。ディザリング検出器１０４からの検出信号ＤＤＥＴが活性化されるとクロック発生器１０６はシステムクロック信号を１２８分周してクロック信号ＤＮ＿ＣＫを発生する。即ち、検出信号ＤＤＥＴが活性化された後のクロック信号ＤＮ＿ＣＫの周期２Ｔは検出信号ＤＤＥＴが活性化される前のクロック信号ＤＮ＿ＣＫの周期Ｔの２倍である。
【００５６】
クロック発生器１０６により発生されたクロック信号ＵＰ＿ＣＫはアップ／ダウンカウンタ１２３とディザリング検出器１２４へ提供される。ディザリング検出器１２４からの検出信号ＵＤＥＴが活性化されるとクロック発生器１０６はシステムクロック信号を１２８分周してクロック信号ＵＰ＿ＣＫを発生する。即ち、検出信号ＵＤＥＴが活性化された後のクロック信号ＵＰ＿ＣＫの周期２Ｔは検出信号ＵＤＥＴが活性化される前のクロック信号ＤＮ＿ＣＫの周期Ｔの２倍である。
【００５７】
図１０は図３に示された並列−直列変換器１１０の構成を示すブロック図であり、図１１は図１０に示された並列−直列変換器１１０として使用される信号のタイミング図である。図１０を参照すると、並列−直列変換器１１０は並列−直列レジスタ１１１、１１２とマルチプレックサ１１３を含む。
【００５８】
並列−直列レジスタ１１１はクロック信号ＵＰＤＡＴＥ＿ＣＫがハイレベルである間には、レジスタ１２５からの並列データＵ０〜Ｕｍ−１を受け入れて貯蔵し、クロック信号ＵＰＤＡＴＥ＿ＣＫがローレベルである間には、クロック信号ＣＯＤＥ＿ＣＫに応答して自分に貯蔵されたデータを１ビットずつ順次的に出力する。
【００５９】
並列−直列レジスタ１１２はクロック信号ＵＰＤＡＴＥ＿ＣＫがローレベルである間には、レジスタ１０７からの並列データＤ０〜Ｄｎ−１を受け入れて貯蔵し、クロック信号ＵＰＤＡＴＥ＿ＣＫがハイレベルである間には、クロック信号ＣＯＤＥ＿ＣＫに応答して自ら貯蔵したデータを１ビットずつ順次的に出力する。
【００６０】
マルチプレックサ１１３はクロック信号ＵＰＤＡＴＥ＿ＣＫに応答して動作する。即ち、クロック信号ＵＰＤＡＴＥ＿ＣＫがハイレベルである時には、レジスタ１１２から出力される直列データＩＭＰがマルチプレックサ１１３を通じて出力バッファ２５へ提供され、クロック信号ＵＰＤＡＴＥ＿ＣＫがローレベルである時には、レジスタ１１１から出力される直列データＩＭＰがマルチプレックサ１１３を通じて出力バッファ２５へ提供される。
【００６１】
このように、並列−直列変換器１１０が出力バッファ２５内のプルアップトランジスタ２５ａとプルダウントランジスタ２５ｂとを制御するためのデータを直列に出力することにより出力インピーダンスコントローラ２６と出力バッファ２５との信号ラインの数が１個だけ必要となる。
【００６２】
前述したように、本実施形態の出力インピーダンス制御ユニット２６は、電源電圧ＶＤＤＱとＺＱ端子間、電源電圧ＶＤＤＱとトランジスタＰ３、Ｎ１の間、及びトランジスタＰ２と可変インピーダンス１０５との間に各々連結された定電流源トランジスタＣＳ１〜ＣＳ３を備える。したがって、出力インピーダンス制御ユニット２６は、定電流源トランジスタＣＳ１〜ＣＳ３がない時に比べて小さいサイズのＰＭＯＳトランジスタＰ１〜Ｐ３を備えることができる。トランジスタのサイズを変更することはトランジスタのチャンネル幅及びゲート長さを変更することにより実行されることができる。
【００６３】
しかし、前述したような出力インピーダンス制御ユニット２６によると、抵抗ＲＱの抵抗値がＰＭＯＳトランジスタＰ１を通じて伝達されることができる電流量により制限されるという短所がある。
【００６４】
図１２は本発明の他の実施形態による出力インピーダンス制御ユニット３００を示す図面である。図１２に示された出力インピーダンス制御ユニット３００で図３に示された出力インピーダンスユニット２６と同様な回路構成には同じ参照符号を併記し、詳細な説明を省略する。
【００６５】
図３に示された出力インピーダンス制御ユニット２６は定電流源としてＰＭＯＳトランジスタＣＳ１〜ＣＳ３を備え、ディスチャージ回路としてＮＭＯＳトランジスタＤＳ１、ＤＳ２を備える。図１２に示された出力インピーダンス制御ユニット３００は、ＺＱ端子、トランジスタＰ３、Ｎ１との連結ノード、及びトランジスタＰ２と可変インピーダンス１０５との連結ノードに各々定電流源回路３０１〜３０３を備える。そして、トランジスタＰ３、Ｎ１の間の連結ノードにはディスチャージ回路３１１が連結され、トランジスタＮ２と可変インピーダンス１２６の連結ノードＲＥＦＵにはディスチャージ回路３１２が連結される。
【００６６】
定電流源回路３０１〜３０３は電流制御器３２０からの制御信号ＰＣＮＴに応答してＺＱ端子、トランジスタＰ３、Ｎ１の間の連結ノード、及びトランジスタＰ２と可変インピーダンス１０５の間の連結ノードに流れる電流量を決定する。ディスチャージ回路３１１、３１２は電流制御器３２０からの制御信号ＮＣＮＴに応答してトランジスタＰ３、Ｎ１の間の連結ノード及びトランジスタＮ２と可変インピーダンス２６の連結ノードＲＥＦＵへ流れる電流量を決定する。
【００６７】
図１３は図１２に示された電流制御器３２０の一実施形態による構成を示す図面である。図１３を参照すると、電流制御器３２０は演算増幅器３１２、３２２とアップ／ダウンカウンタ３２３、３２４とを含む。演算増幅器３２１はＺＱ端子の電圧ＶＺＱと基準電圧ＶＲＥＦを受け入れ、二つ電圧の差を出力する。カウンタ３２３はクロック信号ＣＬＫに応答して動作し、演算増幅器３２１の出力がローレベルである時、即ちＺＱ端子の電圧ＶＺＱが基準電圧より高くない時に、カウントアップを実行する。カウンタ３２３は演算増幅器３２１の出力がハイレベルである時、即ちＺＱ端子の電圧ＶＺＱが基準電圧より高いか同じ時に、カウントダウンを実行する。カウンタ３２３のカウント値ＰＣＮＴ［０：ｉ−１］は定電流源回路３０１〜３０３へ提供される。クロック信号ＣＬＫはクロック発生器１０６から発生される。
【００６８】
演算増幅器３２２はＺＱ端子の電圧ＶＺＱとトランジスタＰ３、Ｎ１の間の連結ノードの電圧ＶＤＮを受け入れ、二つ電圧の差を出力する。カウンタ３２４は演算増幅器３２１の出力がローレベルである時、即ちＶＤＮ電圧が基準電圧より高くない時に、カウントアップを実行する。カウンタ３２４は演算増幅器３２２の出力がハイレベルである時、即ちＺＱ端子の電圧ＶＺＱが基準電圧より高いか同じ時に、カウントダウンを実行する。カウンタ３２４のカウント値ＮＣＮＴ［０：ｉ−１］はディスチャージ回路３１１〜３１２へ提供される。
【００６９】
図１４は、図１３に示された電流制御器３２０の出力ＰＣＮＴ［０：ｉ−１］により制御される、図１２に示された定電流源回路３０１の一実施形態による回路構成を示す回路図である。図１４を参照すると、定電流源回路３０１は電源電圧ＶＤＤＱとＺＱ端子との間に並列に連結されたＰＭＯＳトランジスタＰ１０〜Ｐ１２を含む。ＰＭＯＳトランジスタＰ１０〜Ｐ１２はアップ／ダウンカウンタ３２３の出力ＰＣＮＴ［０：ｉ−１］により各々制御される。カウンタ３２３のカウント値ＰＣＮＴ［０：ｉ−１］に対応するようにＺＱ端子に流れる電流量を調節するためにＰＭＯＳトランジスタＰ１０〜Ｐ１２のサイズは対応するカウント値ＰＣＮＴ［０：ｉ−１］の２進加重値（ｗｅｉｇｈｔ）により相異なる。例えば、ＰＭＯＳトランジスタＰ１１のサイズはＰＭＯＳトランジスタＰ１０のサイズの２倍である。
【００７０】
残りの定電流源回路３０２、３０３は定電流源回路３０１と同様な構成を有し同様に動作するため、具体的な説明は省略する。
【００７１】
図１５は図１３に示された電流制御器３２０の出力ＮＣＮＴ［０：ｉ−１］により制御される、図１２に示されたディスチャージ回路３１２の一実施形態による回路構成を示す回路図である。図１５を参照すると、ディスチャージ回路３１２はノードＲＥＦＵと接地電圧との間に並列に連結されたＮＭＯＳトランジスタＮ１０〜Ｎ１２を含む。ＮＭＯＳトランジスタＮ１０〜Ｎ１２はアップ／ダウンカウンタ３２４の出力ＮＣＮＴ［０：ｉ−１］により各々制御される。カウンタ３２４のカウント値ＮＣＮＴ［０：ｉ−１］に対応するようにノードＲＥＦＵの電流を接地電圧にディスチャージするためにＮＭＯＳトランジスタＮ１０〜Ｎ１２のサイズは対応するカウント値ＮＣＮＴ［０：ｉ−１］の２進加重値により相異なる。例えば、ＮＭＯＳトランジスタＮ１２のサイズはＮＭＯＳトランジスタＮ１０のサイズの２倍である。
【００７２】
図１２に示されたディスチャージ回路３１１はディスチャージ回路３１２と同様な回路構成を有し、同様に動作するため、具体的な説明は省略する。
【００７３】
図１６は図１２に示された電流制御器３２０の他の実施形態による構成を示す図面である。図１６を参照すると、電流制御器３２０は演算増幅器３１２、３２２、アップ／ダウンカウンタ３２３、３２４、及び２進−サーモメータコード変換器３２５、３２６を含む。演算増幅器３２１はＺＱ端子の電圧ＶＺＱと基準電圧ＶＲＥＦを受け入れ、二つ電圧の差を出力する。カウンタ３２３は演算増幅器３２１の出力がローレベルである時、即ちＺＱ端子の電圧ＶＺＱが基準電圧より高くない時に、カウントアップを実行する。カウンタ３２３は演算増幅器３２１の出力がハイレベルである時、即ちＺＱ端子の電圧ＶＺＱが基準電圧より高いか同じ時に、カウントダウンを実行する。カウンタ３２３のカウント値ＰＣＮＴ＿Ｂ［０：ｉ−１］は２進−サーモメータコード変換器３２５へ提供される。２進−サーモメータコード変換器３２５は２進数カウント値ＰＣＮＴ＿Ｂ［０：ｉ−１］をサーモメータコードＰＣＮＴ［０：２^ｉ−１］に変換する。
【００７４】
演算増幅器３２２はＺＱ端子の電圧ＶＺＱとトランジスタＰ３、Ｎ１との連結ノードの電圧ＶＤＮを受け入れ、二つ電圧の差を出力する。カウンタ３２４は演算増幅器３２１の出力がローレベルである時、即ちＺＱ端子の電圧ＶＺＱが基準電圧より高くない時に、カウントアップを実行する。カウンタ３２４は演算増幅器３２２の出力がハイレベルである時、即ちＺＱ端子の電圧ＶＺＱが基準電圧より高いか同じ時に、カウントダウンを実行する。カウンタ３２４のカウント値ＮＣＮＴ＿Ｂ［０：ｉ−１］は２進−サーモメータコード変換器３２６へ提供される。２進−サーモメータコード変換器３２６は２進数カウント値ＮＣＮＴ＿Ｂ［０：ｉ−１］をサーモメータコードＮＣＮＴ［０：２^ｉ−１］に変換する。
【００７５】
図１７は、図１６に示された電流制御器３２０の出力ＰＣＮＴ［０：２^ｉ−１］により制御される、図１２に示された定電流源回路３０１の他の実施形態による回路構成を示す回路図である。
【００７６】
図１７を参照すると、定電流源回路３０１は電源電圧ＶＤＤＱとＺＱ端子との間に並列に連結されたＰＭＯＳトランジスタＰ２０〜Ｐ２２を含む。ＰＭＯＳトランジスタＰ２０〜Ｐ２２は２進−サーモメータコード変換器３２５の出力ＰＣＮＴ［０：２^ｉ−１］により各々制御される。この実施形態では、ＰＭＯＳトランジスタＰ２０〜Ｐ２２のサイズは互いに略同一である。なぜならば、２進−サーモメータコード変換器３２５の出力ＰＣＮＴ［０：２^ｉ−１］はサーモメータコードであり、サーモメータコードＰＣＮＴ［０：２^ｉ−１］によりＰＭＯＳトランジスタＰ２０〜Ｐ２２のターンオンされる個数が決定されるからである。
【００７７】
再び図１２乃至図１４を参照すると、ＰＭＯＳトランジスタＰ１〜Ｐ３各々の電流駆動能力は対応する定電流源回路３０１〜３０３の電流駆動能力より大きくなければならない。なぜならば、ＺＱ端子の電圧ＶＺＱが基準電圧ＶＲＥＦに到達して電流制御器３２０内の演算増幅器３２１、３２２の出力がローレベルとハイレベルとを反復的に出力すると定電流源回路３０１〜３０３により供給される電流が揺れるからである（即ち、ディザリング現象が発生する）。言い換えれば、ＰＭＯＳトランジスタＰ１〜Ｐ３各々の電流駆動能力が対応する定電流源回路３０１〜３０３の駆動能力より大きければＰＭＯＳトランジスタＰ１〜Ｐ３を通じて流れる電流が大きいので演算増幅器１０１が定電流源回路３０１〜３０３の電流変化による影響をより小さく受けるからである。
【００７８】
図１８は定電流源回路３０１とＰＭＯＳトランジスタＰ１のサイズ関係によりＺＱ端子の電圧ＶＺＱが基準電圧ＶＲＥＦに収斂される過程を示す図面である。図１８の（Ａ）を参照すると、ＰＭＯＳトランジスタＰ１の駆動能力が定電流源回路３０１の駆動能力より充分に大きい時に、ＺＱ端子の電圧ＶＺＱは基準電圧ＶＲＥＦに収斂される。しかし、（Ｂ）のように、ＰＭＯＳトランジスタＰ１の駆動能力が定電流源回路３０１の駆動能力より小さければＺＱ端子の電圧ＶＺＱは基準電圧ＶＲＥＦを中心にディザリングされる。したがって、ＰＭＯＳトランジスタＰ１の駆動能力が定電流源回路３０１の駆動能力より充分に大きいようにＰＭＯＳトランジスタＰ１のサイズが充分に大きくなければならない。
【００７９】
前述したような実施形態による出力インピーダンス制御ユニット３００は、ＺＱ端子の電圧ＶＺＱと基準電圧ＶＲＥＦとの電圧差により定電流源回路３０１〜３０３とディスチャージ回路３１１、３１２の駆動能力を調節する。したがって、定電流源回路３０１〜３０３とディスチャージ回路３１１、３１２とを備えなかった時に比べてＰＭＯＳトランジスタＰ１〜Ｐ３及びＮＭＯＳトランジスタＮ１、Ｎ２のサイズを縮めることができるだけではなく、抵抗ＲＱの抵抗値が制限されない。
【００８０】
例示的な望ましい実施形態を用いて本発明を説明したが、本発明の範囲は開示された実施形態に限定されないことがよく理解されよう。従って、特許請求の範囲はそうした変形例及びその類似した構成の全てを含み、可能な限り幅広く解釈されなければならない。
【発明の効果】
このような本発明の出力インピ−ダンス制御ユニットによれば、外部のインピ−ダンスＲＱに対する出力バッファ２５のインピ−ダンスマッチングを自動に実行することができる。さらに、定電流源回路３０１−３０３とディスチャージ回路３１１−３１２を備えなかった時に比べて、ＰＭＯＳトランジスタＰ１−Ｐ３及びＮＭＯＳトランジスタ３１１−３１２のサイズを縮小することができるだけではなく、抵抗ＲＱの抵抗値が制限されない。
【図面の簡単な説明】
【図１】出力インピーダンスコントローラを備えた半導体装置の一例としてメモリチップを示すブロック図である。
【図２】図１に示された出力バッファを示すブロック図である。
【図３】本発明の望ましい一実施形態による出力インピーダンス制御ユニットを示す図面である。
【図４】図３に示された可変インピーダンスの具体的な構成を示す図面である。
【図５】図３に示された可変インピーダンスの詳細な構成を示す図面である。
【図６】図３に示されたディザリング検出器の回路構成を示す図面である。
【図７】図６に示されたディザリング検出器が検出信号を活性化させる場合を例示的に示す図面である。
【図８】図６に示されたディザリング検出器が検出信号を活性化させる場合を例示的に示す図面である。
【図９】図３に示されたクロック発生器から発生されるクロック信号と検出信号の関係を示す図面である。
【図１０】図３に示された並列−直列変換器の構成を示すブロック図である。
【図１１】図１０に示された並列−直列変換器として使用される信号のタイミング図である。
【図１２】本発明の他の実施形態による出力インピーダンス制御ユニットを示す図面である。
【図１３】図１２に示された電流制御器の一実施形態による構成を示す図面である。
【図１４】図１２に示された定電流源回路の一実施形態による回路構成を示す回路図である。
【図１５】図１２に示されたディスチャージ回路の一実施形態による回路構成を示す回路図である。
【図１６】図１２に示された電流制御器の他の実施形態による構成を示す図面である。
【図１７】図１２に示された定電流源回路の他の実施形態による回路構成を示す回路図である。
【図１８】定電流源回路とＰＭＯＳトランジスタのサイズ関係によりＺＱ端子の電圧が基準電圧に収斂される過程を示す図面である。
【符号の説明】
１０　半導体メモリ装置
１１　メモリセルアレイ
１２　行デコーダ
１３　列デコーダ
１４　感知増幅器
１５　書き込みバッファ
２１　コントローラ
２２　バッファ
２３　アドレスバッファ
２４　入力バッファ
２５　出力バッファ
２６　出力インピーダンス制御ユニット
３０　アドレス端子
３１　出力端子
１０１、１０２、１２１、１２２　演算増幅器
１０３、１２３　アップ／ダウンカウンタ
１０４、１２４　ディザリング検出器
１０５、１２６　可変インピーダンス
１０６　クロック発生器
１０７、１２５　レジスタ
１０８、１２７　２進−サーモメータ変換器
１１０　並列−直列変換器
Ｎ１、Ｎ２　ＮＭＯＳトランジスタ
Ｐ１〜Ｐ３　ＰＭＯＳトランジスタ
ＲＱ　抵抗

Claims

半導体装置において、
多数のトランジスタが並列で連結された出力バッファと、
外部抵抗に連結された連結端子と、
前記連結端子及び前記出力バッファに連結され、前記外部抵抗により前記出力バッファのインピーダンスを調節するための出力インピーダンス制御器とを含み、
前記出力インピーダンス制御器は、
前記連結端子に連結された第１トランジスタと、
前記連結端子に定電流を供給する第１定電流源と、
前記第１トランジスタのゲートに連結され、前記連結端子を予め設定された電圧レベルに設定するために前記第１トランジスタのゲートのレベルを制御する第１レベルコントローラと、
前記第１トランジスタのゲートに連結されたゲートと前記第１トランジスタのソースに連結されたソースとを有する第２トランジスタと、
前記第２トランジスタに連結され、前記出力バッファのトランジスタに対応する第１ダミートランジスタグループと、
前記第１ダミートランジスタグループに定電流を供給する第２定電流源と、
前記第２トランジスタ及び前記第１ダミートランジスタグループに連結され、前記第２トランジスタと第１ダミートランジスタグループとの連結ノードのレベルが予め設定された電圧レベルと略同一になるように前記第１ダミートランジスタグループを制御する第１コントローラと、
前記第１コントローラにより実行される前記制御に基づいて前記出力バッファのトランジスタを制御する第２コントローラとを含むことを特徴とする半導体装置。
前記第１トランジスタのゲートに連結されたゲートと前記第１トランジスタのソースに連結されたソースを有する第３トランジスタと、
前記第３トランジスタと直列で連結された第４トランジスタと、
前記第３トランジスタと前記第４トランジスタとの連結ノードに定電流を供給する第３定電流源と、
前記第３トランジスタと前記第４トランジスタとの連結ノードの電圧が予め設定された電圧レベルと略同一になるように前記第４トランジスタのゲートの電圧レベルを制御する第２レベルコントローラと、
前記第３トランジスタと前記第４トランジスタとの連結ノードの電圧をディスチャージする第１ディスチャージ回路と、
前記第４トランジスタのゲートに連結されたゲート及び前記第４トランジスタのソースに連結されたソースを有する第５トランジスタと、
前記第５トランジスタに連結され、前記出力バッファのトランジスタと対応する第２ダミートランジスタグループと、
前記第５トランジスタ及び前記第２ダミートランジスタグループに連結され、前記第５トランジスタと前記第２ダミートランジスタグループとの連結ノードのレベルが予め設定された電圧レベルと略同一になるように前記第２ダミートランジスタグループを制御する第３コントローラと、
前記第３コントローラにより実行される前記制御に基づいて前記出力バッファのトランジスタを制御する第４コントローラと、
を更に含むことを特徴とする請求項１に記載の半導体装置。
共通に連結された前記第１及び第２トランジスタのソースは出力バッファを駆動する電源ソースにより駆動されることを特徴とする請求項２に記載の半導体装置。
前記予め設定された電圧レベルは前記出力バッファを駆動する電源電圧の１／２であることを特徴とする請求項２に記載の半導体装置。
前記第３定電流源は、
前記出力バッファを駆動する電源電圧に連結されたソース、前記第３トランジスタと前記第４トランジスタの連結ノードとの間に連結されたドレーン、及び接地電圧に連結されたゲートを有するＰＭＯＳトランジスタを含むことを特徴とする請求項２に記載の半導体装置。
前記第１ディスチャージ回路は、
前記第３トランジスタと前記第４トランジスタの連結ノードとの間に連結されたドレーン、接地電圧に連結されたソース、及び前記出力バッファを駆動する電源電圧に連結されたゲートを有するＮＭＯＳトランジスタを含むことを特徴とする請求項２に記載の半導体装置。
前記第２ディスチャージ回路は、
前記第５トランジスタ及び前記第２ダミートランジスタグループとの連結ノードに連結されたドレーン、接地電圧に連結されたソース、及び前記出力バッファを駆動する電源電圧に連結されたゲートを有するＮＭＯＳトランジスタを含むことを特徴とする請求項２に記載の半導体装置。
前記連結端子の電圧と前記予め設定された電圧レベルとを比較する第１比較器と、
前記第１比較器の比較結果によりカウントアップ又はカウントダウンを実行する第１カウンタと、
前記連結端子の電圧と前記第３トランジスタ及び前記第４トランジスタの間の連結ノードの電圧を比較する第２比較器と、
前記第２比較器の比較結果によりカウントアップ又はカウントダウンを実行する第２カウンタと、
を更に含むことを特徴とする請求項２に記載の半導体装置。
前記第１定電流源は、
前記第１カウンタから出力されるカウント値のビットに各々対応し、各々が前記出力バッファを駆動する電源電圧に連結されたソース、前記連結端子に連結されたドレーン、及び前記第１カウンタから出力されるカウント値の対応するビットに連結されたゲートを有する複数のＰＭＯＳトランジスタを含むことを特徴とする請求項８に記載の半導体装置。
前記第２定電流源は、
前記第１カウンタから出力されるカウント値のビットに各々対応し、各々が前記出力バッファを駆動する電源電圧に連結されたソース、前記第２トランジスタと前記第１ダミートランジスタグループとの連結ノードに連結されたドレーン、及び前記第１カウンタから出力されるカウント値の対応するビットに連結されたゲートを有する複数のＰＭＯＳトランジスタを含むことを特徴とする請求項８に記載の半導体装置。
前記第３定電流源は、
前記第１カウンタから出力されるカウント値のビットに各々対応し、各々が前記出力バッファを駆動する電源電圧に連結されたソース、前記第３トランジスタと前記第４トランジスタとの連結ノードに連結されたドレーンを有し、前記第１カウンタから出力されるカウント値の対応するビットに連結された複数のＰＭＯＳトランジスタを含むことを特徴とする請求項８に記載の半導体装置。
前記第１ディスチャージ回路は、
前記第２カウンタから出力されるカウント値のビットに各々対応し、各々が前記第３トランジスタと前記第４トランジスタの連結ノードとの間に連結されたドレーン、接地電圧に連結されたソース、及び前記第２カウンタから出力されるカウント値の対応するビットに各々連結されたゲートを有する複数のＮＭＯＳトランジスタを含むことを特徴とする請求項８に記載の半導体装置。
前記第２ディスチャージ回路は、
前記第２カウンタから出力されるカウント値のビットに各々対応し、各々が前記第５トランジスタ及び前記第２ダミートランジスタグループとの連結ノードに連結されたドレーン、接地電圧に連結されたソース、及び前記第２カウンタから出力されるカウント値の対応するビットに各々連結されたゲートを有する複数のＮＭＯＳトランジスタを含むことを特徴とする請求項８に記載の半導体装置。
前記第１カウンタから出力される２進カウント値をサーモメータコードに変換する第１変換器と、
前記第２カウンタから出力される２進カウント値サーモメータコードに変換する第２変換器と、
を更に含むことを特徴とする請求項８に記載の半導体装置。
前記第１定電流源は、
前記第１変換器から出力されるサーモメータコードのビットに各々対応し、各々が前記出力バッファを駆動する電源電圧に連結されたソース、前記連結端子に連結されたドレーン、及び前記第１変換器から出力されるサーモメータコードの対応するビットに連結されたゲートを有する複数のＰＭＯＳトランジスタを含むことを特徴とする請求項１４に記載の半導体装置。
前記第２定電流源は、
前記第１変換器から出力されるサーモメータコードのビットに各々対応し、各々が前記出力バッファを駆動する電源電圧に連結されたソース、前記第２トランジスタと前記第１ダミートランジスタグループとの連結ノードに連結されたドレーン、及び前記第１変換器から出力されるサーモメータコードの対応するビットに連結されたゲートを有する複数のＰＭＯＳトランジスタを含むことを特徴とする請求項１４に記載の半導体装置。
前記第３定電流源は、
前記第１変換器から出力されるサーモメータコードのビットに各々対応し、各々が前記出力バッファを駆動する電源電圧に連結されたソース、前記第３トランジスタと前記第４トランジスタとの連結ノードに連結されたドレーン、及び前記第１変換器から出力されるサーモメータコードの対応するビットに連結されたゲートを有する複数のＰＭＯＳトランジスタを含むことを特徴とする請求項１４に記載の半導体装置。
前記第１ディスチャージ回路は、
前記第２変換器から出力されるサーモメータコードのビットに各々対応し、各々が前記第３トランジスタと前記第４トランジスタの連結ノードとの間に連結されたドレーン、接地電圧に連結されたソース、及び前記第２変換器から出力されるサーモメータコードの対応するビットに連結されたゲートを有する複数のＮＭＯＳトランジスタを含むことを特徴とする請求項１４に記載の半導体装置。
前記第２ディスチャージ回路は、
前記第２変換器から出力されるサーモメータコードのビットに各々対応し、各々が前記第５トランジスタ及び前記第２ダミートランジスタグループとの連結ノードに連結されたドレーン、接地電圧に連結されたソース、及び前記第２変換器から出力されるサーモメータコードの対応するビットに連結されたゲートを有する複数のＮＭＯＳトランジスタを含むことを特徴とする請求項１４に記載の半導体装置。
前記第３コントローラは、
前記連結端子の電圧と前記第５トランジスタと前記第２ダミートランジスタグループとの連結ノードの電圧を受け入れて比較する第２比較器と、
前記第２比較器の比較結果によりカウントアップ／ダウンを実行する第２カウンタとを含み、
前記第２ダミートランジスタグループは前記第２カウンタ値により制御されることを特徴とする請求項２に記載の半導体装置。
前記第２ダミートランジスタグループは、
前記第２カウンタの２進カウント値を分離されたサーモメータコードに変換する第２変換器と、
前記第２変換器からの分離されたサーモメータコードのビットに各々対応し、各々が前記出力バッファを駆動する電源電圧に連結されたドレーン、前記第５トランジスタに連結されたソース、及び前記変換器からの分離されたサーモメータコードの対応するビットに連結されたゲートを有するＮＭＯＳトランジスタとを含むことを特徴とする請求項２０に記載の半導体装置。
前記第４コントローラは、
前記第２比較器の比較結果を受け入れて、前記連結ノードの電圧が前記予め設定された電圧レベルに設定されたか否かを検出し、検出信号を活性化する第２検出器と、
前記第２検出器の検出信号が活性化される場合に前記第１カウンタからのカウント値を貯蔵する第２レジスタと、
クロック信号に応答して、前記第２レジスタに貯蔵された並列の前記カウント値を受け入れ、前記カウント値を直列に出力する並列−直列変換器とを含むことを特徴とする請求項２０に記載の半導体装置。
前記第１定電流源は、
前記出力バッファを駆動する電源電圧に連結されたソース、前記連結端子に連結されたドレーン、及び接地電圧に連結されたゲートを有するＰＭＯＳトランジスタを含むことを特徴とする請求項１に記載の半導体装置。
前記第２定電流源は、
前記出力バッファを駆動する電源電圧に連結されたソース、前記第２トランジスタと前記第１ダミートランジスタグループとの連結ノードに連結されたドレーン、及び接地電圧に連結されたゲートを有するＰＭＯＳトランジスタを含むことを特徴とする請求項１に記載の半導体装置。
前記第１コントローラは、
前記連結端子の電圧と前記第２トランジスタと前記第１ダミートランジスタグループとの連結ノードの電圧を受け入れて比較する第１比較器と、
前記第１比較器の比較結果によりカウントアップ／ダウンを実行する第１カウンタとを含み、
前記第１ダミートランジスタグループは前記第１カウンタ値により制御されることを特徴とする請求項１に記載の半導体装置。
前記第１ダミートランジスタグループは、
前記第１カウンタの２進カウント値を分離されたサーモメータコードに変換する第１変換器と、
前記第１変換器からの分離されたサーモメータコードのビットに各々対応し、各々が前記第２トランジスタに連結されたドレーン、接地電圧に連結されたソース、及び前記変換器からの分離されたサーモメータコードの対応するビットに連結されたゲートを有するＮＭＯＳトランジスタと、
を含むことを特徴とする請求項２５に記載の半導体装置。
前記第２コントローラは、
前記第１比較器の比較結果を受け入れて、前記連結ノードの電圧が前記予め設定された電圧レベルに設定されたか否かを検出し、検出信号を活性化する第１検出器と、
前記検出信号が活性化される場合に前記カウンタからのカウント値を貯蔵する第１レジスタと、
クロック信号に応答して、前記第１レジスタに貯蔵された並列の前記カウント値を受け入れ、前記カウント値を直列に出力する並列−直列変換器と、
を含むことを特徴とする請求項２５に記載の半導体装置。