JP4934522B2 - 半導体装置 - Google Patents
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Description
また、出力バッファ回路は、出力パッドを駆動し、並列接続されるm(mは2以上の整数)個の第1の出力トランジスタと、出力パッドを駆動し、並列接続される、第1の出力トランジスタと逆の導電型であるm個の第2の出力トランジスタと、を含み、電圧発生回路、比較回路、カウンタ、ダミーバッファ回路、n個の調整値保持回路のそれぞれは、第1および第2の出力トランジスタに対応して2組ずつ備えられ、2個の調整値保持回路のそれぞれが保持するカウント値に応じて第1および第2の出力トランジスタのそれぞれの駆動数を定める。
さらに、ダミーバッファ回路は、第1の擬似パッドを駆動し、並列接続されるm個の第1のダミートランジスタを含む第1のダミーバッファ回路と、第2の擬似パッドを駆動し、並列接続される、第1のダミートランジスタと逆の導電型であるm個の第2のダミートランジスタを含む第2のダミーバッファ回路と、を備え、2個のカウンタのそれぞれのカウント値に応じて第1および第2のダミートランジスタのそれぞれの駆動数を定める。
また、出力バッファ回路は、第1の出力トランジスタに並列接続され、第1の出力トランジスタと同じ導電型である第1の出力オフセットトランジスタと、第2の出力トランジスタに並列接続され、第2の出力トランジスタと同じ導電型である第2の出力オフセットトランジスタと、を備える出力オフセットトランジスタ付出力バッファ回路であって、ダミーバッファ回路は、第1のダミートランジスタと同じ導電型である第1のオフセットトランジスタと、第2のダミートランジスタと同じ導電型である第2のオフセットトランジスタと、を備え、ダミーバッファ回路が、出力オフセットトランジスタ付出力バッファ回路における第1および第2の出力トランジスタのそれぞれの駆動数を定める場合、第1のオフセットトランジスタを第1のダミートランジスタに並列接続し、第2のオフセットトランジスタを第2のダミートランジスタに並列接続するように制御する。
さらに、ダミーバッファ回路は、2個以上の第1のオフセットトランジスタと、第1のオフセットトランジスタと同じ個数の第2のオフセットトランジスタとを備え、ダミーバッファ回路が、出力オフセットトランジスタ付出力バッファ回路における第1および第2の出力トランジスタのそれぞれの駆動数を定める場合、2個以上の第1のオフセットトランジスタを選択的に第1のダミートランジスタに並列接続し、2個以上の第2のオフセットトランジスタを選択的に第2のダミートランジスタに並列接続するように制御する。
RtargetH=r31×(VDD−VrefH)/VrefH ・・・(式1)
RtargetL=r32×VrefL/(VDD−VrefL) ・・・(式2)
RtargetH:Pchトランジスタ側で自動調整されるインピーダンス
RtargetL:Nchトランジスタ側で自動調整されるインピーダンス
VrefH:Pchトランジスタ側で用いられる基準電圧
VrefL:Nchトランジスタ側で用いられる基準電圧
r31:Pchトランジスタ側で用いられる抵抗素子R31の抵抗値
r32:Nchトランジスタ側で用いられる抵抗素子R32の抵抗値
VDD:ダミーバッファ及び被調整バッファの電源電圧
である。
△VrefH1=(Rtarget1−Rtarget2)×VDD/(R31+Rtarget1−Rtarget2) ・・・(式3)
△VrefL1=(Rtarget1−Rtarget2)×VDD/(R32+Rtarget1−Rtarget2) ・・・(式4)
△VrefH2=(Rtarget1−Rtarget3)×VDD/(R31+Rtarget1−Rtarget3) ・・・(式5)
△VrefL2=(Rtarget1−Rtarget3)×VDD/(R32+Rtarget1−Rtarget3) ・・・(式6)
Roffset1=Rtarget1×Rtarget2/(Rtarget1−Rtarget2) ・・・(式7)
Roffset2=Rtarget1×Rtarget3/(Rtarget1−Rtarget3) ・・・(式8)
(VDD−VrefL)/RextL ・・・(式9)
VDD:電源電圧
VrefL:Nchトランジスタ側基準電圧
RextL:外付け抵抗素子R32の抵抗値
Roffset3=Rtarget2×Rtarget3/(Rtarget2−Rtarget3) ・・・(式10)
A3 基準電圧発生回路
B1、B2、B3 出力バッファ回路
C1、C1a、C3、C3a オフセット切替回路
C2 出力電圧切替回路
CP1、CP2 比較器
CT1、CT2、CT3 制御信号
D1 インピーダンス自動調整部
Data1、Data2、Data3、N1A〜N4A、P1A〜P4A、N1B〜N4B、P1B〜P4B、N1C〜N4C、P1C〜P4C 入力端子
E11〜E18 調整値保持部
E1A、E1B、E1C 論理保持回路
H2、L2 カウンタ
INV1〜INV4 インバータ回路
LG1H〜LG4H、LG1L〜LG4L、LG5、LG6 論理回路
NM1〜NM6、NM6a、NM11、NM12、NM21〜NM26 Nchトランジスタ
PD1、PD2 出力パッド(擬似パッド)
PD3a、PD3b、PD3c 出力パッド
PM1〜PM6、PM6a、PM11、PM12、PM21〜PM26 Pchトランジスタ
R1、R2、R3、R11、R12、R21、R22、R31、R32 抵抗素子
VrefH、VrefL 基準電圧
Claims (2)
- 基準電圧を発生する電圧発生回路と、
前記基準電圧とダミーバッファ回路の出力電圧とを比較する比較回路と、
前記比較回路における比較結果が一致するまでクロック信号をカウントするカウンタと、
前記カウンタのカウント値に基づいて自身の出力インピーダンスを調整する前記ダミーバッファ回路と、
前記比較回路における比較結果が一致した際のカウント値を保持するn(nは2以上の整数)個の調整値保持回路と、
それぞれの前記調整値保持回路が保持するカウント値に基づいてそれぞれ自身の出力インピーダンスを調整するn個の出力バッファ回路と、
を備え、
前記電圧発生回路は、n個の前記出力バッファ回路のそれぞれに対応して前記基準電圧を発生し、n個の前記調整値保持回路は、それぞれに対応する前記基準電圧を元に得られる比較結果の一致時におけるカウント値をそれぞれ保持し、前記ダミーバッファ回路は、n個の前記出力バッファ回路のそれぞれに対応して自身の出力インピーダンスを調整し、
前記出力バッファ回路は、
出力パッドを駆動し、並列接続されるm(mは2以上の整数)個の第1の出力トランジスタと、
前記出力パッドを駆動し、並列接続される、第1の出力トランジスタと逆の導電型であるm個の第2の出力トランジスタと、
を含み、
前記電圧発生回路、前記比較回路、前記カウンタ、前記ダミーバッファ回路、n個の前記調整値保持回路のそれぞれは、前記第1および第2の出力トランジスタに対応して2組ずつ備えられ、
2個の前記調整値保持回路のそれぞれが保持するカウント値に応じて前記第1および第2の出力トランジスタのそれぞれの駆動数を定め、
前記ダミーバッファ回路は、
第1の擬似パッドを駆動し、並列接続されるm個の第1のダミートランジスタを含む第1のダミーバッファ回路と、
第2の擬似パッドを駆動し、並列接続される、前記第1のダミートランジスタと逆の導電型であるm個の第2のダミートランジスタを含む第2のダミーバッファ回路と、
を備え、
2個の前記カウンタのそれぞれのカウント値に応じて前記第1および第2のダミートランジスタのそれぞれの駆動数を定め、
前記出力バッファ回路は、
前記第1の出力トランジスタに並列接続され、前記第1の出力トランジスタと同じ導電型である第1の出力オフセットトランジスタと、
前記第2の出力トランジスタに並列接続され、前記第2の出力トランジスタと同じ導電型である第2の出力オフセットトランジスタと、
を備える出力オフセットトランジスタ付出力バッファ回路であって、
前記ダミーバッファ回路は、
前記第1のダミートランジスタと同じ導電型である第1のオフセットトランジスタと、
前記第2のダミートランジスタと同じ導電型である第2のオフセットトランジスタと、
を備え、
前記ダミーバッファ回路が、前記出力オフセットトランジスタ付出力バッファ回路における前記第1および第2の出力トランジスタのそれぞれの駆動数を定める場合、前記第1のオフセットトランジスタを前記第1のダミートランジスタに並列接続し、前記第2のオフセットトランジスタを前記第2のダミートランジスタに並列接続するように制御し、
前記ダミーバッファ回路は、2個以上の前記第1のオフセットトランジスタと、前記第1のオフセットトランジスタと同じ個数の前記第2のオフセットトランジスタとを備え、
前記ダミーバッファ回路が、前記出力オフセットトランジスタ付出力バッファ回路における前記第1および第2の出力トランジスタのそれぞれの駆動数を定める場合、2個以上の前記第1のオフセットトランジスタを選択的に前記第1のダミートランジスタに並列接続し、2個以上の前記第2のオフセットトランジスタを選択的に前記第2のダミートランジスタに並列接続するように制御することを特徴とする半導体装置。 - 前記第1の出力オフセットトランジスタのオン時のインピーダンスと選択された前記第1のオフセットトランジスタのオン時の総計のインピーダンスとは、同一であり、前記第2の出力オフセットトランジスタのオン時のインピーダンスと選択された前記第2のオフセットトランジスタのオン時の総計のインピーダンスとは、同一であることを特徴とする請求項1記載の半導体装置。
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