JP2000134084A - 出力回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 出力回路のインピーダンス制御回路の分解能
を高め、そのインピーダンス設定精度を高める。 【解決手段】 インピーダンス自動設定機能を有する出
力回路に、ｍビットの原インピーダンス制御信号を生成
するインピーダンス制御回路と、該制御信号の第ｍビッ
トが論理“０”のとき、その第１〜ｍ−１ビットをイン
ピーダンス制御信号の第１〜ｍ−１ビットとし、該制御
信号の第ｍ及び第ｍ＋１ビットを論理“０”にし、原イ
ンピーダンス制御信号の第ｍビットが論理“１”のと
き、その第１ないし第ｍ−２ビットをインピーダンス制
御信号の第２〜ｍ１ビットとし、その第ｍ−１ビットの
反転及び非反転信号を該制御信号の第ｍビット及び第ｍ
＋１とする制御信号切り換え回路を設ける。原インピー
ダンス制御信号の第ｍビットが論理“１”のとき、イン
ピーダンス制御信号の第１ビットを、インピーダンス微
調整信号に従いロウ又はハイレベルとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は出力回路に関し、
例えば、ＣＭＯＳ（相補型ＭＯＳ）論理ゲートを基本素
子とするＡＳＩＣ（特定用途向け集積回路）等に搭載さ
れ、出力インピーダンスの自動設定機能を有する出力回
路ならびにその出力インピーダンス設定精度の向上に利
用して特に有効な技術に関するものである。

【０００２】

【従来の技術】Ｐチャンネル及びＮチャンネルＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）からなるＣＭＯＳ論理ゲー
トがあり、ＣＭＯＳ論理ゲートを基本素子とするＡＳＩ
Ｃ等の論理集積回路装置がある。また、対応する入力バ
ッファとともに入出力バッファセルとしてＡＳＩＣ等に
搭載され、ハイレベル及びロウレベル出力用の出力ＭＯ
ＳＦＥＴを含む出力バッファがある。

【０００３】一方、複数の出力バッファを搭載するＡＳ
ＩＣ等において、各出力バッファの出力端子は対応する
出力用外部端子（一般に出力用外部端子は入力用外部端
子として兼用されるが、本発明は出力回路に関するもの
であるため、これらの外部端子を出力用外部端子と称す
る場合がある）に結合され、これらの外部端子には、所
定の特性インピーダンスを有する伝送線を介して、受信
側入力回路の入力端子が結合される。近年、論理集積回
路装置等の高速化が進む中、出力バッファは、伝送線の
特性インピーダンスに整合した出力インピーダンスを持
つことが必須とされる。したがって、ＡＳＩＣ等の出力
回路には、出力バッファの出力インピーダンスを伝送線
の特性インピーダンスに自動的に設定するためのインピ
ーダンス制御回路を設けることが一般的となりつつあ
る。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記のような出力インピーダンス自動
設定機能を有するＡＳＩＣの開発に従事し、次の問題点
に気付いた。すなわち、このＡＳＩＣの出力回路に設け
られる入出力バッファＩＯＢの出力バッファＯＢのそれ
ぞれは、図８に例示されるように、ハイレベル出力時の
出力インピーダンス設定用の４個の出力ＭＯＳＦＥＴＮ
Ｈ０〜ＮＨ３と、ロウレベル出力時の出力インピーダン
ス設定用の４個の出力ＭＯＳＦＥＴＮＬ０〜ＮＬ３とを
含む。これらの出力ＭＯＳＦＥＴＮＨ０〜ＮＨ３ならび
にＮＬ０〜ＮＬ３は、所定の基本ゲート幅Ｗｇ又はＷ
ｇ’に対して×１つまりＷｇ又はＷｇ’，×２つまり２
Ｗｇ又は２Ｗｇ’，×４つまり４Ｗｇ又は４Ｗｇ’なら
びに×８つまり８Ｗｇ又は８Ｗｇ’のゲート幅を持つべ
く設計され、インピーダンス制御回路から供給されるイ
ンピーダンス制御信号ＳＣＨ０〜ＳＣＨ３あるいはＳＣ
Ｌ０〜ＳＣＬ３の対応するビットのハイレベルを受けて
それぞれ選択的にオン状態とされる。

【０００５】これにより、出力ＭＯＳＦＥＴＮＨ及びＮ
ＨＰならびにＮＬ及びＮＬＰを含む出力バッファＯＢの
ハイレベル及びロウレベル出力時の出力インピーダンス
は、オン状態にある出力ＭＯＳＦＥＴＮＨ０〜ＮＨ３な
らびにＮＬ０〜ＮＬ３の組み合わせに応じて選択的に切
り換えられ、データ入出力端子ＩＯ１に結合された図示
されない伝送線の特性インピーダンスとの整合が図られ
る。

【０００６】ところで、出力ＭＯＳＦＥＴＮＨ０〜ＮＨ
３ならびにＮＬ０〜ＮＬ３は、上記のように対応するイ
ンピーダンス制御信号ＳＣＨ０〜ＳＣＨ３あるいはＳＣ
Ｌ０〜ＳＣＬ３のビット番号ｉ（ｉ＝０〜３）に対応し
て２ⁱ Ｗｇ又は２ⁱ Ｗｇ’なるゲート幅を有し、これら
の出力ＭＯＳＦＥＴの総ゲート幅Ｗｓは、インピーダン
ス制御信号ＳＣＨ０〜ＳＣＨ３あるいはＳＣＬ０〜ＳＣ
Ｌ３の１０進数の論理値に対応して０〜１５Ｗｇあるい
は０〜１５Ｗｇ’の値をとる。周知のように、並列形態
にある出力ＭＯＳＦＥＴＮＨ０〜ＮＨ３ならびにＮＬ０
〜ＮＬ３の総インピーダンスつまりオン抵抗Ｚｓは、そ
の総ゲート幅Ｗｓに対して、 Ｚｓ＝Ｋ／Ｗｓ なる反比例関係にある。したがって、出力ＭＯＳＦＥＴ
ＮＨ及びＮＨＰならびにＮＬ及びＮＬＰを含む出力バッ
ファＯＢのハイレベル及びロウレベル出力時の出力イン
ピーダンスは、原インピーダンス制御信号つまりインピ
ーダンス制御信号ＳＣＨ０〜ＳＣＨ３あるいはＳＣＬ０
〜ＳＣＬ３の論理値に対して、例えば図６及び図７に点
線で示されるような変化を呈する。

【０００７】つまり、２ⁱ Ｗｇ又は２ⁱ Ｗｇ’なるゲー
ト幅の出力ＭＯＳＦＥＴＮＨ０〜ＮＨ３ならびにＮＬ０
〜ＮＬ３をインピーダンス制御信号ＳＣＨ０〜ＳＣＨ３
あるいはＳＣＬ０〜ＳＣＬ３に従って選択的にオン状態
とする従来の出力インピーダンス設定回路では、出力バ
ッファＯＢとしての出力インピーダンスが、インピーダ
ンス制御信号の論理値が小さな領域では比較的大きく変
化するが、インピーダンス制御信号の論理値が大きな領
域では比較的小さく変化する。このため、特に出力イン
ピーダンスが大きな領域で、インピーダンス制御回路と
しての分解能が低下し、そのインピーダンス設定精度が
低下する。また、これに対処するため、インピーダンス
制御信号のビット数を増やす方法も考えられるが、この
方法をとった場合、インピーダンス制御回路の回路構成
が複雑化し、そのレイアウト所要面積が増大して、ＡＳ
ＩＣの低コスト化が阻害される。

【０００８】この発明の目的は、そのインピーダンス制
御回路の構成を複雑化させることなく、インピーダンス
制御信号の実質的なビット数を増やしうる出力回路を提
供することにある。この発明の他の目的は、ＡＳＩＣ等
の低コスト化を阻害することなく、出力インピーダンス
自動設定機能を有する出力回路のインピーダンス制御回
路の分解能を高め、そのインピーダンス設定精度を高め
ることにある。

【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ＡＳＩＣ等に搭載されインピ
ーダンス自動設定機能を有する出力回路に、ｍビットの
原インピーダンス制御信号を生成するインピーダンス制
御回路と、原インピーダンス制御信号の第ｍビットが論
理“０”とされるとき、その第１ないし第ｍ−１ビット
をインピーダンス制御信号の第１〜第ｍ−１ビットとし
て各出力バッファに伝達し、インピーダンス制御信号の
第ｍ及び第ｍ＋１ビットを論理“０”に固定するととも
に、原インピーダンス制御信号の第ｍビットが論理
“１”とされるときには、その第１ないし第ｍ−２ビッ
トをインピーダンス制御信号の第２ないし第ｍ−１ビッ
トとして伝達し、その第ｍ−１ビットの反転及び非反転
信号をインピーダンス制御信号の第ｍビット及び第ｍ＋
１としてそれぞれ伝達する制御信号切り換え回路を設け
る。

【００１１】また、原インピーダンス制御信号の第ｍビ
ットが論理“１”とされるとき、インピーダンス制御信
号の第１ビットを、インピーダンス微調整信号に従って
選択的にロウレベル又はハイレベルとする。

【００１２】上記した手段によれば、インピーダンス制
御回路の構成を複雑化させることなく、ｍビットの原イ
ンピーダンス制御信号をもとに実質ｍ＋１ビットのイン
ピーダンス制御信号を生成し、インピーダンス制御信号
の実質的なビット数を増やすことができるとともに、原
インピーダンス制御信号の論理値が大きな領域での各出
力バッファの出力インピーダンスの変化を大きくして、
出力回路の出力インピーダンス特性の変化を平均化する
ことができる。この結果、出力回路を搭載するＡＳＩＣ
等の低コスト化を阻害することなく、インピーダンス制
御回路の分解能を高め、そのインピーダンス設定精度を
高めることができる。

【００１３】また、原インピーダンス制御信号の第ｍビ
ットが論理“１”とされるときのインピーダンス制御信
号の第１ビットを、インピーダンス微調整信号に従って
選択的にロウレベル又はハイレベルとすることで、原イ
ンピーダンス制御信号の論理値が大きな領域での出力回
路の出力インピーダンス特性を全体的に少し高く又は低
くして、出力インピーダンス特性を微調整することがで
きる。

【００１４】

【発明の実施の形態】図１には、この発明が適用された
出力回路の一実施例のブロック図が示されている。同図
をもとに、まずこの実施例の出力回路の構成及び動作の
概要について説明する。なお、この実施例の出力回路
は、ＣＭＯＳ論理ゲートを基本素子とするＡＳＩＣに搭
載される。図１の各ブロックを構成する回路素子は、Ａ
ＳＩＣの図示されない他の回路素子とともに、公知のＣ
ＭＯＳ集積回路の製造技術により単結晶シリコンのよう
な１個の半導体基板面上に形成される。

【００１５】図１において、この実施例の出力回路は、
通常データの入出力に供されるｎ個の入出力バッファＩ
ＯＢ１〜ＩＯＢｎと、インピーダンス調整用の２個の入
出力バッファＩＯＢＨ及びＩＯＢＬと、インピーダンス
制御回路ＺＣＴＬならびに制御信号切り換え回路ＺＣＳ
Ｗとを備える。このうち、入出力バッファＩＯＢ１〜Ｉ
ＯＢｎの入出力端子は、対応するデータ入出力端子ＩＯ
１〜ＩＯｎにそれぞれ結合され、さらに所定の特性イン
ピーダンスを有する伝送線ＬＩＮＥを介して図示されな
い他の論理集積回路装置の対応するデータ入出力端子に
結合される。入出力バッファＩＯ１〜ＩＯｎには、ＡＳ
ＩＣの図示されないユーザ論理回路から対応する出力デ
ータＤＯ１〜ＤＯｎがそれぞれ供給されるとともに、出
力制御信号ＤＯＣが共通に供給される。また、後述する
制御信号切り換え回路ＺＣＳＷからそれぞれｍ＋１ビッ
トつまり５ビットのインピーダンス制御信号ＺＣＨ０〜
ＺＣＨ４ならびにＺＣＬ０〜ＺＣＬ４が共通に供給さ
れ、その出力信号たる入力データＤＩ１〜ＤＩｎは、上
記ユーザ論理回路に供給される。

【００１６】一方、インピーダンス調整用の入出力バッ
ファＩＯＢＨ及びＩＯＢＬの入出力端子は、入出力端子
ＩＯＨ又はＩＯＬにそれぞれ結合された後、上記伝送線
ＬＩＮＥの特性インピーダンスＺｏに相当する抵抗値の
終端抵抗Ｚｏを介して、接地電位ＶＳＳ又は出力電源電
圧ＶＴＴにそれぞれ結合される。また、これらのインピ
ーダンス調整用入出力バッファには、出力データＤＯＨ
又はＤＯＬとして電源電圧ＶＣＣのようなハイレベル
（以下、特に言明しない限り、ハイレベルとは電源電圧
ＶＣＣのような電位を指す）又は接地電位ＶＳＳのよう
なロウレベル（以下、特に言明しない限り、ロウレベル
とは接地電位ＶＳＳのような電位を指す）がそれぞれ固
定的に供給されるとともに、上記出力制御信号ＤＯＣが
共通に供給される。さらに、入出力バッファＩＯＢＨ及
びＩＯＢＬには、制御信号切り換え回路ＺＣＳＷから上
記インピーダンス制御信号ＺＣＨ０〜ＺＣＨ４ならびに
ＺＣＬ０〜ＺＣＬ４が共通に供給され、その出力信号と
なる入力データＤＩＨ及びＤＩＬは、インピーダンス制
御回路ＺＣＴＬに供給される。

【００１７】なお、この実施例において、ＡＳＩＣの主
たる動作電源となる電源電圧ＶＣＣは、特に制限されな
いが、＋５Ｖ（ボルト）のような正電位とされ、接地電
位ＶＳＳは０Ｖとされる。また、出力電源電圧ＶＴＴ
は、＋１．２Ｖとされ、このＡＳＩＣは、いわゆるＧＴ
Ｌレベルの外部インタフェースを有する。さらに、入出
力端子ＩＯ１〜ＩＯｎに結合される伝送線ＬＩＮＥは、
特に制限されないが、５０Ω（オーム）程度の特性イン
ピーダンスＺｏを持つものとされる。

【００１８】インピーダンス制御回路ＺＣＴＬには、さ
らにＡＳＩＣの図示されないユーザ論理回路から内部制
御信号ＣＲが供給される。また、制御信号切り換え回路
ＺＣＳＷには、インピーダンス制御回路ＺＣＴＬからｍ
ビットつまり４ビットの原インピーダンス制御信号ＳＣ
Ｈ０〜ＳＣＨ３ならびにＳＣＬ０〜ＳＣＬ３が供給され
るとともに、上記ユーザ論理回路からインピーダンス微
調整信号ＺＨ及びＺＬが供給される。制御信号切り換え
回路ＺＣＳＷの出力信号たるインピーダンス制御信号Ｚ
ＣＨ０〜ＺＣＨ４ならびにＺＣＬ０〜ＺＣＬ４は、前記
のように、インピーダンス調整用の入出力バッファＩＯ
ＢＨ及びＩＯＢＬならびにデータ入出力用の入出力バッ
ファＩＯＢ１〜ＩＯＢｎに共通に供給される。

【００１９】インピーダンス制御回路ＺＣＴＬは、ユー
ザ論理回路から供給される内部制御信号ＣＲの有効レベ
ルつまりハイレベルを受けて選択的に動作状態となり、
インピーダンス調整用入出力バッファＩＯＢＨ及びＩＯ
ＢＬとともに、原インピーダンス制御信号ＳＣＨ０〜Ｓ
ＣＨ３ならびにＳＣＬ０〜ＳＣＬ３の各ビットを伝送線
ＬＩＮＥの特性インピーダンスＺｏに対応した組み合わ
せで選択的に論理“０”のロウレベル（以下、特に言明
しない限り、論理“０”をロウレベルで表す場合が多
い）又は論理“１”のハイレベル（以下、特に言明しな
い限り、論理“１”はハイレベルで表す場合が多い）に
それぞれ設定する。

【００２０】すなわち、インピーダンス制御回路ＺＣＴ
Ｌは、まず原インピーダンス制御信号ＳＣＨ０〜ＳＣＨ
３ならびにＳＣＬ０〜ＳＣＬ３の全ビットを論理“０”
として、インピーダンス調整用入出力バッファＩＯＢＨ
及びＩＯＢＬに設けられる出力バッファの出力インピー
ダンスを最大値に設定する。このとき、その論理レベル
がインピーダンス調整用入出力端子ＩＯＨの電位を受け
て設定される入力データＤＩＨはロウレベルとされ、そ
の論理レベルが入出力端子ＩＯＬの電位を受けて設定さ
れる入力データＤＩＬはハイレベルとされる。

【００２１】次に、インピーダンス制御回路ＺＣＴＬ
は、インピーダンス調整用入出力バッファＩＯＢＨ又は
ＩＯＢＬから出力される入力データＤＩＨ又はＤＩＬの
論理レベルをモニタしながら、原インピーダンス制御信
号ＳＣＨ０〜ＳＣＨ３ならびにＳＣＬ０〜ＳＣＬ３の１
０進論理値を次第に大きくする。そして、入力データＤ
ＩＨの論理レベルがハイレベルからロウレベルに変化
し、あるいは入力データＤＩＬの論理レベルがロウレベ
ルからハイレベルに変化した時点で、入出力バッファＩ
ＯＢＨ又はＩＯＢＬの出力インピーダンスが伝送線ＬＩ
ＮＥの特性インピーダンスＺｏとほぼ整合したものと判
定し、その時点の原インピーダンス制御信号ＳＣＨ０〜
ＳＣＨ３あるいはＳＣＬ０〜ＳＣＬ３を保持する。

【００２２】一方、制御信号切り換え回路ＺＣＳＷは、
インピーダンス制御回路ＺＣＴＬから出力される４ビッ
トの原インピーダンス制御信号ＳＣＨ０〜ＳＣＨ３なら
びにＳＣＬ０〜ＳＣＬ３と、ユーザ論理回路から供給さ
れるインピーダンス微調整信号ＺＨ及びＺＬとをもとに
５ビットのインピーダンス制御信号ＺＣＨ０〜ＺＣＨ４
ならびにＺＣＬ０〜ＺＣＬ４を生成し、インピーダンス
調整用の入出力バッファＩＯＢＨ及びＩＯＢＬならびに
データ入出力用の入出力バッファＩＯＢ１〜ＩＯＢｎに
供給する。なお、制御信号切り換え回路ＺＣＳＷの具体
的構成と、そのインピーダンス制御信号ＺＣＨ０〜ＺＣ
Ｈ４ならびにＺＣＬ０〜ＺＣＬ４の生成論理等について
は、後で詳細に説明する。

【００２３】データ入出力用の入出力バッファＩＯＢ１
〜ＩＯＢｎは、前段のユーザ論理回路から供給される出
力制御信号ＤＯＣのハイレベルを受けて選択的に動作状
態となり、同じくユーザ論理回路から供給される出力デ
ータＤＯ１〜ＤＯｎを所定のレベルに変換した後、対応
するデータ入出力端子ＩＯ１〜ＩＯｎから伝送線ＬＩＮ
Ｅに出力する。また、図示されない他の論理集積回路装
置の出力バッファから伝送線ＬＩＮＥを介して入力され
る入力データを所定の内部論理レベルに変換した後、入
力データＤＩ１〜ＤＩｎとしてユーザ論理回路に伝達す
る。

【００２４】言うまでもなく、入出力バッファＩＯＢ１
〜ＩＯＢｎの出力バッファの出力インピーダンスは、イ
ンピーダンス制御回路ＺＣＴＬから制御信号切り換え回
路ＺＣＳＷを介して供給されるインピーダンス制御信号
ＺＣＨ０〜ＺＣＨ４ならびにＺＣＬ０〜ＺＣＬ４に従っ
て制御され、伝送線ＬＩＮＥの特性インピーダンスＺｏ
と整合される。なお、入出力バッファＩＯＢ１〜ＩＯＢ
ｎの具体的構成及びそのインピーダンス整合方法等につ
いては、後で詳細に説明する。

【００２５】図２には、図１の出力回路に含まれる制御
信号切り換え回路ＺＣＳＷの一実施例の回路図が示さ
れ、図３には、図１の出力回路に含まれる入出力バッフ
ァＩＯＢ１の一実施例の回路図が示されている。また、
図４及び図５には、図１の出力回路のハイレベル出力側
回路及びロウレベル出力側回路の一実施例の真理値図が
それぞれ示され、図６及び図７には、その一実施例の出
力インピーダンス特性図がそれぞれ示されている。これ
らの図をもとに、この実施例の出力回路に含まれる制御
信号切り換え回路ＺＣＳＷ及び入出力バッファＩＯＢ１
の具体的構成，動作，出力インピーダンス特性ならびに
その特徴について説明する。

【００２６】なお、図２及び図３において、そのチャネ
ル（バックゲート）部に矢印が付されるＭＯＳＦＥＴは
Ｐチャンネル型であって、矢印の付されないＮチャンネ
ルＭＯＳＦＥＴと区別して示される。また、図３ならび
にこれに関する以下の記述では、入出力バッファＩＯＢ
１をもって入出力バッファＩＯＢ２〜ＩＯＢｎを説明す
る。さらに、図６及び図７では、インピーダンス微調整
信号ＺＨ又はＺＬがロウレベル（Ｌ）又はハイレベル
（Ｈ）とされる場合の入出力バッファＩＯＢ１のハイレ
ベル出力側回路及びロウレベル出力側回路の出力インピ
ーダンス特性がそれぞれ実線で示され、本願発明者等が
この発明に先立って開発した従来のＡＳＩＣの入出力バ
ッファのハイレベル出力側回路側及びロウレベル出力側
回路の出力インピーダンス特性がそれぞれ点線で示され
ている。

【００２７】まず、図２において、出力回路の制御信号
切り換え回路ＺＣＳＷは、特に制限されないが、１０個
のトランスファゲートＧＨ０１〜ＧＨ４２つまりＧＨ０
１及びＧＨ０２，ＧＨ１１及びＧＨ１２，ＧＨ２１及び
ＧＨ２２，ＧＨ３１及びＧＨ３２ならびにＧＨ４１及び
ＧＨ４２と、２個のインバータＶ１及びＶ２とからなる
ハイレベル出力側回路と、同じく１０個のトランスファ
ゲートＧＬ０１〜ＧＬ４２つまりＧＬ０１及びＧＬ０
２，ＧＬ１１及びＧＬ１２，ＧＬ２１及びＧＬ２２，Ｇ
Ｌ３１及びＧＬ３２ならびにＧＬ４１及びＧＬ４２と、
２個のインバータＶ３及びＶ４とからなるロウレベル出
力側回路とを含む。

【００２８】制御信号切り換え回路ＺＣＳＷのハイレベ
ル出力側回路を構成するトランスファゲートＧＨ０１及
びＧＨ１２の左側端子には、インピーダンス制御回路Ｚ
ＣＴＬから原インピーダンス制御信号の第１ビットつま
りＳＣＨ０が供給され、トランスファゲートＧＨ１１及
びＧＨ２２の左側端子には、その第２ビットつまりＳＣ
Ｈ１が供給される。また、トランスファゲートＧＨ２１
及びＧＨ４２の左側端子には、原インピーダンス制御信
号の第３ビットつまりＳＣＨ２が供給され、トランスフ
ァゲートＧＨ３２の左側端子には、そのインバータＶ１
による反転信号が供給される。トランスファゲートＧＨ
０２の左側端子には、ユーザ論理回路からインピーダン
ス微調整信号ＺＨが供給され、トランスファゲートＧＨ
３１及びＧＨ４１の左側端子には、接地電位ＶＳＳが供
給される。

【００２９】一方、制御信号切り換え回路ＺＣＳＷのハ
イレベル出力側回路を構成するトランスファゲートＧＨ
０１の右側端子は、トランスファゲートＧＨ０２の右側
端子に共通結合され、その電位は、インピーダンス制御
信号の第１ビットつまりＺＣＨ０となる。また、トラン
スファゲートＧＨ１１及びＧＨ２１の右側端子は、トラ
ンスファゲートＧＨ１２及びＧＨ２２の右側端子にそれ
ぞれ共通結合され、その電位は、それぞれインピーダン
ス制御信号の第２及び第３ビットつまりＺＣＨ１及びＺ
ＣＨ２となる。さらに、トランスファゲートＧＨ３１及
びＧＨ４１の右側端子は、トランスファゲートＧＨ３２
及びＧＨ４２の右側端子にそれぞれ共通結合され、その
電位は、それぞれインピーダンス制御信号の第４及び第
５ビットつまりＺＣＨ３及びＺＣＨ４となる。インピー
ダンス制御信号ＺＣＨ０〜ＺＣＨ４は、前述のように、
インピーダンス調整用入出力バッファＩＯＢＨならびに
データ入出力用入出力バッファＩＯＢ１〜ＩＯＢｎに供
給される。

【００３０】制御信号切り換え回路ＺＣＳＷのハイレベ
ル出力側回路のトランスファゲートＧＨ０１，ＧＨ１
１，ＧＨ２１，ＧＨ３１ならびにＧＨ４１を構成するＰ
チャンネルＭＯＳＦＥＴと、トランスファゲートＧＨ０
２，ＧＨ１２，ＧＨ２２，ＧＨ３２ならびにＧＨ４２を
構成するＮチャンネルＭＯＳＦＥＴのゲートには、原イ
ンピーダンス制御信号の第４ビットつまりＳＣＨ３が共
通に供給され、トランスファゲートＧＨ０１，ＧＨ１
１，ＧＨ２１，ＧＨ３１ならびにＧＨ４１を構成するＮ
チャンネルＭＯＳＦＥＴと、トランスファゲートＧＨ０
２，ＧＨ１２，ＧＨ２２，ＧＨ３２ならびにＧＨ４２を
構成するＰチャンネルＭＯＳＦＥＴのゲートには、その
インバータＶ２による反転信号が共通に供給される。

【００３１】原インピーダンス制御信号の第ｍビットつ
まりＳＣＨ３が論理“０”つまりロウレベルとされると
き、制御信号切り換え回路ＺＣＳＷのハイレベル出力側
回路では、トランスファゲートＧＨ０１，ＧＨ１１，Ｇ
Ｈ２１，ＧＨ３１ならびにＧＨ４１がオン状態とされ、
トランスファゲートＧＨ０２，ＧＨ１２，ＧＨ２２，Ｇ
Ｈ３２ならびにＧＨ４２はオフ状態とされる。このた
め、図４の第１段〜第８段に示されるように、インピー
ダンス制御信号の第１ないし第３ビットつまりＺＣＨ０
〜ＺＣＨ２には、原インピーダンス制御信号の第１ない
し第３ビットつまりＳＣＨ０〜ＳＣＨ２のロウレベル
（Ｌ）又はハイレベル（Ｈ）がそのまま伝達されるが、
インピーダンス制御信号の第４及び第５ビットつまりＺ
ＣＨ３及びＺＣＨ４には、ともに接地電位ＶＳＳのロウ
レベルが伝達される。

【００３２】一方、原インピーダンス制御信号の第ｍビ
ットつまりＳＣＨ３が論理“１”つまりハイレベルとさ
れるとき、制御信号切り換え回路ＺＣＳＷのハイレベル
出力側回路では、トランスファゲートＧＨ０１，ＧＨ１
１，ＧＨ２１，ＧＨ３１ならびにＧＨ４１がオフ状態と
され、代わってトランスファゲートＧＨ０２，ＧＨ１
２，ＧＨ２２，ＧＨ３２ならびにＧＨ４２がオン状態と
される。このため、図４の第９段〜第１６段ならびに第
１７段〜第２４段に示されるように、インピーダンス制
御信号の第１ビットつまりＺＣＨ０には、ユーザ論理回
路から供給されるインピーダンス微調整信号ＺＨがその
まま伝達される。また、インピーダンス制御信号の第
２，第３ならびに第５ビットつまりＺＣＨ１，ＺＣＨ２
ならびにＺＣＨ４には、原インピーダンス制御信号の第
１，第２ならびに第３ビットつまりＳＣＨ０，ＳＣＨ１
ならびにＳＣＨ２がそのまま伝達され、インピーダンス
制御信号の第４ビットつまりＺＣＨ３には、原インピー
ダンス制御信号の第３ビットつＳＣＨ２のインバータＶ
１による反転信号が伝達される。

【００３３】同様に、制御信号切り換え回路ＺＣＳＷの
ロウレベル出力側回路を構成するトランスファゲートＧ
Ｌ０１及びＧＬ１２の左側端子には、インピーダンス制
御回路ＺＣＴＬから原インピーダンス制御信号の第１ビ
ットつまりＳＣＬ０が供給され、トランスファゲートＧ
Ｌ１１及びＧＬ２２の左側端子には、その第２ビットつ
まりＳＣＬ１が供給される。また、トランスファゲート
ＧＬ２１及びＧＬ４２の左側端子には、原インピーダン
ス制御信号の第３ビットつまりＳＣＬ２が供給され、ト
ランスファゲートＧＬ３２の左側端子には、そのインバ
ータＶ３による反転信号が供給される。トランスファゲ
ートＧＬ０２の左側端子には、ユーザ論理回路からイン
ピーダンス微調整信号ＺＬが供給され、トランスファゲ
ートＧＬ３１及びＧＬ４１の左側端子には、接地電位Ｖ
ＳＳが供給される。

【００３４】一方、制御信号切り換え回路ＺＣＳＷのロ
ウレベル出力側回路を構成するトランスファゲートＧＬ
０１の右側端子は、トランスファゲートＧＬ０２の右側
端子に共通結合され、その電位は、インピーダンス制御
信号の第１ビットつまりＺＣＬ０となる。また、トラン
スファゲートＧＬ１１及びＧＬ２１の右側端子は、トラ
ンスファゲートＧＬ１２及びＧＬ２２の右側端子にそれ
ぞれ共通結合され、その電位は、それぞれインピーダン
ス制御信号の第２及び第３ビットつまりＺＣＬ１及びＺ
ＣＬ２となる。さらに、トランスファゲートＧＬ３１及
びＧＬ４１の右側端子は、トランスファゲートＧＬ３２
及びＧＬ４２の右側端子にそれぞれ共通結合され、その
電位は、それぞれインピーダンス制御信号の第４及び第
５ビットつまりＺＣＬ３及びＺＣＬ４となる。インピー
ダンス制御信号ＺＣＬ０〜ＺＣＬ４は、前述のように、
インピーダンス調整用入出力バッファＩＯＢＬならびに
データ入出力用入出力バッファＩＯＢ１〜ＩＯＢｎに供
給される。

【００３５】制御信号切り換え回路ＺＣＳＷのロウレベ
ル出力側回路のトランスファゲートＧＬ０１，ＧＬ１
１，ＧＬ２１，ＧＬ３１ならびにＧＬ４１を構成するＰ
チャンネルＭＯＳＦＥＴと、トランスファゲートＧＬ０
２，ＧＬ１２，ＧＬ２２，ＧＬ３２ならびにＧＬ４２を
構成するＮチャンネルＭＯＳＦＥＴのゲートには、原イ
ンピーダンス制御信号の第４ビットつまりＳＣＬ３が共
通に供給され、トランスファゲートＧＬ０１，ＧＬ１
１，ＧＬ２１，ＧＬ３１ならびにＧＬ４１を構成するＮ
チャンネルＭＯＳＦＥＴと、トランスファゲートＧＬ０
２，ＧＬ１２，ＧＬ２２，ＧＬ３２ならびにＧＬ４２を
構成するＰチャンネルＭＯＳＦＥＴのゲートには、その
インバータＶ４による反転信号が共通に供給される。

【００３６】原インピーダンス制御信号の第ｍビットつ
まりＳＣＬ３が論理“０”つまりロウレベルとされると
き、制御信号切り換え回路ＺＣＳＷのロウレベル出力側
回路では、トランスファゲートＧＬ０１，ＧＬ１１，Ｇ
Ｌ２１，ＧＬ３１ならびにＧＬ４１がオン状態とされ、
トランスファゲートＧＬ０２，ＧＬ１２，ＧＬ２２，Ｇ
Ｌ３２ならびにＧＬ４２はオフ状態とされる。このた
め、図５の第１段〜第８段に示されるように、インピー
ダンス制御信号の第１ないし第３ビットつまりＺＣＬ０
〜ＺＣＬ２には、原インピーダンス制御信号の第１ない
し第３ビットつまりＳＣＬ０〜ＳＣＬ２のロウレベル又
はハイレベルがそのまま伝達されるが、インピーダンス
制御信号の第４及び第５ビットつまりＺＣＬ３及びＺＣ
Ｌ４には、ともに接地電位ＶＳＳのロウレベルが伝達さ
れる。

【００３７】一方、原インピーダンス制御信号の第ｍビ
ットつまりＳＣＬ３が論理“１”つまりハイレベルとさ
れるとき、制御信号切り換え回路ＺＣＳＷのロウレベル
出力側回路では、トランスファゲートＧＬ０１，ＧＬ１
１，ＧＬ２１，ＧＬ３１ならびにＧＬ４１がオフ状態と
され、代わってトランスファゲートＧＬ０２，ＧＬ１
２，ＧＬ２２，ＧＬ３２ならびにＧＬ４２がオン状態と
される。このため、図５の第９段〜第１６段ならびに第
１７段〜第２４段に示されるように、インピーダンス制
御信号の第１ビットつまりＺＣＬ０には、ユーザ論理回
路から供給されるインピーダンス微調整信号ＺＬがその
まま伝達される。また、インピーダンス制御信号の第
２，第３ならびに第５ビットつまりＺＣＬ１，ＺＣＬ２
ならびにＺＣＬ４には、原インピーダンス制御信号の第
１，第２ならびに第３ビットつまりＳＣＬ０，ＳＣＬ１
ならびにＳＣＬ２がそのまま伝達され、インピーダンス
制御信号の第４ビットつまりＺＣＬ３には、原インピー
ダンス制御信号の第３ビットつＳＣＬ２のインバータＶ
３による反転信号が伝達される。

【００３８】次に、出力回路の入出力バッファＩＯＢ１
〜ＩＯＢｎは、図３の入出力バッファＩＯＢ１に代表し
て示されるように、並列形態に設けられそのドレインが
出力電源電圧ＶＴＴに共通結合されるＮチャンネル型の
ｍ＋１個つまり５個の出力ＭＯＳＦＥＴＮＨ０〜ＮＨ４
（第１の出力ＭＯＳＦＥＴ）ならびに１個の出力ＭＯＳ
ＦＥＴＮＨＰ（第２の出力ＭＯＳＦＥＴ）と、同様に並
列形態に設けられそのソースが接地電位ＶＳＳに共通結
合されるＮチャンネル型のｍ＋１個つまり５個の出力Ｍ
ＯＳＦＥＴＮＬ０〜ＮＬ４（第１の出力ＭＯＳＦＥＴ）
ならびに１個の出力ＭＯＳＦＥＴＮＬＰ（第２の出力Ｍ
ＯＳＦＥＴ）とを含む。出力ＭＯＳＦＥＴＮＨ０〜ＮＨ
４ならびにＮＨＰの共通結合されたソースは、Ｎチャン
ネル型の出力ＭＯＳＦＥＴＮＨ（第３の出力ＭＯＳＦＥ
Ｔ）を介してデータ出力端子ＩＯ１に結合され、出力Ｍ
ＯＳＦＥＴＮＬ０〜ＮＬ４ならびにＮＬＰの共通結合さ
れたドレインは、やはりＮチャンネル型の出力ＭＯＳＦ
ＥＴＮＬ（第３の出力ＭＯＳＦＥＴ）を介して上記デー
タ出力端子ＩＯ１に結合される。

【００３９】入出力バッファＩＯＢ１のハイレベル出力
側回路を構成する出力ＭＯＳＦＥＴＮＨ０〜ＮＨ４のゲ
ートには、制御信号切り換え回路ＺＣＳＷから対応する
インピーダンス制御信号ＺＣＨ０〜ＺＣＨ４がそれぞれ
供給され、出力ＭＯＳＦＥＴＮＨＰのゲートは、電源電
圧ＶＣＣに結合される。また、出力ＭＯＳＦＥＴＮＨの
ゲートは、インバータＶ６の出力端子に結合され、この
インバータＶ６の入力端子は、ナンド（ＮＡＮＤ）ゲー
トＮＡ１の出力端子に結合される。ナンドゲートＮＡ１
の一方の入力端子には、出力制御信号ＤＯＣが供給さ
れ、その他方の入力端子には、対応する出力データＤＯ
１が供給される。

【００４０】これにより、出力ＭＯＳＦＥＴＮＨ０〜Ｎ
Ｈ４は、対応するインピーダンス制御信号ＺＣＨ０〜Ｚ
ＣＨ４の有効レベルつまりハイレベルを受けて選択的に
オン状態となり、出力ＭＯＳＦＥＴＮＨＰは、定常的に
オン状態とされる。また、出力ＭＯＳＦＥＴＮＨは、出
力制御信号ＤＯＣがハイレベルとされかつ対応する出力
データＤＯ１がともにハイレベルとされるとき選択的に
オン状態となり、データ入出力端子ＩＯ１における出力
信号を所定のハイレベルとする。

【００４１】この実施例において、入出力バッファＩＯ
Ｂ１のハイレベル出力側回路を構成する出力ＭＯＳＦＥ
ＴＮＨ０，ＮＨ１，ＮＨ２，ＮＨ３ならびにＮＨ４は、
所定の基本ゲート幅Ｗｇに対してそれぞれ２の０乗（×
１）倍つまりＷｇ，２の１乗（×２）倍つまり２Ｗｇ，
２の２乗（×４）倍つまり４Ｗｇ，２の３乗（×８）倍
つまり８Ｗｇならびに２の４乗（×１６）倍つまり１６
Ｗｇなるゲート幅を持つべく設計される。また、出力Ｍ
ＯＳＦＥＴＮＨＰは、インピーダンス制御信号ＺＣＨ０
〜ＺＣＨ４が全ビットロウレベルとされ、出力ＭＯＳＦ
ＥＴＮＨ０〜ＮＨ４がすべてオフ状態とされる場合のハ
イレベル出力側回路の出力インピーダンスを設定すべく
所定のゲート幅とされ、出力ＭＯＳＦＥＴＮＨは、出力
インピーダンス特性に所望の傾斜を与えるべく所定のゲ
ート幅とされる。

【００４２】一方、インピーダンス制御信号ＺＣＨ０〜
ＺＣＨ４は、図４で示したように、原インピーダンス制
御信号の第４ビットつまりＳＣＨ３がロウレベルとされ
るとき、その第１ないし第３ビットつまりＺＣＨ０〜Ｚ
ＣＨ２が、原インピーダンス制御信号の第１ないし第３
ビットつまりＳＣＨ０〜ＳＣＨ２に従って形成され、そ
の第４及び第５ビットつまりＺＣＨ３及びＺＣＨ５は、
ともにロウレベルに固定される。また、原インピーダン
ス制御信号ＳＣＨ３がハイレベルとされるときには、そ
の第１ビットつまりＺＣＨ０が、インピーダンス微調整
信号ＺＨに従って形成され、その第２，第３ならびに第
５ビットつまりＺＣＨ１，ＺＣＨ２ならびにＺＣＨ４
が、原インピーダンス制御信号の第１ないし第３ビット
つまりＳＣＨ０〜ＳＣＨ２に従って形成され、その第４
ビットつまりＺＣＨ３は、原インピーダンス制御信号の
第３ビットつまりＳＣＨ２の反転信号とされる。

【００４３】これらのことから、入出力バッファＩＯＢ
１のハイレベル出力側回路を構成する出力ＭＯＳＦＥＴ
ＮＨ０〜ＮＨ４が選択的にオン状態とされることで出力
ＭＯＳＦＥＴＮＨＰのゲート幅に追加されるゲート幅
は、図４の右端に示されるように、原インピーダンス制
御信号の第４ビットつまりＳＣＨ３がロウレベルとされ
るときには、原インピーダンス制御信号ＳＣＨ０〜ＳＣ
Ｈ３の１０進論理値０ないし７に対応して順次０ないし
７Ｗｇとされる。

【００４４】また、原インピーダンス制御信号ＳＣＨ３
がハイレベルとされかつインピーダンス微調整信号ＺＨ
がロウレベルとされるときは、原インピーダンス制御信
号ＳＣＨ０〜ＳＣＨ３の１０進論理値８ないし１５に対
応して２倍のステップで、それぞれ８Ｗｇ，１０Ｗｇ，
１２Ｗｇ，１４Ｗｇ，１６Ｗｇ，１８Ｗｇ，２０Ｗｇな
らびに２２Ｗｇとされ、原インピーダンス制御信号ＳＣ
Ｈ３及びインピーダンス微調整信号ＺＨがともにハイレ
ベルとされるときには、原インピーダンス制御信号ＳＣ
Ｈ０〜ＳＣＨ３の１０進論理値８ないし１５に対応して
２倍のステップで、それぞれ９Ｗｇ，１１Ｗｇ，１３Ｗ
ｇ，１５Ｗｇ，１７Ｗｇ，１９Ｗｇ，２１Ｗｇならびに
２３Ｗｇとされる。

【００４５】周知のように、並列結合された出力ＭＯＳ
ＦＥＴＮＨ０〜ＮＨ４の総インピーダンスつまりオン抵
抗Ｚｓは、その総ゲート幅Ｗｓに対して、 Ｚｓ＝Ｋ／Ｗｓ なる反比例関係にある。したがって、出力ＭＯＳＦＥＴ
ＮＨ及びＮＨＰを含む出力バッファＯＢのハイレベル出
力側回路の出力インピーダンスは、図６に実線で示され
るように、原インピーダンス制御信号の論理値が０ない
し８の間は、点線で示される従来つまり図８の場合と同
じ形態で推移するが、論理値が９を超えるとその変化の
ステップが２倍となり、その傾きが急になって上記論理
値が０ないし８の間の傾斜に近づく。また、インピーダ
ンス微調整信号ＺＨがハイレベルとされる場合の出力イ
ンピーダンスは、原インピーダンス制御信号の論理値が
８を超えるとその変化ステップが２倍となり、インピー
ダンス微調整信号ＺＨがロウレベルとされる場合に比較
してやや全体的に低くなる。

【００４６】同様に、入出力バッファＩＯＢ１のロウレ
ベル出力側回路を構成する出力ＭＯＳＦＥＴＮＬ０〜Ｎ
Ｌ４のゲートには、制御信号切り換え回路ＺＣＳＷから
対応するインピーダンス制御信号ＺＣＬ０〜ＺＣＬ４が
供給され、出力ＭＯＳＦＥＴＮＬＰのゲートは、電源電
圧ＶＣＣに結合される。また、出力ＭＯＳＦＥＴＮＬの
ゲートは、インバータＶ７の出力端子に結合され、この
インバータＶ７の入力端子は、ナンドゲートＮＡ２の出
力端子に結合される。ナンドゲートＮＡ２の一方の入力
端子には、出力制御信号ＤＯＣが供給され、その他方の
入力端子には、出力データＤＯ１のインバータＶ５によ
る反転信号が供給される。

【００４７】これにより、出力ＭＯＳＦＥＴＮＬ０〜Ｎ
Ｌ４は、対応するインピーダンス制御信号ＺＣＬ０〜Ｚ
ＣＬ４のハイレベルを受けてそれぞれ選択的にオン状態
となり、出力ＭＯＳＦＥＴＮＬＰは、定常的にオン状態
とされる。また、出力ＭＯＳＦＥＴＮＬは、出力制御信
号ＤＯＣがハイレベルとされかつ対応する出力データＤ
Ｏ１が論理“０”つまりロウレベルとされるとき選択的
にオン状態となり、データ入出力端子ＩＯ１における出
力信号を所定のロウレベルとする。

【００４８】この実施例において、入出力バッファＩＯ
Ｂ１のロウレベル出力側回路を構成する出力ＭＯＳＦＥ
ＴＮＬ０，ＮＬ１，ＮＬ２，ＮＬ３ならびにＮＬ４は、
所定の基本ゲート幅Ｗｇ’に対して２の０乗（×１）倍
つまりＷｇ’，２の１乗（×２）倍つまり２Ｗｇ’，２
の２乗（×４）倍つまり４Ｗｇ’，２の３乗（×８）倍
つまり８Ｗｇ’ならびに２の４乗（×１６）倍つまり１
６Ｗｇ’なるゲート幅を持つべく設計される。また、出
力ＭＯＳＦＥＴＮＬＰは、インピーダンス制御信号ＺＣ
Ｌ０〜ＺＣＬ４が全ビットロウレベルとされ、出力ＭＯ
ＳＦＥＴＮＬ０〜ＮＬ４がすべてオフ状態とされる場合
の出力インピーダンスを設定すべく所定のゲート幅とさ
れ、出力ＭＯＳＦＥＴＮＬは、ロウレベル出力側回路の
出力インピーダンス特性に所望の傾斜を与えるべく所定
のゲート幅とされる。

【００４９】一方、インピーダンス制御信号ＺＣＬ０〜
ＺＣＬ４は、図５で示したように、原インピーダンス制
御信号の第４ビットつまりＳＣＬ３がロウレベルとされ
るとき、その第１ないし第３ビットつまりＺＣＬ０〜Ｚ
ＣＬ２が、原インピーダンス制御信号の第１ないし第３
ビットつまりＳＣＬ０〜ＳＣＬ２に従って形成され、そ
の第４及び第５ビットつまりＺＣＬ３及びＺＣＬ５は、
ともにロウレベルに固定される。また、原インピーダン
ス制御信号ＳＣＬ３がハイレベルとされるときには、そ
の第１ビットつまりＺＣＬ０が、インピーダンス微調整
信号ＺＬに従って形成され、その第２，第３ならびに第
５ビットつまりＺＣＬ１，ＺＣＬ２ならびにＺＣＬ４
が、原インピーダンス制御信号の第１ないし第３ビット
つまりＳＣＬ０〜ＳＣＬ２に従って形成され、その第４
ビットつまりＺＣＬ３は、原インピーダンス制御信号の
第３ビットつまりＳＣＬ２の反転信号とされる。

【００５０】これらのことから、入出力バッファＩＯＢ
１のロウレベル出力側回路を構成する出力ＭＯＳＦＥＴ
ＮＬ０〜ＮＬ４が選択的にオン状態とされることで出力
ＭＯＳＦＥＴＮＬＰのゲート幅に追加されるゲート幅
は、図５の右端に示されるように、原インピーダンス制
御信号の第４ビットつまりＳＣＬ３がロウレベルとされ
るときには、原インピーダンス制御信号ＳＣＬ０〜ＳＣ
Ｌ３の１０進論理値０ないし７に対応して順次０ないし
７Ｗｇ’とされる。

【００５１】また、原インピーダンス制御信号ＳＣＬ３
がハイレベルとされかつインピーダンス微調整信号ＺＬ
がロウレベルとされるときは、原インピーダンス制御信
号ＳＣＬ０〜ＳＣＬ３の１０進論理値８ないし１５に対
応して２倍のステップで、それぞれ８Ｗｇ’，１０Ｗ
ｇ’，１２Ｗｇ’，１４Ｗｇ’，１６Ｗｇ’，１８Ｗ
ｇ’，２０Ｗｇ’ならびに２２Ｗｇ’とされ、原インピ
ーダンス制御信号ＳＣＬ３及びインピーダンス微調整信
号ＺＬがともにハイレベルとされるときには、原インピ
ーダンス制御信号ＳＣＬ０〜ＳＣＬ３の１０進論理値８
ないし１５に対応して２倍のステップで、９Ｗｇ’，１
１Ｗｇ’，１３Ｗｇ’，１５Ｗｇ’，１７Ｗｇ’，１９
Ｗｇ’，２１Ｗｇ’ならびに２３Ｗｇ’とされる。

【００５２】したがって、入出力バッファＩＯＢ１のハ
イレベル出力側回路のインピーダンス微調整信号ＺＬが
ロウレベルとされる場合の出力インピーダンスは、図７
に実線で示されるように、原インピーダンス制御信号の
論理値が０ないし８の間は、点線で示される図８示した
回路の場合と同じ形態で推移するが、論理値が９を超え
るとその変化のステップが２倍となり、その傾きは上記
論理値が０ないし８の間の傾斜に近づく。また、インピ
ーダンス微調整信号ＺＬがハイレベルＬとされる場合の
出力インピーダンスは、原インピーダンス制御信号の論
理値が８を超えた時点でその変化ステップが２倍とな
り、インピーダンス微調整信号ＺＬがロウレベルとされ
る場合に比較してやや全体的に低くなる。

【００５３】以上のように、この実施例の出力回路で
は、インピーダンス制御回路ＺＣＴＬから出力されるｍ
つまり４ビットの原インピーダンス制御信号ＳＣＨ０〜
ＳＣＨ３ならびにＳＣＬ０〜ＳＣＬ３と、インピーダン
ス微調整信号ＺＨ及びＺＬとをもとに、ｍ＋１ビットつ
まり５ビットのインピーダンス制御信号ＺＣＨ０〜ＺＣ
Ｈ４ならびにＺＣＬ０〜ＺＣＬ４が生成されるととも
に、インピーダンス制御信号ＺＣＨ０〜ＺＣＨ４ならび
にＺＣＬ０〜ＺＣＬ４の組み合わせが、入出力バッファ
ＩＯＢ１〜ＩＯＢｎを構成するハイレベル出力側回路及
びロウレベル出力側回路の原インピーダンス制御信号Ｓ
ＣＨ０〜ＳＣＨ３ならびにＳＣＬ０〜ＳＣＬ３の論理値
が８又は９を超える領域での出力インピーダンス特性
が、図８の回路に比較して２倍のステップとなるべく設
定される。

【００５４】これにより、図８に示した出力回路では、
原インピーダンス制御信号ＳＣＨ０〜ＳＣＨ３ならびに
ＳＣＬ０〜ＳＣＬ３の論理値が比較的大きな領域での傾
斜が急速に小さくなっていた出力回路の出力インピーダ
ンス特性は、該領域でもその傾斜が大きくなって平均化
され、滑らかなものとなる。この結果、相応して出力イ
ンピーダンス特性の全体的な傾斜をなだらかにすること
ができ、これによってＡＳＩＣ等に搭載される出力回路
のインピーダンス制御回路ＺＣＴＬの構成を複雑化する
ことなく、インピーダンス制御回路ＺＣＴＬの分解能を
高め、そのインピーダンス設定精度を高めることができ
るものである。

【００５５】なお、出力回路の出力インピーダンス特性
は、前述のように、インピーダンス微調整信号ＺＨ又は
ＺＬがロウレベル又はハイレベルとされることで全体的
に少し上昇し、又は低下する。したがって、これらのイ
ンピーダンス微調整信号ＺＨ又はＺＬを外部から意図的
にロウレベル又はハイレベルに設定することで、出力回
路の出力インピーダンス特性の微調整を実現することが
できる。

【００５６】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）ＡＳＩＣ等に搭載されインピーダンス自動設定機
能を有する出力回路に、ｍビットの原インピーダンス制
御信号を生成するインピーダンス制御回路と、原インピ
ーダンス制御信号の第ｍビットが論理“０”とされると
き、その第１ないし第ｍ−１ビットを各出力バッファに
対するインピーダンス制御信号の第１〜第ｍ−１ビット
として伝達し、インピーダンス制御信号の第ｍ及び第ｍ
＋１ビットを論理“０”に固定するとともに、原インピ
ーダンス制御信号の第ｍビットが論理“１”とされると
きには、その第１ないし第ｍ−２ビットをインピーダン
ス制御信号の第２ないし第ｍ−１ビットとして伝達し、
その第ｍ−１ビットの反転及び非反転信号をインピーダ
ンス制御信号の第ｍビット及び第ｍ＋１としてそれぞれ
伝達する制御信号切り換え回路を設けることで、ｍビッ
トの原インピーダンス制御信号をもとに、実質ｍ＋１ビ
ットのインピーダンス制御信号を生成し、出力バッファ
に供給することができるという効果が得られる。

【００５７】（２）上記（１）項により、出力回路のイ
ンピーダンス制御回路の構成を複雑化させることなく、
出力バッファに供給されるインピーダンス制御信号の実
質的なビット数を増やすことができるという効果が得ら
れる。 （３）上記（１）項及び（２）項により、原インピーダ
ンス制御信号の論理値が大きな領域での出力インピーダ
ンスの変化を大きくして、出力回路の出力インピーダン
ス特性の傾きを平均化することができるという効果が得
られる。

【００５８】（４）上記（１）項ないし（３）項におい
て、原インピーダンス制御信号の第ｍビットが論理
“１”とされるときのインピーダンス制御信号の第１ビ
ットを、インピーダンス微調整信号に従って選択的にロ
ウレベル又はハイレベルとすることで、原インピーダン
ス制御信号の論理値が大きな領域での出力回路の出力イ
ンピーダンス特性を全体的に少し高く又は低くして、出
力回路の出力インピーダンス特性を微調整することがで
きるという効果が得られる。

【００５９】（５）上記（１）項ないし（４）項によ
り、ＡＳＩＣ等の低コスト化を阻害することなく、出力
回路のインピーダンス制御回路の分解能を高め、そのイ
ンピーダンス設定精度を高めることができるという効果
が得られる。

【００６０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、インピーダンス制御信号ＺＣＨ０〜
ＺＣＨ４ならびにＺＣＬ０〜ＺＣＬ４の信号配線のレイ
アウト所要面積が問題となる場合、制御信号切り換え回
路ＺＣＳＷを入出力バッファＩＯＢＨ及びＩＯＢＬなら
びにＩＯＢ１〜ＩＯＢｎあるいはその所定数個に対応し
て設け、４ビットの原インピーダンス制御信号ＳＣＨ０
〜ＳＣＨ３ならびにＳＣＬ０〜ＳＣＬ３をそのまま各入
出力バッファに供給するようにしてもよい。また、イン
ピーダンス制御回路ＺＣＴＬによるインピーダンス制御
信号の生成方法は、この実施例による制約を受けない
し、インピーダンス微調整信号ＺＨ及びＺＬは、ＡＳＩ
Ｃの内部でハイレベル又はロウレベルに固定してもよ
い。入出力バッファＩＯＢ１〜ＩＯＢｎは、入力バッフ
ァ及び出力バッファとして専用化してもよいし、出力回
路のブロック構成や電源電圧ＶＣＣ及び出力電源電圧Ｖ
ＴＴの極性及び絶対値等は、種々の実施形態をとりう
る。

【００６１】図２において、制御信号切り換え回路ＺＣ
ＳＷの具体的構成は、その論理条件が変わらない限りに
おいて種々の実施形態をとりうるし、原インピーダンス
制御信号ＳＣＨ０〜ＳＣＨ３ならびにＳＣＬ０〜ＳＣＬ
３，インピーダンス微調整信号ＺＨ及びＺＬ，インピー
ダンス制御信号ＺＣＨ０〜ＺＣＨ４ならびにＺＣＬ０〜
ＺＣＬ４のビット数及び有効レベル等も任意に設定でき
る。

【００６２】図３において、出力バッファＯＢに設けら
れる出力ＭＯＳＦＥＴＮＨ０〜ＮＨ４ならびにＮＬ０〜
ＮＬ４の数は、任意に設定できるし、各出力ＭＯＳＦＥ
Ｔのゲート幅についても同様である。また、出力ＭＯＳ
ＦＥＴＮＨ及びＮＬは、例えば所定の時間差をもって時
系列的にオン状態とされる複数の出力ＭＯＳＦＥＴに置
き換えることができる。さらに、入出力バッファＩＯＢ
１〜ＩＯＢｎの具体的構成及びＭＯＳＦＥＴの導電型な
らびに出力制御信号ＤＯＣ及び出力データＩＯ１〜ＩＯ
ｎの有効レベル等は、任意に設定可能である。

【００６３】図４及び図５において、原インピーダンス
制御信号ＳＣＨ０〜ＳＣＨ３ならびにＳＣＬ０〜ＳＣＬ
３とインピーダンス制御信号ＺＣＨ０〜ＺＣＨ４ならび
にＺＣＬ０〜ＺＣＬ４の組み合わせは、この実施例によ
る制約を受けない。図６及び図７において、例示される
出力インピーダンスの具体値及びその具体的傾斜等はほ
んの一例であり、本発明の主旨に何ら影響を与えない。

【００６４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるＡＳ
ＩＣに搭載される出力回路に適用した場合について説明
したが、それに限定されるものではなく、例えば、出力
回路として単体で形成されるものや、同様な出力回路を
含む各種の論理集積回路装置にも適用できる。この発明
は、少なくとも出力インピーダンスの自動設定機能を有
する出力回路ならびにこのような出力回路を含む装置又
はシステムに広く適用できる。

【００６５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ＡＳＩＣ等に搭載されイン
ピーダンス自動設定機能を有する出力回路に、ｍビット
の原インピーダンス制御信号を生成するインピーダンス
制御回路と、原インピーダンス制御信号の第ｍビットが
論理“０”とされるとき、その第１ないし第ｍ−１ビッ
トを各出力バッファに対するインピーダンス制御信号の
第１〜第ｍ−１ビットとして伝達し、インピーダンス制
御信号の第ｍ及び第ｍ＋１ビットを論理“０”に固定す
るとともに、原インピーダンス制御信号の第ｍビットが
論理“１”とされるときには、その第１ないし第ｍ−２
ビットをインピーダンス制御信号の第２ないし第ｍ−１
ビットとして伝達し、その第ｍ−１ビットの反転及び非
反転信号をインピーダンス制御信号の第ｍビット及び第
ｍ＋１としてそれぞれ伝達する制御信号切り換え回路を
設けることで、ｍビットの原インピーダンス制御信号を
もとに、実質ｍ＋１ビットのインピーダンス制御信号を
生成し、出力バッファに供給できる。

【００６６】これにより、インピーダンス制御回路の構
成を複雑化させることなく、インピーダンス制御信号の
実質的なビット数を増やすことができるとともに、原イ
ンピーダンス制御信号の論理値が大きな領域での出力イ
ンピーダンスの変化を大きくして、出力回路の出力イン
ピーダンス特性の傾きを平均化できる。

【００６７】原インピーダンス制御信号の第ｍビットが
論理“１”とされるときのインピーダンス制御信号の第
１ビットを、インピーダンス微調整信号に従って選択的
にロウレベル又はハイレベルとすることで、原インピー
ダンス制御信号の論理値が大きな領域での出力回路の出
力インピーダンス特性を全体的に少し高く又は低くし
て、出力インピーダンス特性を微調整することができ
る。

【００６８】以上のことから、出力回路を搭載するＡＳ
ＩＣ等の低コスト化を阻害することなく、出力回路のイ
ンピーダンス制御回路の分解能を高め、そのインピーダ
ンス設定精度を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用された出力回路の一実施例を示
すブロック図である。

【図２】図１の出力回路に含まれる制御信号切り換え回
路の一実施例を示す回路図である。

【図３】図１の出力回路に含まれる入出力バッファＩＯ
Ｂ１の一実施例を示す回路図である。

【図４】図１の出力回路のハイレベル出力側回路の一実
施例を示す真理値図である。

【図５】図１の出力回路のロウレベル出力側回路の一実
施例を示す真理値図である。

【図６】図１の出力回路のハイレベル出力側回路の一実
施例を示すインピーダンス特性図である。

【図７】図１の出力回路のロウレベル出力側回路の一実
施例を示すインピーダンス特性図である。

【図８】この発明に先立って検討された出力回路の一例
を示す回路図である。

【符号の説明】

ＺＣＴＬ……インピーダンス制御回路、ＺＣＳＷ……制
御信号切り換え回路、ＩＯＢＨ，ＩＯＢＬ……インピー
ダンス調整用入出力バッファ、ＩＯＢ１〜ＩＯＢｎ，Ｉ
ＯＢ……データ入出力バッファ、ＩＯＨ，ＩＯＬ……イ
ンピーダンス調整用入出力端子、ＩＯ１〜ＩＯｎ……デ
ータ入出力端子、Ｚｏ……抵抗（特性インピーダン
ス）、ＬＩＮＥ……伝送線、ＣＲ……内部制御信号、Ｚ
Ｈ，ＺＬ……インピーダンス微調整信号、ＳＣＨ０〜Ｓ
ＣＨ３，ＳＣＬ０〜ＳＣＬ３……原インピーダンス制御
信号、ＺＣＨ０〜ＺＣＨ４，ＺＣＬ０〜ＺＣＬ４……イ
ンピーダンス制御信号、ＤＯＣ……出力制御信号、ＤＯ
Ｈ，ＤＯＬ……インピーダンス調整用出力データ、ＤＩ
Ｈ，ＤＩＬ……インピーダンス調整用入力データ、ＤＯ
１〜ＤＯｎ……出力データ、ＤＩ１〜ＤＩｎ……入力デ
ータ。ＯＢ……出力バッファ、ＩＢ……入力バッファ。
ＧＨ０１〜ＧＨ４２，ＧＬ０１〜ＧＬ４２……トランス
ファゲート、Ｖ１〜Ｖ７……インバータ、ＮＨ，ＮＨ
Ｐ，ＮＨ０〜ＮＨ４，ＮＬ，ＮＬＰ，ＮＬ０〜ＮＬ４…
…ＮチャンネルＭＯＳＦＥＴ、ＮＡ１〜ＮＡ２……ナン
ド（ＮＡＮＤ）ゲート、ＶＣＣ……電源電圧、ＶＴＴ…
…出力電源電圧、ＶＳＳ……接地電位。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 浩功 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5J056 AA04 AA40 BB60 DD13 DD28 EE11 FF07 FF10 KK03

Claims (6)

【特許請求の範囲】
1. 【請求項１】 並列形態に設けられ、対応するインピー
   ダンス制御信号の有効レベルを受けてそれぞれ選択的に
   オン状態とされるｍ＋１個の第１の出力ＭＯＳＦＥＴを
   含む出力バッファと、 ｍビットの原インピーダンス制御信号を、対応する出力
   用外部端子に結合される伝送線の特性インピーダンスに
   対応する組み合わせで選択的に有効レベルとするインピ
   ーダンス制御回路と、 上記ｍビットの原インピーダンス制御信号をもとに、ｍ
   ＋１ビットの上記インピーダンス制御信号を生成する制
   御信号切り換え回路とを含んでなることを特徴とする出
   力回路。
2. 【請求項２】 請求項１において、 上記制御信号切り換え回路は、 上記原インピーダンス制御信号の第ｍビットが論理
   “０”とされるとき、その第１ないし第ｍ−１ビットを
   上記インピーダンス制御信号の第１〜第ｍ−１ビットと
   して伝達し、上記インピーダンス制御信号の第ｍ及び第
   ｍ＋１ビットを論理“０”に固定するものであり、 上記原インピーダンス制御信号の第ｍビットが論理
   “１”とされるときには、その第１ないし第ｍ−２ビッ
   トを上記インピーダンス制御信号の第２ないし第ｍ−１
   ビットとして伝達し、その第ｍ−１ビットの反転及び非
   反転信号を上記インピーダンス制御信号の第ｍビット及
   び第ｍ＋１としてそれぞれ伝達するものであることを特
   徴とする出力回路。
3. 【請求項３】 請求項２において、 上記原インピーダンス制御信号の第ｍビットが論理
   “１”とされるとき、上記インピーダンス制御信号の第
   １ビットは、インピーダンス微調整信号に従って選択的
   に論理“０”又は“１”とされるものであることを特徴
   とする出力回路。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記ｍ＋１個の第１の出力ＭＯＳＦＥＴは、ハイレベル
   出力及びロウレベル出力に対応してそれぞれ設けられる
   ものであって、 上記出力バッファは、 該２組の第１の出力ＭＯＳＦＥＴのそれぞれに並列形態
   に設けられ、定常的にオン状態とされる第２の出力ＭＯ
   ＳＦＥＴと、 該２組の第１の出力ＭＯＳＦＥＴのそれぞれに直列形態
   に設けられ対応する出力データの論理値に応じて選択的
   にオン状態とされる第３の出力ＭＯＳＦＥＴとを含むも
   のであることを特徴とする出力回路。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４において、 上記出力回路は、複数の上記出力バッファを含むもので
   あって、 上記制御信号切り換え回路は、該複数の出力バッファに
   共通に設けられるものであることを特徴とする出力回
   路。
6. 【請求項６】 請求項１，請求項２，請求項３，請求項
   ４又は請求項５において、 上記出力回路は、ＡＳＩＣに搭載されるものであって、 上記制御信号切り換え回路は、上記原インピーダンス制
   御信号の論理値が比較的大きな領域における上記出力バ
   ッファの出力インピーダンスの変化を拡大するためのも
   のであることを特徴とする出力回路。