KR100521351B1 - 전가산기 - Google Patents

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KR100521351B1
KR100521351B1 KR10-1999-0044571A KR19990044571A KR100521351B1 KR 100521351 B1 KR100521351 B1 KR 100521351B1 KR 19990044571 A KR19990044571 A KR 19990044571A KR 100521351 B1 KR100521351 B1 KR 100521351B1
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Abstract

본 발명의 전가산기 회로는 구동능력을 향상시키기 위해 앞단에는 CMOS 로직을 사용하였고, 빠른 데이터 전달을 위해 출력단에는 전송 게이트들을 사용하였다. 본 발명의 전가산기는 단일-레일의 구조와 유사하나, 반전된 입력 신호들이 필요없는 단일 입력을 사용하였다. 따라서, 본 발명의 전가산기 회로는 이중-레일(CPL)의 장점인 빠른 동작 속도를 가지면서 단일-레일(LEAP)의 장점인 저전력과 고집적도를 갖는다.

Description

전가산기{FULL ADDER}
본 발명은 로직 회로에 관한 것으로, 좀 더 구체적으로는 전 가산기(full adder)에 관한 것이다.
트랜지스터의 개수, 속도, 전력 소모, 그리고 레이아웃은 로직 회로를 설계하는데 있어서 매우 중요한 기준들이다.
IEEE J. of Solid-state Circuits, vol.32, no. 7, pp1079-1090, July, 1997에 개시된 Reto Zimmenrmmann과 Wolfgang Fichtner의 "Low-Power Logic Styles : CMOS Versus Pass-Transistor Logic"에서는 CMOS 전가산기와 패스-트랜지스터 로직을 이용한 전가산기를 비교하여 설명하고 있다.
CMOS로 구현된 전가산기에는 여러 종류가 있으나, 특히, 28 개의 트랜지스터로 구현된 CMOS 전가산기는 성능이 매우 우수하다. 그러나, 출력단에 직렬로 연결된 트랜지스터들 때문에 출력 구동 능력이 떨어져 지연(delay) 시간이 증가되고, CMOS 로직 자체의 쇼트 전류(short current)에 의해 소비 전력이 증가하는 단점이 있다.
패스 트랜지스터 로직을 이용한 전가산기 가운데, 상보적인 신호를 입력받는 이중-레일(dual-rail; CPL)을 사용한 전가산기는 단일-레일(single-rail; LEAP)을 사용한 전가산기에 비해 속도면에서 가장 우수한 성능을 보인다. 그러나, 이중-레일을 사용함에 따른 와이어의 증가로 인해 전력 소모가 많고 레이아웃이 증가되는 단점이 있다.
다시 말하면, CMOS 전가산기는 집적도가 높으나 전력 소모가 많고 속도가 느리다는 단점이 있고, 패스 트랜지스터 로직으로 구현된 이중-레일 전가산기는 속도는 빠르나 전력 소모가 많고 집적도가 낮다는 단점이 있다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 속도가 빠르면서도 레이아웃 사이즈를 줄일 수 있는 전가산기를 제공하는데 있다.
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 제 1 및 제 2 입력 신호, 그리고 캐리 입력 신호를 받아들여 합 신호와 캐리 출력 신호를 출력하는 전가산기는: 제 1 및 제 2 입력 신호, 그리고 캐리 입력 신호를 받아들여 합 신호와 캐리 출력 신호를 출력하는 전가산기는: 상기 제 1 및 제 2 입력 신호들을 받아들여 낸드 연산하는 낸드 게이트와; 상기 제 1 및 제 2 입력 신호들을 받아들여 노아 연산하는 노아 게이트와; 상기 노아 게이트의 출력 신호를 제 1 전압원으로 사용하고, 상기 낸드 게이트의 출력 신호를 반전시키는 제 1 인버터와; 상기 낸드 게이트의 출력 신호를 제 2 전압원으로 사용하고, 상기 노아 게이트의 출력 신호를 반전시키는 제 2 인버터와; 상기 노아 게이트의 출력 단자에 연결된 드레인, 상기 제 1 인버터의 출력 단자에 연결된 소스 및, 상기 제 1 입력 신호에 의해 제어되는 게이트를 가지는 P채널 MOS 트랜지스터와; 상기 낸드 게이트의 출력 단자에 연결된 드레인, 상기 제 1 인버터의 출력 단자에 연결된 소스 및, 상기 제 1 입력 신호에 의해 제어되는 게이트를 가지는 N채널 MOS 트랜지스터; 그리고 상기 캐리 입력 신호 및 반전된 입력 캐리 신호에 의해 제어되어 상기 제 1 인버터의 출력 단자의 신호 또는 상기 제 2 인버터의 출력 단자의 신호를 선택적으로 상기 합 신호로 출력하고, 상기 낸드 게이트의 출력 신호 또는 상기 노아 게이트의 출력 신호를 선택적으로 상기 캐리 출력 신호로 출력하는 출력 수단을 포함한다.
바람직한 실시예에 있어서, 상기 출력 수단은, 입력단 및 출력단을 가지며, 상기 캐리 입력 신호 및 상기 반전된 캐리 입력 신호에 제어되어 상기 제 1 인버터의 출력을 상기 합 신호로 전달하는 제 1 전송 게이트와; 입력단 및 출력단을 가지며, 상기 캐리 입력 신호 및 상기 반전된 캐리 입력 신호에 제어되어 상기 제 2 인버터의 출력을 상기 합 신호로 전달하는 제 2 전송 게이트와; 입력단 및 출력단을 가지며, 상기 캐리 입력 신호 및 상기 반전된 캐리 입력 신호에 제어되어 상기 낸드 게이트의 출력을 상기 캐리 출력 신호로 전달하는 제 3 전송 게이트; 그리고 입력단 및 출력단을 가지며, 상기 캐리 입력 신호 및 상기 반전된 캐리 입력 신호에 제어되어 상기 노아 게이트의 출력을 상기 캐리 출력 신호로 전달하는 제 4 전송 게이트를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 인버터는 하나의 전류 통로와, 상기 낸드 게이트의 출력에 의해 제어되는 게이트를 갖는 P채널 MOS 트랜지스터 및; 하나의 전류 통로와, 상기 낸드 게이트의 출력에 의해 제어되는 게이트를 갖는 N채널 MOS 트랜지스터를 포함한다. 상기 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 전류 통로들은 전원 전압과 상기 노아 게이트의 출력단 사이에 직렬로 순차적으로 형성된다.
바람직한 실시예에 있어서, 상기 제 2 인버터는 하나의 전류 통로와, 상기 낸드 게이트의 출력에 의해 제어되는 게이트를 갖는 P채널 MOS 트랜지스터 및; 하나의 전류 통로와, 상기 낸드 게이트의 출력에 의해 제어되는 게이트를 갖는 N채널 MOS 트랜지스터를 포함한다. 상기 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 전류 통로들은 상기 낸드 게이트의 출력단과 접지 전압 사이에 직렬로 순차적으로 형성된다.
이와 같은 장치에 의해서, 패스 트랜지스터 로직으로 구현된 이중-레일(CPL) 전가산기와 같은 빠른 동작 속도를 가지면서도 단일-레일(LEAP)의 CMOS 전가산기와 같이 고집적도를 갖는 전가산기 회로를 구현할 수 있다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 1 내지 도 3을 참조하여 상세히 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 전가산기 회로의 블럭도이다.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 전가산기 회로(1)는 n-비트의 제 1 입력 신호(A)와 n-비트의 제 2 입력 신호(Bi)를 받아들여 합 신호들(S1 ~ Sn)과 캐리 신호들(C1 ~ Cn)을 출력한다. 상기 전가산기 회로(1)는 n 개의 전가산기들(10_1, 10_2, …, 10_n)로 구성된다. i 번째 전가산기(10_i)는 이전 단(10_i-1)으로부터 입력되는 캐리 신호(Ci)와 제 1 입력 신호(Ai), 그리고 제 2 입력 신호(Bi)를 더하여 합 신호(Si)와 캐리 신호(Ci)를 출력한다.
상기 n 개의 전가산기들(10_1, 10_2, …, 10_n) 가운데 i 번째 전가산기의 상세한 회로도가 도 2에 도시되어 있다. 도 2를 참조하면, 상기 전가산기(10_i)는 인버터들(12, 18, 20, 34, 36), 낸드 게이트(14), 노아 게이트(16), PMOS 트랜지스터(22), NMOS 트랜지스터(24), 그리고 전송 게이트들(26 ~ 32)을 포함한다. 상기 낸드 게이트(14)는 상기 제 1 및 제 2 입력 신호들(Ai, Bi)을 받아들여 낸드 연산한다. 상기 노아 게이트(16)는 상기 두 입력 신호들(Ai, Bi)을 받아들여 노아 연산한다.
상기 제 1 인버터(18)는 전원 전압(VDD)과 상기 노아 게이트(16)의 출력 단자 사이에 직렬로 순차적으로 형성된 전류 통로와 상기 낸드 게이트(14)의 출력에 의해 제어되는 게이트를 갖는 PMOS 트랜지스터(40) 및 NMOS 트랜지스터(42)로 구성된다. 상기 제 2 인버터(20)는 상기 낸드 게이트(14)의 출력 단자와 접지 전압(VSS) 사이에 직렬로 순차적으로 형성된 전류 통로와 상기 노아 게이트(16)의 출력에 의해 제어되는 게이트를 갖는 PMOS 트랜지스터(44) 및 NMOS 트랜지스터(46)로 구성된다. 즉, 상기 제 1 인버터(18)는 상기 노아 게이트(16)의 출력 신호가 로우 레벨인 동안 상기 낸드 게이트(14)의 출력 신호를 반전시킨다. 상기 제 2 인버터(20)는 상기 낸드 게이트(14)의 출력 신호가 하이 레벨인 동안 상기 노아 게이트(16)의 출력 신호를 반전시킨다.
상기 PMOS 트랜지스터(22)는 상기 노아 게이트(16)의 출력 단자와 연결된 드레인, 상기 제 1 인버터(18)의 출력 단자와 연결된 소스, 그리고 상기 제 1 입력 신호(Ai)에 의해 제어되는 게이트를 갖는다. 상기 NMOS 트랜지스터(24)는 상기 낸드 게이트(14)의 출력 단자와 연결된 드레인, 상기 제 2 인버터(20)의 출력 단자와 연결된 소스, 그리고 상기 제 2 입력 신호(Bi)에 의해 제어되는 게이트를 갖는다.
상기 제 1 전송 게이트(26)는 상기 제 1 인버터(18)의 출력 단자와 연결된 입력단, 제 4 인버터(34)의 입력단과 연결된 출력단을 가지며, 상기 캐리 입력 신호(Ci-1) 및 상기 제 3 인버터(12)를 통해서 반전된 상기 캐리 입력 신호(/Ci-1)에 제어되어서 상기 제 1 인버터(18)의 출력을 상기 제 4 인버터(34)로 전달한다.
상기 제 2 전송 게이트(28)는 상기 제 2 인버터(20)의 출력 단자와 연결된 입력단, 제 4 인버터(34)의 입력단과 연결된 출력단을 가지며, 상기 캐리 입력 신호(Ci-1) 및 상기 제 3 인버터(12)를 통해서 반전된 상기 캐리 입력 신호(/Ci-1)에 제어되어서 상기 제 2 인버터(20)의 출력을 상기 제 4 인버터(34)로 전달한다.
상기 제 3 전송 게이트(30)는 상기 낸드 게이트(14)의 출력 단자와 연결된 입력단, 제 5 인버터(36)의 입력단과 연결된 출력단을 가지며, 상기 캐리 입력 신호(Ci-1) 및 상기 제 3 인버터(12)를 통해서 반전된 상기 캐리 입력 신호(/Ci-1)에 제어되어서 상기 낸드 게이트(14)의 출력을 상기 제 5 인버터(36)로 전달한다.
상기 제 4 전송 게이트(32)는 상기 노아 게이트(16)의 출력 단자와 연결된 입력단, 제 5 인버터(36)의 입력단과 연결된 출력단을 가지며, 상기 캐리 입력 신호(Ci-1) 및 상기 제 3 인버터(12)를 통해서 반전된 상기 캐리 입력 신호(/Ci-1)에 제어되어서 상기 노아 게이트(16)의 출력을 상기 제 5 인버터(36)로 전달한다.
상술한 바와 같은 구성을 갖는 본 발명의 전가산기는 구동능력을 향상시키기 위해 앞단에는 CMOS 로직을 사용하였고, 빠른 데이터 전달을 위해 출력단에는 전송 게이트들(26 ~ 32)을 사용하였다. 본 발명의 전가산기는 단일-레일의 구조와 비슷해 보이지만(C, /C), 더 이상의 반전된 신호들( /Ai, /Bi)이 필요없는 단일 입력(Ai, Bi)을 사용하였다. 따라서, 이중-레일(CPL)의 장점인 빠른 동작 속도를 가지면서 단일-레일(LEAP)의 장점인 저전력과 고집적도를 갖는다.
계속해서 도 2를 참조하여 본 발명의 바람직한 실시예에 따른 전가산기의 동작이 설명된다.
상기 전 가산기(10)는 일반적인 전가산기의 진리표(truth table)와 동일하게 동작한다. 다음 표 1은 일반적인 전가산기의 진리표이다.
[표 1]
상기 표 1에서 알 수 있는 바와 같이, 캐리 입력 신호(Ci-1)가 논리 '0'일 때, 상기 합 신호(Si)는 상기 두 입력 신호들(Ai, Bi)의 익스클루시브 오아(Exclusive OR; EOR) 연산 결과와 동일하고, 캐리 출력 신호(Ci)는 상기 두 입력 신호들(Ai, Bi)의 앤드(AND) 연산 결과와 동일하다. 캐리 입력 신호(Ci-1)가 논리 '1'일 때, 상기 합 신호(Si)는 상기 두 입력 신호들(Ai, Bi)의 익스클루시브 노아(Exclusive NOR; ENOR) 연산 결과와 동일하고, 캐리 출력 신호(Ci)는 상기 두 입력 신호들(Ai, Bi)의 오아(OR) 연산 결과와 동일하다.
예를 들어, 상기 캐리 입력 신호(Ci)가 로우 레벨인 동안, 상기 제 1 및 제 3 전송 게이트들(26, 30)이 인에이블되고, 상기 제 1 및 제 3 전송 게이트들(26, 30)은 상기 인버터(18)와 상기 낸드 게이트(14)의 출력을 받아들여 인버터들(34, 36)로 각각 전달한다.
먼저, 상기 두 입력 신호들(Ai, Bi)이 각각 로우 레벨(즉, 논리 '0')일 때, 상기 낸드 게이트(14)와 노아 게이트(16)의 출력 신호는 각각 하이 레벨(즉, 논리 '1')로 된다. 따라서, 상기 제 1 인버터(18)의 전압원은 하이 레벨로 되어 불완전한 하이 레벨의 신호를 출력하지만, 상기 제 1 입력 신호(Ai)에 의해 상기 PMOS 트랜지스터(22)가 턴 온되어 상기 노아 게이트(16)의 출력인 하이 레벨이 노드(N1)로 전달된다. 따라서, 상기 제 1 및 제 3 전송 게이트들(26, 30)은 각각 상기 인버터(18)와 상기 낸드 게이트(14)의 출력 신호인 하이 레벨을 받아들여 이를 인버터들(34, 36)로 각각 전달한다. 그 결과, 상기 합 신호(Si)와 캐리 출력 신호(Ci)는 인버터들(34, 36)에 의해 각각 로우 레벨로 된다.
상기 두 입력 신호들(Ai, Bi)이 각각 로우 레벨, 하이 레벨일 때, 상기 낸드 게이트(14)와 노아 게이트(16)의 출력 신호는 각각 하이 레벨, 그리고 로우 레벨로 된다. 따라서, 상기 제 1 인버터(18)의 출력은 로우 레벨로 된다. 로우 레벨의 상기 제 1 입력 신호(Ai)에 의해 상기 PMOS 트랜지스터(22)가 턴 온되더라도 상기 노드(N1)는 로우 레벨 상태를 유지한다. 그 결과, 상기 합 신호(Si)와 캐리 출력 신호(Ci)는 인버터들(34, 36)에 의해 각각 하이 레벨과 로우 레벨로 된다.
상기 두 입력 신호들(Ai, Bi)이 각각 하이 레벨, 로우 레벨일 때, 상기 낸드 게이트(14)와 노아 게이트(16)의 출력 신호는 각각 하이 레벨, 그리고 로우 레벨로 된다. 따라서, 상기 제 1 인버터(18)의 출력은 로우 레벨로 된다. 상기 제 1 입력 신호(Ai)가 하이 레벨이므로, 상기 PMOS 트랜지스터(22)는 턴 오프된다. 그 결과, 상기 합 신호(Si)와 캐리 출력 신호(Ci)는 인버터들(34, 36)에 의해 각각 하이 레벨과 로우 레벨로 된다.
상기 두 입력 신호들(Ai, Bi)이 모두 하이 레벨일 때, 상기 낸드 게이트(14)와 노아 게이트(16)의 출력 신호는 모두 로우 레벨로 된다. 따라서, 상기 제 1 인버터(18)의 출력은 하이 레벨로 된다. 상기 제 1 입력 신호(Ai)가 하이 레벨이므로, 상기 PMOS 트랜지스터(22)는 턴 오프된다. 그 결과, 상기 합 신호(Si)와 캐리 출력 신호(Ci)는 인버터들(34, 36)에 의해 각각 로우 레벨과 하이 레벨로 된다.
상기 캐리 입력 신호(Ci-1)가 하이 레벨(즉, 논리 '1')인 동안 제 2 및 제 4 전송 게이트들(28, 32)이 인에이블되고, 상기 제 2 및 제 4 전송 게이트들(28, 32)은 상기 인버터(24)와 노아 게이트(16)의 출력을 각각 상기 인버터들(34, 36)로 전달한다.
상기 캐리 입력 신호(Ci-1)가 하이 레벨인 동안 상기 두 입력 신호들(Ai, Bi)에 대한 상기 전가산기 회로(10)의 동작은 상기 캐리 입력 신호가(Ci-1)가 로우 레벨일 때의 동작과 동일하다. 한 가지 주의할 것은, 상기 두 입력 신호들(Ai, Bi)이 모두 하이 레벨일 때이다. 상기 두 입력 신호들(Ai, Bi)이 모두 하이 레벨이면, 상기 낸드 게이트(14)와 노아 게이트(16)의 출력은 모두 로우 레벨로 된다. 따라서, 상기 인버터(20)의 전압원은 접지 전압(GND)이 되고, PMOS 트랜지스터(44)가 턴 온되므로서 상기 노드(N2)에는 상기 PMOS 트랜지스터(44)의 드레솔드 전압(VT44)이 인가된다. 이 때, 상기 제 1 입력 신호(Ai)가 하이 레벨이므로, 상기 NMOS 트랜지스터(24)가 턴 온되어 상기 노드(N2)는 완전한 로우 레벨로 된다. 따라서, 상기 합 신호(Si)와 캐리 출력 신호(Ci)는 상기 인버터들(34, 36)에 의해 모두 하이 레벨로 된다.
상술한 바와 같은 본 발명의 전가산기 회로(10)는 이중-레일(CPL)과 같은 빠른 동작 속도를 가지면서 단일-레일(LEAP)의 저전력 소모와 고집적도를 갖는 최적화된 성능을 갖는다.
도 3a 및 도 3b는 0.24 μm CMOS 공정을 사용하여 구현된 CMOS, LEAP, CPL 전가산기들 그리고 본 발명의 전가산기를 시뮬레이션한 결과를 보여주는 도면으로, 도 3a는 합 신호(Si)를 보여주고 있고, 도 3b는 캐리 출력 신호(Ci)를 보여주고 있다.
다음 표 2는 도 3a 및 도 3b에 도시된 시뮬레이션 결과를 보여주는 표이다.
[표 2]
상기 표 2에서 알 수 있는 바와 같이, 본 발명의 전가산기는 패스 트랜지스터 로직으로 구현된 이중-레일(CPL) 전가산기와 같은 빠른 동작 속도(지연 시간 0.3 ns)를 가지면서도 단일-레일(LEAP)의 CMOS 전가산기와 같이 고집적도를 갖는다. 더욱이, 본 발명의 전가산기는 상기 패스 트랜지스터 로직으로 구현된 이중-레일(CPL) 전가산기와 단일-레일(LEAP)의 CMOS 전가산기보다 전력 소비가 적은 것을 알 수 있다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구 범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이상과 같은 본 발명에 의하면, 이와 같은 장치에 의해서, 패스 트랜지스터 로직으로 구현된 이중-레일(CPL)전가산기와 같은 빠른 동작 속도를 가지면서도 단일-레일(LEAP)의 CMOS 전가산기와 같이 고집적도를 갖는 전가산기 회로가 구현된다.
도 1은 본 발명의 바람직한 실시예에 따른 전가산기 회로의 블럭도;
도 2는 본 발명의 바람직한 실시예에 따른 전가산기 회로를 보여주는 도면; 그리고
도 3a 및 도 3b는 0.24 μm CMOS 공정을 사용하여 CMOS, LEAP, CPL, 그리고 본 발명의 전가산기를 시뮬레이션한 결과를 보여주는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
1 : 전가산기 회로 10_1, 10_2, …, 10_n : 전가산기
12, 18, 20, 34, 36 : 인버터 14 : 낸드 게이트
16 : 노아 게이트 22, 40, 44 : PMOS 트랜지스터
24, 42, 46 : NMOS 트랜지스터 26, 28, 30, 32 : 전송 게이트

Claims (7)

  1. 제 1 및 제 2 입력 신호, 그리고 캐리 입력 신호를 받아들여 합 신호와 캐리 출력 신호를 출력하는 전가산기에 있어서:
    상기 제 1 및 제 2 입력 신호들을 받아들여 낸드 연산하는 낸드 게이트와;
    상기 제 1 및 제 2 입력 신호들을 받아들여 노아 연산하는 노아 게이트와;
    상기 노아 게이트의 출력 신호를 제 1 전압원으로 사용하고, 상기 낸드 게이트의 출력 신호를 반전시키는 제 1 인버터와;
    상기 낸드 게이트의 출력 신호를 제 2 전압원으로 사용하고, 상기 노아 게이트의 출력 신호를 반전시키는 제 2 인버터와;
    상기 노아 게이트의 출력 단자에 연결된 드레인, 상기 제 1 인버터의 출력 단자에 연결된 소스 및, 상기 제 1 입력 신호에 의해 제어되는 게이트를 가지는 P채널 MOS 트랜지스터와;
    상기 낸드 게이트의 출력 단자에 연결된 드레인, 상기 제 1 인버터의 출력 단자에 연결된 소스 및, 상기 제 1 입력 신호에 의해 제어되는 게이트를 가지는 N채널 MOS 트랜지스터; 그리고
    상기 캐리 입력 신호 및 반전된 입력 캐리 신호에 의해 제어되어 상기 제 1 인버터의 출력 단자의 신호 또는 상기 제 2 인버터의 출력 단자의 신호를 선택적으로 상기 합 신호로 출력하고, 상기 낸드 게이트의 출력 신호 또는 상기 노아 게이트의 출력 신호를 선택적으로 상기 캐리 출력 신호로 출력하는 출력 수단을 포함하는 것을 특징으로 하는 전가산기.
  2. 제 1 항에 있어서,
    상기 출력 수단은,
    입력단 및 출력단을 가지며, 상기 캐리 입력 신호 및 상기 반전된 캐리 입력 신호에 제어되어 상기 제 1 인버터의 출력을 상기 합 신호로 전달하는 제 1 전송 게이트와;
    입력단 및 출력단을 가지며, 상기 캐리 입력 신호 및 상기 반전된 캐리 입력 신호에 제어되어 상기 제 2 인버터의 출력을 상기 합 신호로 전달하는 제 2 전송 게이트와;
    입력단 및 출력단을 가지며, 상기 캐리 입력 신호 및 상기 반전된 캐리 입력 신호에 제어되어 상기 낸드 게이트의 출력을 상기 캐리 출력 신호로 전달하는 제 3 전송 게이트; 그리고
    입력단 및 출력단을 가지며, 상기 캐리 입력 신호 및 상기 반전된 캐리 입력 신호에 제어되어 상기 노아 게이트의 출력을 상기 캐리 출력 신호로 전달하는 제 4 전송 게이트를 포함하는 것을 특징으로 하는 전가산기.
  3. 제 1 항에 있어서,
    상기 제 1 인버터는,
    하나의 전류 통로와, 상기 낸드 게이트의 출력에 의해 제어되는 게이트를 갖는 P채널 MOS 트랜지스터 및;
    하나의 전류 통로와, 상기 낸드 게이트의 출력에 의해 제어되는 게이트를 갖는 N채널 MOS 트랜지스터를 포함하고,
    상기 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 전류 통로들은 전원 전압과 상기 노아 게이트의 출력단 사이에 직렬로 순차적으로 형성되는 것을 특징으로 하는 전가산기.
  4. 제 1 항에 있어서,
    상기 제 2 인버터는,
    하나의 전류 통로와, 상기 낸드 게이트의 출력에 의해 제어되는 게이트를 갖는 P채널 MOS 트랜지스터 및;
    하나의 전류 통로와, 상기 낸드 게이트의 출력에 의해 제어되는 게이트를 갖는 N채널 MOS 트랜지스터를 포함하고,
    상기 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 전류 통로들은 상기 낸드 게이트의 출력단과 접지 전압 사이에 직렬로 순차적으로 형성되는 것을 특징으로 하는 전가산기.
  5. 제 1 및 제 2 입력 신호, 그리고 캐리 입력 신호를 받아들여 합 신호와 캐리 출력 신호를 출력하는 전가산기에 있어서:
    상기 제 1 및 제 2 입력 신호들을 받아들여 낸드 연산하는 낸드 게이트와;
    상기 제 1 및 제 2 입력 신호들을 받아들여 노아 연산하는 노아 게이트와;
    상기 노아 게이트의 출력 신호를 제 1 전압원으로 사용하고, 상기 낸드 게이트의 출력 신호를 반전시키는 제 1 인버터와;
    상기 낸드 게이트의 출력 신호를 제 2 전압원으로 사용하고, 상기 노아 게이트의 출력 신호를 반전시키는 제 2 인버터와;
    상기 노아 게이트의 출력 단자에 연결된 드레인, 상기 제 1 인버터의 출력 단자에 연결된 소스 및, 상기 제 1 입력 신호에 의해 제어되는 게이트를 가지는 P채널 MOS 트랜지스터와;
    상기 낸드 게이트의 출력 단자에 연결된 드레인, 상기 제 1 인버터의 출력 단자에 연결된 소스 및, 상기 제 1 입력 신호에 의해 제어되는 게이트를 가지는 N채널 MOS 트랜지스터와;
    입력단 및 출력단을 가지며, 상기 캐리 입력 신호 및 상기 반전된 캐리 입력 신호에 제어되어 상기 제 1 인버터의 출력을 상기 합 신호로 전달하는 제 1 전송 게이트와;
    입력단 및 출력단을 가지며, 상기 캐리 입력 신호 및 상기 반전된 캐리 입력 신호에 제어되어 상기 제 2 인버터의 출력을 상기 합 신호로 전달하는 제 2 전송 게이트와;
    입력단 및 출력단을 가지며, 상기 캐리 입력 신호 및 상기 반전된 캐리 입력 신호에 제어되어서 상기 낸드 게이트의 출력을 상기 캐리 출력 신호로 전달하는 제 3 전송 게이트; 그리고
    입력단 및 출력단을 가지며, 상기 캐리 입력 신호 및 상기 반전된 캐리 입력 신호에 제어되어서 상기 노아 게이트의 출력을 상기 캐리 출력 신호로 전달하는 제 4 전송 게이트를 포함하는 것을 특징으로 하는 전가산기.
  6. 제 5 항에 있어서,
    상기 제 1 인버터는,
    하나의 전류 통로와, 상기 낸드 게이트의 출력에 의해 제어되는 게이트를 갖는 P채널 MOS 트랜지스터 및;
    하나의 전류 통로와, 상기 낸드 게이트의 출력에 의해 제어되는 게이트를 갖는 N채널 MOS 트랜지스터를 포함하고,
    상기 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 전류 통로들은 전원 전압과 상기 노아 게이트의 출력단 사이에 직렬로 순차적으로 형성되는 것을 특징으로 하는 전가산기.
  7. 제 5 항에 있어서,
    상기 제 2 인버터는,
    하나의 전류 통로와, 상기 낸드 게이트의 출력에 의해 제어되는 게이트를 갖는 P채널 MOS 트랜지스터 및;
    하나의 전류 통로와, 상기 낸드 게이트의 출력에 의해 제어되는 게이트를 갖는 N채널 MOS 트랜지스터를 포함하고,
    상기 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 전류 통로들은 상기 낸드 게이트의 출력단과 접지 전압 사이에 직렬로 순차적으로 형성되는 것을 특징으로 하는 전가산기.
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