KR20010033685A - 고성능 저전력 온-칩 상호접속을 위한 차동 혼합 스윙3상태 드라이버 회로 - Google Patents

고성능 저전력 온-칩 상호접속을 위한 차동 혼합 스윙3상태 드라이버 회로 Download PDF

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Abstract

본 발명은 보다 빠른 스위칭 시간을 갖고 버스 상에 낮은 전압 스윙을 제공하기 위한 드라이버에 관한 것으로서, 상기 드라이버는 2쌍의 풀업 및 풀다운 NMOSFET(225,245,230,250)를 포함하고, 상기 각각의 쌍은 서로에 대해 상보적인 방식으로 동작하고, 또한 상기 각각의 쌍은 데이터 입력 논리 HIGH 전압 보다 작은 전압에서 고 전압 레일(Vdd2- Vss1)을 가지며, 상기 NMOSFET들의 기판은 그 임계 전압을 감소시키기 위해 바이어스된다.

Description

고성능 저전력 온-칩 상호접속을 위한 차동 혼합 스윙 3상태 드라이버 회로{DIFFERENTIAL, MIXED SWING, TRISTATE DRIVER CIRCUIT FOR HIGH PERFORMANCE AND LOW POWER ON-CHIP INTERCONNECTS}
동반되는 온-다이(on-die) 열 방산 문제와 결합되어 급속하게 증가되는 회로 집적도는 고성능을 유지하면서 저전력, 저전압의 회로 방법론을 탐구하는데 있어 강한 관심의 동기를 부여해왔다. 특히, 마이크로프로세서 데이터경로 기능 유닛 블록들 사이 및 그 내에서의 매우 긴 포인트간 상호접속 라인으로 인해, 집적도 증가에 따라 주요한 온-칩 성능 및 전력의 병목현상이 초래되었다. 그 이유는 측벽 프린징(sidewall fringing) 및 교차 결합에 의해 좌우되는, 단위 길이 당 상호접속 라인 캐패시턴스가 상호접속 라인의 측방향 치수 스케일링(lateral dimensional scaling)에 따라 과대하게 증가되기 때문이다.
이전에는, 고성능 및 저전력 온-칩 데이터경로 상호접속 라인을 위해 CMOS 회로 기술에 기반한 혼합(다중) 전압 스윙(mixed voltage swing)이 연구되었다. Y. Nakagome 등의 논문 "Sub 1V Swing Internal Bus Architecture for Future Low Power ULSI's"(IEEE Journal of Solid State Circuits, 1993년 4월, pp.414-419)과 K.K. Krishnamurthy와 L.R. Carley의 논문 "Exploring the Design Space of Mixed Swing QuadRail for Low Power Digital Circuits"(IEEE Trans. on VLSI Systems, 1997년 9월)를 참조하자. 도1은 이러한 접근방법 하에서의 일반적인 원리를 예시한 것이다. 근본적으로, 버스 라인(110)과 같은 긴 상호접속 라인을 통한 전압 스윙은 추가적인 쌍의 전원공급 레일(power supply rails)(Vdd2및 Vss2)을 사용함으로써 억제된다. Vdd2및 Vss2가 주어지면, 낮은 전압 스윙 (Vdd2- Vss2)의 감소가 전원 레일의 추가적인 쌍이 어떻게 생성되는가에 따라 상호접속 라인 전력에서의 거의 1차선-2차선 감소를 나타낸다.
그 입력 데이터가 일정하게 유지되는 경우 조차도 전압 스윙을 유발하는 동적(dynamic) 드라이버는 일반적으로 정적(static) 드라이버 보다 훨씬 더 큰 스위칭 동작을 가지며, 따라서 더 많은 전력을 소비한다. 그러므로, 낮은 전압 스윙을 갖지만, 종래 기술의 정적 드라이버 보다 스위칭 시간이 더 빠르고 종래 기술의 동적 드라이버 보다 원하지 않는 전력 손실이 적은 정적 드라이버를 제공하는 것이 바람직하다. 또한, 3개의 전원 레일(하나는 LOW 전압을 제공하기 위한 것이고, 다른 2개는 제1 및 제2 HIGH 전압을 제공하기 위한 것임)만을 필요로 하는 드라이버를 제공하는 것이 바람직하다.
본 발명은 버스용 드라이버에 관한 것으로서, 특히 저스윙, 고성능 및 저전력의 차동 CMOS 3상태 드라이버에 관한 것이다.
도1은 종래 기술의 저스윙 CMOS 드라이버를 도시한 도면.
도2는 3상태 기능을 구비한 저스윙, 고성능 및 저전력 차동 CMOS 드라이버의 일실시예를 도시한 도면.
도3은 3상태 기능을 구비한 저스윙, 고성능 및 저전력 차동 CMOS 드라이버의 다른 실시예를 도시한 도면.
도2는 단자(215)에서의 디지털 입력 전압 신호에 응답하여 상호접속 라인 또는 버스 라인(205) 상에서 상보형 출력 신호를 수신기(210)로 제공하는 드라이버(200)를 예시하고 있다. 수신기(210)는 로우-하이 차동 센스 증폭기(low-to-high differential sense amplifier)로서 모델링된다. 수신기(210)에 의해 출력 신호를 미분(differencing)하는 것과 함께 상보형 출력 신호를 이용하여 버스 라인(205)을 구동시킴으로써, 매우 큰 공통 모드 잡음 제거가 허용되고, 결과적으로 잡음 면역성(immunity)이 향상된다. 인에이블 신호가 LOW(Vss1)일 때 드라이버(200)가 3상태로 될 수 있도록(즉, 버스 라인(205)에 고 임피던스를 제공하도록) 단자(220)에 인에이블 신호가 인가된다. 단자(220)가 HIGH에서 유지되는 경우를 고찰해보자. 풀업(pullup) NMOSFET(225)는 ON 상태 일 때 버스 라인(205a)을 전압 min(Vdd2- VDS, Vdd1- Vth)으로 구동시키며, 여기서 Vdd1은 NOR 게이트(240a)가 HIGH 논리 레벨을 제공할 때 NMOSFET(225)의 게이트에 인가되는 풀 스윙 공급 전압이고, Vth는 NMOSFET(225)의 임계 전압이고, VDS는 ON 상태일 때 NMOSFET(225)의 드레인-소스 전압 강하를 말한다. 실제적으로 대부분의 경우에, VDS는 무시될 수 있다. 그러나, NMOSFET(225)가 ON으로 구동될 때, 인버터(235)로 인해, 풀다운(pulldown) NMOSFET(250)도 ON으로 구동되고, 이것은 버스 라인(205b)을 전압 Vss1으로 구동시킨다.
NOR 게이트(240a,240b)로 인해, NMOSFET(225,245)는 서로에 대해 상보적인 방식으로 스위칭되고, NMOSFET(230,250)도 서로에 대해 상보적인 방식으로 스위칭된다. 인버터(235)로 인해, NMOSFET(225,230)가 서로에 대해 상보적인 방식으로 스위칭되고, NMOSFET(245,250)도 서로에 대해 상보적인 방식으로 스위칭된다. 결과적으로, NMOSFET(225)가 ON 상태로 되면, 버스 라인(205a)은 min(Vdd2- VDS, Vdd1- Vth)으로 구동되고, 버스 라인(205b)은 Vss1으로 구동된다. 또한, NMOSFET(225)가 OFF 상태로 되면, 버스 라인(205a)이 Vss1으로 구동되고, 버스 라인(205b)은 min(Vdd2- VDS, Vdd1- Vth)으로 구동된다. (설명을 간략하게 하기 위해, 도시된 모든 NMOSFET가 동일한 임계 전압을 갖고, ON 상태일 때 동일한 드레인-소스 전압 강하를 갖는 것으로 가정하자.)
단자(220)가 LOW로 유지되는 경우에, 풀업 NMOSFET(225,230)는 OFF 상태로 되고, 풀다운 NMOSFET(255,260)도 OFF 상태로 되며, 따라서 드라이버(200)는 Vss1및 Vdd2를 제공하는 레일로부터 버스 라인(205a,205b)에 고 임피던스를 제공한다.
디지털 입력 전압 신호는 그 HIGH 상태에 있을 때 데이터-하이 전압을 갖게 되고, 그 LOW 상태에 있을 때에는 데이터-로우 전압을 갖게 된다. 전압 Vdd2는 데이터-하이 전압 보다 작게 되도록 선택된다. 바람직한 실시예에서, Vss1은 데이터-로우 전압과 동일하게 되며, 따라서 드라이버(200)는 단지 3개의 전원 레일만을 필요로 하게 된다. NMOSFET(225,230)의 드레인 전압이 서로 상이할 수 있는 다른 실시예도 가능하다. NMOSFET(255,260)의 소스 전압에 대해서도 이와 유사하다.
도2에 도시된 특정 실시예에서, 실선(265)은 도시된 NMOSFET들의 기판(substrates)이 전압 Vss1으로 바이어스될 수 있다는 것을 나타낸다. 그러나, Vdd2가 500mV + Vss1보다 훨씬 더 크지 않으면, 점선(270)으로 도시된 바와 같이, 기판이 전압 Vdd2로 바이어스될 수 있다. Vss1이상의 전압에서 기판을 바이어스시킴으로써, 도시된 NMOSFET들 내의 P-N 접합이 약간 순방향 바이어스된다. 이것은 도시된 NMOSFET들의 임계 전압을 감소시킨다. 임계 전압이 감소되면, 도시된 NMOSFET들은 동일한 게이트-소스 전압에 대해 보다 큰 전류를 소스 또는 싱크(sink)하게 되고, 이것은 드라이버(200)가 버스 라인(205)을 보다 빠르게 구동시킬 수 있도록 한다.
다른 실시예에서는, 도시된 NMOSFET들의 기판이 바이어스 회로에 의해 Vdd2및 Vss1이외의 전압으로 바이어스될 수도 있다. 또한, 임계 전압을 감소시키기 위해, 채널 이온-주입과 같은 다른 수단이 사용될 수 있다.
도3에는 다른 실시예의 드라이버(300)가 도시되어 있다. 이 드라이버(300)의 동작은 버스 라인(205a,205b)을 구동시키기 위해 6개의 NMOSFET가 필요로 되는 것이 아니라 단지 4개의 NMOSFET만이 필요로 된다는 것을 제외하고는 드라이버(200)의 동작과 유사하다.
후술되는 본 발명의 청구범위를 벗어나지 않고 다른 실시예도 실현될 수 있다.

Claims (25)

  1. 제1 출력 포트;
    디지털 입력 전압 신호를 수신하기 위한 입력 포트;
    온(ON) 상태인 경우에만 상기 제1 출력 포트를 제1 구동-하이 전압으로 구동시키기 위한 제1 풀업 NMOSFET;
    온(ON) 상태인 경우에만 상기 제1 출력 포트를 제1 구동-로우 전압으로 구동시키기 위한 제1 데이터-구동 풀다운 NMOSFET - 여기서, 상기 제1 구동-하이 전압은 상기 제1 구동-로우 전압 보다 크고, 상기 제1 풀업 NMOSFET 및 제1 데이터-구동 풀다운 NMOSFET는 상기 디지털 입력 전압 신호에 의해 서로에 대해 상보적인 방식으로 ON 상태 및 OFF 상태로 스위칭되도록 상기 입력 포트에 연결됨 - ; 및
    상기 제1 풀업 NMOSFET 및 제1 데이터-구동 풀다운 NMOSFET를 상기 제1 구동-로우 전압 보다 높은 전압으로 바이어스시키기 위한 바이어스 회로
    를 포함하는 드라이버.
  2. 제 1 항에 있어서,
    상기 디지털 입력 전압 신호는 논리 로우(LOW) 상태에 있을 때에만 데이터-로우 전압을 갖고, 논리 하이(HIGH) 상태에 있을 때에만 데이터-하이 전압을 가지며, 상기 데이터-하이 전압은 상기 데이터-로우 전압 보다 더 크고, 상기 제1 구동-하이 전압은 상기 데이터-하이 전압 보다 더 작은
    드라이버.
  3. 제 1 항에 있어서,
    상기 바이어스 회로는 상기 제1 풀업 NMOSFET 및 상기 제1 데이터-구동 풀다운 NMOSFET의 기판들을 상기 제1 구동-하이 전압으로 바이어스시키는
    드라이버.
  4. 제 2 항에 있어서,
    상기 바이어스 회로는 상기 제1 풀업 NMOSFET 및 상기 제1 데이터-구동 풀다운 NMOSFET의 기판들을 상기 제1 구동-하이 전압으로 바이어스시키는
    드라이버.
  5. 제 1 항에 있어서,
    제2 출력 포트;
    온(ON) 상태인 경우에만 상기 제2 출력 포트를 제2 구동-하이 전압으로 구동시키기 위한 제2 풀업 NMOSFET; 및
    온(ON) 상태인 경우에만 상기 제2 출력 포트를 제2 구동-로우 전압으로 구동시키기 위한 제2 데이터-구동 풀다운 NMOSFET - 여기서, 상기 제2 구동-하이 전압은 상기 제2 구동-로우 전압 보다 더 큼 -
    를 더 포함하고,
    상기 제2 풀업 NMOSFET 및 제2 데이터-구동 풀다운 NMOSFET는 상기 디지털 입력 전압 신호에 의해 서로에 대해 상보적인 방식으로 ON 상태 및 OFF 상태로 스위칭되도록 상기 입력 포트에 연결되고, 상기 제1 및 제2 풀업 NMOSFET는 상기 디지털 입력 전압 신호에 의해 서로에 대해 상보적인 방식으로 스위칭되도록 상기 입력 포트에 연결되고, 상기 제1 및 제2 데이터-구동 풀다운 NMOSFET는 상기 디지털 입력 전압 신호에 의해 서로에 대해 상보적인 방식으로 스위칭되도록 상기 입력 포트에 연결되고, 상기 바이어스 회로는 상기 제2 풀업 NMOSFET 및 제2 데이터-구동 풀다운 NMOSFET를 상기 제2 구동-로우 전압 보다 높은 전압으로 바이어스시키는
    드라이버.
  6. 제 5 항에 있어서,
    상기 디지털 입력 전압 신호는 논리 로우(LOW) 상태에 있을 때에만 데이터-로우 전압을 갖고, 논리 하이(HIGH) 상태에 있을 때에만 데이터-하이 전압을 가지며, 상기 데이터-하이 전압은 상기 데이터-로우 전압 보다 더 크고, 상기 제1 및 제2 구동-하이 전압은 상기 데이터-하이 전압 보다 더 작은
    드라이버.
  7. 제 6 항에 있어서,
    상기 바이어스 회로는 상기 제1 풀업 NMOSFET 및 상기 제1 데이터-구동 풀다운 NMOSFET의 기판들을 상기 제1 구동-하이 전압으로 바이어스시키고, 상기 제2 풀업 NMOSFET 및 상기 제2 데이터-구동 풀다운 NMOSFET의 기판들을 상기 제2 구동-하이 전압으로 바이어스시키는
    드라이버.
  8. 제 6 항에 있어서,
    상기 제1 및 제2 구동-로우 전압은 실질적으로 서로 동일하고, 상기 제1 및 제2 구동-하이 전압도 실질적으로 서로 동일한
    드라이버.
  9. 제 8 항에 있어서,
    상기 바이어스 회로는 상기 모든 NMOSFET들의 기판을 상기 제1 구동-하이 전압과 실질적으로 동일하게 되도록 바이어스시키는
    드라이버.
  10. 제 8 항에 있어서,
    상기 제1 및 제2 구동-로우 전압은 상기 데이터-로우 전압과 실질적으로 동일한
    드라이버.
  11. 제 10 항에 있어서,
    상기 바이어스 회로는 상기 모든 NMOSFET들의 기판을 상기 제1 구동-하이 전압과 실질적으로 동일하게 되도록 바이어스시키는
    드라이버.
  12. 제 10 항에 있어서,
    제1 풀다운 NMOSFET; 및
    제2 풀다운 NMOSFET
    를 더 포함하고,
    상기 제1 및 제2 풀다운 NMOSFET와 상기 제1 및 제2 풀업 NMOSFET는 인에이블 신호가 제1 상태에 있는 경우에만 상기 드라이버가 상기 제1 및 제2 출력 포트에서 고 출력 임피던스를 제공하도록 상기 인에이블 신호에 응답하는
    드라이버.
  13. 제 12 항에 있어서,
    상기 바이어스 회로는 상기 모든 NMOSFET들의 기판을 상기 제1 구동-하이 전압과 동일하게 되도록 바이어스시키는
    드라이버.
  14. 논리 로우 상태에 있을 때에만 데이터-로우 전압을 갖고 논리 하이 상태에 있을 때에만 데이터-하이 전압을 갖는 디지털 입력 전압 신호- 여기서, 상기 데이터-하이 전압은 상기 데이터-로우 전압 보다 더 큼 - 를 수신하기 위한 입력 단자;
    제1 출력 단자;
    ON 상태에 있을 때에만 제1 구동-하이 전압을 제공하는 전압 공급 회로에 상기 제1 출력 단자로부터의 저 임피던스 경로를 제공하고, OFF 상태에 있을 때 제1 구동-하이 전압을 제공하는 전압 공급 회로에 상기 제1 출력 단자로부터의 고 임피던스 경로를 제공하기 위한 제1 풀업 NMOSFET;
    ON 상태에 있을 때에만 제1 구동-로우 전압을 제공하는 전압 공급 회로에 상기 제1 출력 단자로부터의 저 임피던스 경로를 제공하고, OFF 상태에 있을 때 제1 구동-로우 전압을 제공하는 전압 공급 회로에 상기 제1 출력 단자로부터의 고 임피던스 경로를 제공하기 위한 제1 데이터-구동 풀다운 NMOSFET - 여기서, 상기 제1 풀업 NMOSFET와 상기 제1 데이터-구동 풀다운 NMOSFET는 상기 디지털 입력 전압 신호에 의해 서로에 대해 상보적인 방식으로 ON 상태 및 OFF 상태로 스위칭되도록 상기 입력 단자에 연결됨 - ; 및
    상기 제1 풀업 NMOSFET와 상기 제1 데이터-구동 풀다운 NMOSFET의 기판들을 상기 제1 구동-로우 전압 보다 더 높은 전압으로 바이어스시키기 위한 바이어스 회로
    를 포함하는 드라이버.
  15. 제 14 항에 있어서,
    상기 모든 NMOSFET의 기판은 상기 제1 구동-하이 전압을 제공하는 전압 공급 회로에 연결된
    드라이버.
  16. 제 14 항에 있어서,
    제2 출력 단자;
    ON 상태에 있을 때에만 제2 구동-하이 전압을 제공하는 전압 공급 회로에 상기 제2 출력 단자로부터의 저 임피던스 경로를 제공하고, OFF 상태에 있을 때 제2 구동-하이 전압을 제공하는 전압 공급 회로에 상기 제2 출력 단자로부터의 고 임피던스 경로를 제공하기 위한 제2 풀업 NMOSFET;
    ON 상태에 있을 때에만 제2 구동-로우 전압을 제공하는 전압 공급 회로에 상기 제2 출력 단자로부터의 저 임피던스 경로를 제공하고, OFF 상태에 있을 때 제2 구동-로우 전압을 제공하는 전압 공급 회로에 상기 제2 출력 단자로부터의 고 임피던스 경로를 제공하기 위한 제2 데이터-구동 풀다운 NMOSFET - 여기서, 상기 제2 풀업 NMOSFET와 상기 제2 데이터-구동 풀다운 NMOSFET는 상기 디지털 입력 전압 신호에 의해 서로에 대해 상보적인 방식으로 ON 상태 및 OFF 상태로 스위칭되도록 상기 입력 단자에 연결됨 - ; 및
    상기 제2 풀업 NMOSFET와 상기 제2 데이터-구동 풀다운 NMOSFET의 기판들을 상기 제2 구동-로우 전압 보다 더 높은 전압으로 바이어스시키기 위한 바이어스 회로
    를 더 포함하고,
    여기서, 상기 제1 및 제2 풀업 NMOSFET는 상기 디지털 입력 전압 신호에 의해 서로에 대해 상보적인 방식으로 ON 상태 및 OFF 상태로 스위칭되도록 상기 입력 단자에 연결되고, 상기 제1 및 제2 데이터-구동 풀다운 NMOSFET는 상기 디지털 입력 전압 신호에 의해 서로에 대해 상보적인 방식으로 ON 상태 및 OFF 상태로 스위칭되도록 상기 입력 단자에 연결된
    드라이버.
  17. 제 16 항에 있어서,
    상기 제1 풀업 NMOSFET와 상기 제1 데이터-구동 풀다운 NMOSFET의 기판들은 상기 제1 구동-하이 전압을 제공하는 전압 공급 회로에 연결되고, 상기 제2 풀업 NMOSFET와 상기 제2 데이터-구동 풀다운 NMOSFET의 기판들은 상기 제2 구동-하이 전압을 제공하는 전압 공급 회로에 연결된
    드라이버.
  18. 제 16 항에 있어서,
    상기 제1 및 제2 구동-로우 전압은 실질적으로 서로 동일하고, 상기 제1 및 제2 구동-하이 전압도 실질적으로 서로 동일한
    드라이버.
  19. 제 18 항에 있어서,
    상기 모든 NMOSFET의 기판은 상기 제1 구동-하이 전압을 제공하는 전압 공급 회로에 연결된
    드라이버.
  20. 제 18 항에 있어서,
    상기 제1 및 제2 구동-로우 전압은 상기 데이터-로우 전압과 실질적으로 동일한
    드라이버.
  21. 제 20 항에 있어서,
    디지털 인에이블 신호를 수신하기 위한 인에이블 단자;
    제1 풀다운 NMOSFET; 및
    제2 풀다운 NMOSFET
    를 더 포함하고,
    여기서, 상기 제1 및 제2 풀다운 NMOSFET는 상기 제1 및 제2 풀다운 NMOSFET의 각각의 게이트에 상기 인에이블 신호의 논리 상태와 동일한 논리 상태로 각각의 전압을 제공하도록 상기 인에이블 단자에 연결되고, 상기 제1 풀다운 NMOSFET는 ON 상태에 있을 때에만 상기 제1 데이터-로우 전압을 제공하는 전압 공급 회로와 상기 제1 출력 단자 사이에 저 임피던스 회로를 제공하고, OFF 상태에 있을 때 상기 제1 데이터-로우 전압을 제공하는 전압 공급 회로와 상기 제1 출력 단자 사이에 고 임피던스 경로를 제공하며, 상기 제2 풀다운 NMOSFET는 ON 상태에 있을 때에만 상기 제2 데이터-로우 전압을 제공하는 전압 공급 회로와 상기 제2 출력 단자 사이에 저 임피던스 회로를 제공하고, OFF 상태에 있을 때 상기 제2 데이터-로우 전압을 제공하는 전압 공급 회로와 상기 제2 출력 단자 사이에 고 임피던스 경로를 제공하며,
    상기 제1 및 제2 데이터-구동 풀다운 NMOSFET는 상기 제1 및 제2 데이터-구동 풀다운 NMOSFET의 각각의 게이트에 상기 인에이블 신호의 논리 상태와 동일한 논리 상태로 각각의 전압을 제공하도록 상기 인에이블 단자에 연결되고,
    상기 제1 및 제2 구동-하이 전압은 상기 데이터-하이 전압 보다 작은
    드라이버.
  22. 제 21 항에 있어서,
    상기 모든 NMOSFET의 기판은 상기 제1 구동-하이 전압을 제공하는 전압 공급 회로에 연결된
    드라이버.
  23. 논리 로우 상태에 있을 때에만 데이터-로우 전압을 갖고 논리 하이 상태에 있을 때에만 데이터-하이 전압을 갖는 디지털 입력 전압 신호- 여기서, 상기 데이터-하이 전압은 상기 데이터-로우 전압 보다 더 큼 - 를 수신하기 위한 입력 단자;
    제1 출력 단자;
    상기 디지털 입력 전압 신호의 논리 상태의 논리적 보수(logical complement)와 동일한 논리 상태의 게이트 전압을 갖도록 상기 입력 단자에 연결되고, 상기 데이터-하이 전압 보다 작은 제1 구동-하이 전압을 제공하는 전압 공급 회로에 연결된 드레인과 상기 제1 출력 단자에 연결된 소스를 구비한 제1 풀업 NMOSFET;
    상기 디지털 입력 전압 신호의 논리 상태와 동일한 논리 상태의 게이트 전압을 갖도록 상기 입력 단자에 연결되고, 상기 제1 출력 단자에 연결된 드레인과 제1 구동-로우 전압을 제공하는 전압 공급 회로에 연결된 소스를 구비한 제1 데이터-구동 풀다운 NMOSFET - 여기서, 상기 제1 풀업 NMOSFET와 상기 제1 데이터-구동 풀다운 NMOSFET의 기판들은 상기 제1 구동-로우 전압 보다 더 크게 되도록 바이어스됨 - ;
    제2 출력 단자;
    상기 디지털 입력 전압 신호의 논리 상태와 동일한 논리 상태의 게이트 전압을 갖도록 상기 입력 단자에 연결되고, 상기 데이터-하이 전압 보다 작은 제2 구동-하이 전압을 제공하는 전압 공급 회로에 연결된 드레인과 상기 제2 출력 단자에 연결된 소스를 구비한 제2 풀업 NMOSFET; 및
    상기 디지털 입력 전압 신호의 논리 상태의 논리적 보수(logical complement)와 동일한 논리 상태의 게이트 전압을 갖도록 상기 입력 단자에 연결되고, 상기 제2 출력 단자에 연결된 드레인과 제2 구동-로우 전압을 제공하는 전압 공급 회로에 연결된 소스를 구비한 제2 데이터-구동 풀다운 NMOSFET - 여기서, 상기 제2 풀업 NMOSFET와 상기 제2 데이터-구동 풀다운 NMOSFET의 기판들은 상기 제2 구동-로우 전압 보다 더 크게 되도록 바이어스됨 - ;
    를 포함하는 드라이버.
  24. 제 23 항에 있어서,
    상기 제1 및 제2 구동-하이 전압은 실질적으로 서로 동일한
    드라이버.
  25. 제 24 항에 있어서,
    상기 제1 및 제2 구동-로우 전압은 상기 데이터-로우 전압과 동일한
    드라이버.
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