JPH0876901A - 電流切換え型バス・ドライバ - Google Patents
電流切換え型バス・ドライバInfo
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- JPH0876901A JPH0876901A JP7209323A JP20932395A JPH0876901A JP H0876901 A JPH0876901 A JP H0876901A JP 7209323 A JP7209323 A JP 7209323A JP 20932395 A JP20932395 A JP 20932395A JP H0876901 A JPH0876901 A JP H0876901A
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- electrode
- current
- source
- signal
- mosfet
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/04106—Modifications for accelerating switching without feedback from the output circuit to the control circuit in field-effect transistor switches
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 差動型バックプレーン・バスをを駆動する回
路、特に、バス上の電圧差がディジタル２進値を表すよ
うにそれらのバスを駆動する回路を提供する。 【解決手段】 本電流切換え型バス・ドライバは入力デ
ィジタル信号を通常一方の２値形態を表す電圧差でバイ
アスされるバスに結合する。本電流切換え型バス・ドラ
イバはカレント・ソース５０８をそのバスの一方のリー
ド線１０２に接続し、カレント・シンク５０９をそのバ
スの他方のリード線１０１に接続することにより、他方
の２値形態の入力ディジタル信号に応答し、それによっ
てそのバスを他方の２値形態を表す電圧差に駆動する。
最初に述べた２値形態の入力ディジタル信号に応答して
本バス・ドライバは上記ソース５０８及びシンク５０９
をバス１０２，１０１から遮断し、そのソース５０８を
シンク５０９に直結する。選択的な切り換えが、上記入
力ディジタル信号により、ＣＭＯＳインバータ、ｎチャ
ンネルＭＯＳＦＥＴ及びＮＰＮトランジスタを使用する
特有なバッファ駆動回路を介して駆動されるｐチャンネ
ルＭＯＳＦＥＴによって実行される。
路、特に、バス上の電圧差がディジタル２進値を表すよ
うにそれらのバスを駆動する回路を提供する。 【解決手段】 本電流切換え型バス・ドライバは入力デ
ィジタル信号を通常一方の２値形態を表す電圧差でバイ
アスされるバスに結合する。本電流切換え型バス・ドラ
イバはカレント・ソース５０８をそのバスの一方のリー
ド線１０２に接続し、カレント・シンク５０９をそのバ
スの他方のリード線１０１に接続することにより、他方
の２値形態の入力ディジタル信号に応答し、それによっ
てそのバスを他方の２値形態を表す電圧差に駆動する。
最初に述べた２値形態の入力ディジタル信号に応答して
本バス・ドライバは上記ソース５０８及びシンク５０９
をバス１０２，１０１から遮断し、そのソース５０８を
シンク５０９に直結する。選択的な切り換えが、上記入
力ディジタル信号により、ＣＭＯＳインバータ、ｎチャ
ンネルＭＯＳＦＥＴ及びＮＰＮトランジスタを使用する
特有なバッファ駆動回路を介して駆動されるｐチャンネ
ルＭＯＳＦＥＴによって実行される。
Description
【０００１】
【発明の属する技術分野】この発明は差動型バックプレ
ーン・バスをを駆動するために使用される回路に関し、
特に、バス上の電圧差がディジタル２進値を表すように
それらのバスを駆動する回路に関する。
ーン・バスをを駆動するために使用される回路に関し、
特に、バス上の電圧差がディジタル２進値を表すように
それらのバスを駆動する回路に関する。
【０００２】
【従来の技術】ＥＣＬ（emitter coupled logic）のた
めの代表的な従来の差動型バスは、マスタが差動型バス
を使用していないときそのバスから遮断される必要があ
る差動型リード線から成る。ＥＣＬはこの遮断をドライ
バの高インピーダンス遮断状態である第３の出力状態を
使用することによって成就する。ＥＣＬタイプの信号レ
ベルを使用するとき、２つの信号路が通常トップ・レー
ル電圧より２ボルト低い固有のＥＣＬ端子電圧に等しい
レベルにバイアスされる。この端子バイアス構成によ
り、上記高インピーダンス遮断状態に入るとき或いはそ
の状態から抜け出るときに、非平衡信号波が伝播するこ
ととなる。上記高インピーダンス遮断状態から抜け出た
後に駆動される第１ビットが非平衡波として伝播するの
で、この第１ビットの電気的特性は差動的に駆動される
信号より極めて低劣である。このことが、上記バスの速
度を抑制する制約の原因となっている。
めの代表的な従来の差動型バスは、マスタが差動型バス
を使用していないときそのバスから遮断される必要があ
る差動型リード線から成る。ＥＣＬはこの遮断をドライ
バの高インピーダンス遮断状態である第３の出力状態を
使用することによって成就する。ＥＣＬタイプの信号レ
ベルを使用するとき、２つの信号路が通常トップ・レー
ル電圧より２ボルト低い固有のＥＣＬ端子電圧に等しい
レベルにバイアスされる。この端子バイアス構成によ
り、上記高インピーダンス遮断状態に入るとき或いはそ
の状態から抜け出るときに、非平衡信号波が伝播するこ
ととなる。上記高インピーダンス遮断状態から抜け出た
後に駆動される第１ビットが非平衡波として伝播するの
で、この第１ビットの電気的特性は差動的に駆動される
信号より極めて低劣である。このことが、上記バスの速
度を抑制する制約の原因となっている。
【０００３】ＥＣＬに付随する別の問題点は、ＥＣＬが
バス上に裁定機能及び制御機能のために使用することが
できるブール関数を具備しないことである。ＥＣＬ中で
もし一方のバス・マスタが論理“０”を表明し、他方の
バス・マスタが論理“１”を表明すると、バス上の信号
は不定となり、且つ、その出力は全くのノイズになる。
ＴＴＬのような非平衡終端型バスはブール関数を供する
が、しかし上記で指摘したようにそのようなバスは高電
力消費の欠陥があるか、或いはノイズ耐性を欠いてい
る。
バス上に裁定機能及び制御機能のために使用することが
できるブール関数を具備しないことである。ＥＣＬ中で
もし一方のバス・マスタが論理“０”を表明し、他方の
バス・マスタが論理“１”を表明すると、バス上の信号
は不定となり、且つ、その出力は全くのノイズになる。
ＴＴＬのような非平衡終端型バスはブール関数を供する
が、しかし上記で指摘したようにそのようなバスは高電
力消費の欠陥があるか、或いはノイズ耐性を欠いてい
る。
【０００４】ＴＴＬやＰＥＣＬ、ＥＣＬ、ＢＴＬ及びＧ
ＴＬのような普通に使用されているインタフェース技術
に付随する更に別の問題点として、それらが、上記論理
状態を表すためにバスを或る所定の電圧に駆動する電圧
切換え型バス・ドライバを使用する点がある。通信用途
においてバスの速度要件が増大するにつれて、１ビット
のタイム・スロット期間が、信号端縁がバックプレーン
長の一部を横断するときの時間の量に接近する。その結
果、上記マスタのうちの一つからの最終ディジタル・ビ
ットが、上記バス上の第２のマスタに関して伝送を開始
するとき、その第２マスタをパスすることができる。も
し第２マスタがバス上にそのマスタが伝送しようとして
いるディジタル２進値を確認すると、その第２マスタか
らの電圧切換え型バス・ドライバは第１マスタからの最
終ビットが終了するまでそのバスに寄与しないこととな
る。このことは、第２マスタ中のバス・ドライバが全タ
イム・スロット期間より短い第１ディジタル・ビットを
生じる原因となり、代表的にはこの短いディジタル・ビ
ットが適切に受信されることが不可能である。
ＴＬのような普通に使用されているインタフェース技術
に付随する更に別の問題点として、それらが、上記論理
状態を表すためにバスを或る所定の電圧に駆動する電圧
切換え型バス・ドライバを使用する点がある。通信用途
においてバスの速度要件が増大するにつれて、１ビット
のタイム・スロット期間が、信号端縁がバックプレーン
長の一部を横断するときの時間の量に接近する。その結
果、上記マスタのうちの一つからの最終ディジタル・ビ
ットが、上記バス上の第２のマスタに関して伝送を開始
するとき、その第２マスタをパスすることができる。も
し第２マスタがバス上にそのマスタが伝送しようとして
いるディジタル２進値を確認すると、その第２マスタか
らの電圧切換え型バス・ドライバは第１マスタからの最
終ビットが終了するまでそのバスに寄与しないこととな
る。このことは、第２マスタ中のバス・ドライバが全タ
イム・スロット期間より短い第１ディジタル・ビットを
生じる原因となり、代表的にはこの短いディジタル・ビ
ットが適切に受信されることが不可能である。
【０００５】従来のバックプレーン・バスに関して上記
で指摘された問題点は、本発明者による同日に米国に出
願された別の発明で "Backplane Bus For Differential
Signals" なる標題のはつめいによって解決される。そ
の発明では、差動信号に対するバックプレーン・バスが
供され、そのバス上を伝送されるべき各ディジタル・ビ
ットに対し２個の信号リード線が存在している。各ディ
ジタル・ビットに対する２個のリード線は、伝送路の各
端の回路網により、それらのリード線の特性インピーダ
ンスで終端され、それら回路網が２個のリード線を各別
に別々のＤＣ電圧にバイアスする。それら２個のリード
線間に通常存在するＤＣ電圧差は二つの２値ディジタル
状態の一方を表す。ディジタル情報が各ディジタル・ビ
ットに対し上記バスの２個のリード線に、電流をそれら
２個のリード線のうちの一方に結合し、且つ、他方の２
値ディジタル状態に応答してそれら２個のリード線のう
ちの他方から電流を引き出す電流切換え型バス・ドライ
バを介して結合されており、その結果、それら２個のリ
ード線間の電圧差が変わる。従って、その新規で有益な
バスに対する電流切換え型バス・ドライバは、二つの２
値ディジタル状態のうちの一方に対しそのバスから遮断
される必要があり、且つ、電流をバスの２個のリード線
のうちの一方に結合し、それら二つの２値ディジタル状
態のうちの他方に対してはバスの２個のリード線のうち
の他方から電流を引き出す必要がある。
で指摘された問題点は、本発明者による同日に米国に出
願された別の発明で "Backplane Bus For Differential
Signals" なる標題のはつめいによって解決される。そ
の発明では、差動信号に対するバックプレーン・バスが
供され、そのバス上を伝送されるべき各ディジタル・ビ
ットに対し２個の信号リード線が存在している。各ディ
ジタル・ビットに対する２個のリード線は、伝送路の各
端の回路網により、それらのリード線の特性インピーダ
ンスで終端され、それら回路網が２個のリード線を各別
に別々のＤＣ電圧にバイアスする。それら２個のリード
線間に通常存在するＤＣ電圧差は二つの２値ディジタル
状態の一方を表す。ディジタル情報が各ディジタル・ビ
ットに対し上記バスの２個のリード線に、電流をそれら
２個のリード線のうちの一方に結合し、且つ、他方の２
値ディジタル状態に応答してそれら２個のリード線のう
ちの他方から電流を引き出す電流切換え型バス・ドライ
バを介して結合されており、その結果、それら２個のリ
ード線間の電圧差が変わる。従って、その新規で有益な
バスに対する電流切換え型バス・ドライバは、二つの２
値ディジタル状態のうちの一方に対しそのバスから遮断
される必要があり、且つ、電流をバスの２個のリード線
のうちの一方に結合し、それら二つの２値ディジタル状
態のうちの他方に対してはバスの２個のリード線のうち
の他方から電流を引き出す必要がある。
【０００６】
【発明が解決しようとする課題】本発明は、一方の２値
形態を表す電圧差でバイアスされるタイプの差動電圧バ
スへ入力ディジタル信号を結合するために有益な電流切
換え型バス・ドライバを提供することを目的とする。
形態を表す電圧差でバイアスされるタイプの差動電圧バ
スへ入力ディジタル信号を結合するために有益な電流切
換え型バス・ドライバを提供することを目的とする。
【０００７】
【課題を解決するための手段】本電流切換え型バス・ド
ライバは入力ディジタル信号を通常一方の２値形態を表
す電圧差でバイアスされるバスに結合する。本電流切換
え型バス・ドライバはカレント・ソースをそのバスの一
方のリード線に接続し、カレント・シンクをそのバスの
他方のリード線に接続することにより、他方の２値形態
の入力ディジタル信号に応答し、それによってそのバス
を上記他方の２値形態を表す電圧差に駆動する。最初に
述べた２値形態の入力ディジタル信号に応答して本バス
・ドライバは上記カレント・ソース及びカレント・シン
クをバスから遮断し、そのカレント・ソースをカレント
・シンクに直結する。選択的な切り換えが、上記入力デ
ィジタル信号により、ＣＭＯＳインバータ、ｎチャンネ
ルＭＯＳＦＥＴ及びＮＰＮトランジスタを使用する特有
なバッファ駆動回路を介して駆動されるｐチャンネルＭ
ＯＳＦＥＴによって実行される。ＭＯＳＦＥＴとＮＰＮ
トランジスタとの組み合わせによって、極めて低い電圧
レベルでバスを動作させることができるカレント・ソー
ス及びカレント・シンクが供される。
ライバは入力ディジタル信号を通常一方の２値形態を表
す電圧差でバイアスされるバスに結合する。本電流切換
え型バス・ドライバはカレント・ソースをそのバスの一
方のリード線に接続し、カレント・シンクをそのバスの
他方のリード線に接続することにより、他方の２値形態
の入力ディジタル信号に応答し、それによってそのバス
を上記他方の２値形態を表す電圧差に駆動する。最初に
述べた２値形態の入力ディジタル信号に応答して本バス
・ドライバは上記カレント・ソース及びカレント・シン
クをバスから遮断し、そのカレント・ソースをカレント
・シンクに直結する。選択的な切り換えが、上記入力デ
ィジタル信号により、ＣＭＯＳインバータ、ｎチャンネ
ルＭＯＳＦＥＴ及びＮＰＮトランジスタを使用する特有
なバッファ駆動回路を介して駆動されるｐチャンネルＭ
ＯＳＦＥＴによって実行される。ＭＯＳＦＥＴとＮＰＮ
トランジスタとの組み合わせによって、極めて低い電圧
レベルでバスを動作させることができるカレント・ソー
ス及びカレント・シンクが供される。
【０００８】
【作用】本発明によれば、入力ディジタル信号が他方の
２値形態を表すとき、カレント・ソースがバスの一方の
リード線に接続され、且つ、カレント・シンクがバスの
他方のリード線に接続され、それによりバス上の電圧差
が上記他方の２値形態を表すように変化する。入力ディ
ジタル信号が最初に述べた２値形態を表しているとき、
カレント・ソース及びカレント・シンクは互いに接続さ
れ、且つ、バスから遮断される。
２値形態を表すとき、カレント・ソースがバスの一方の
リード線に接続され、且つ、カレント・シンクがバスの
他方のリード線に接続され、それによりバス上の電圧差
が上記他方の２値形態を表すように変化する。入力ディ
ジタル信号が最初に述べた２値形態を表しているとき、
カレント・ソース及びカレント・シンクは互いに接続さ
れ、且つ、バスから遮断される。
【０００９】本発明の一態様では、カレント・ソース及
びカレント・シンクが切換え可能に互いに接続される
か、或いはそれらが、各々高いピーク電流でＭＯＳＦＥ
Ｔのゲート電極を駆動するためにＮＰＮトランジスタを
使用する固有のバッファ駆動回路によって駆動されるＭ
ＯＳＦＥＴによってバスに接続され、その結果、バス上
の電圧の高速切換えが確実にされる。
びカレント・シンクが切換え可能に互いに接続される
か、或いはそれらが、各々高いピーク電流でＭＯＳＦＥ
Ｔのゲート電極を駆動するためにＮＰＮトランジスタを
使用する固有のバッファ駆動回路によって駆動されるＭ
ＯＳＦＥＴによってバスに接続され、その結果、バス上
の電圧の高速切換えが確実にされる。
【００１０】本発明の別の態様では、カレント・ソース
及びカレント・シンクがＭＯＳＦＥＴとＮＰＮトランジ
スタとの特有の組み合わせによって供され、その結果、
バス上の差動電圧が他の場合に許容される電圧より低い
電圧範囲でスイングすることが許容される。
及びカレント・シンクがＭＯＳＦＥＴとＮＰＮトランジ
スタとの特有の組み合わせによって供され、その結果、
バス上の差動電圧が他の場合に許容される電圧より低い
電圧範囲でスイングすることが許容される。
【００１１】
【実施例】疑似或いはポジティブ・エミッタ結合論理
（ＰＥＣＬ）信号をＤ2Ｌバックプレーン・バスへ結合
のに有益なタイプの、本発明者による上述の米国出願に
開示されている電流切換え型バス・ドライバを図１に示
す。図２、図３図４及び図５に示される各回路が、図１
に示されているように縦続接続されて、ＰＥＣＬの差動
電圧信号がＢＵＳの信号リード線Ｌ+及びＬ-を動作させ
るようにする装置を供する。この装置全体の動作は、図
２乃至図５の個々の回路の動作についての以下の詳細な
説明によって、より容易に理解されるであろう。
（ＰＥＣＬ）信号をＤ2Ｌバックプレーン・バスへ結合
のに有益なタイプの、本発明者による上述の米国出願に
開示されている電流切換え型バス・ドライバを図１に示
す。図２、図３図４及び図５に示される各回路が、図１
に示されているように縦続接続されて、ＰＥＣＬの差動
電圧信号がＢＵＳの信号リード線Ｌ+及びＬ-を動作させ
るようにする装置を供する。この装置全体の動作は、図
２乃至図５の個々の回路の動作についての以下の詳細な
説明によって、より容易に理解されるであろう。
【００１２】本発明者による上述の米国出願で指摘され
ているように、図１の電流切換え型バス・ドライバの基
本的特徴は、一方のタイプの入力２進値に対しては、カ
レント・ソースをバスの一方の信号リード線に供給し、
且つ、カレント・シンクをそのバスの他方の信号リード
線に供給する。且つ、他方のタイプの入力２進値に対し
てはカレント・ソース及びカレント・シンクをバスから
遮断する。このタスクを達成する図１の装置の一部が図
５の回路中に在り、従って、最初に図５の回路を説明す
るのが本発明を理解するのに最も有益である。残る図２
乃至図４の回路は本装置の入力端におけるＰＥＣＬ信号
の電圧レベルを単に変更し、それらの電力レベルを、そ
れらが上記カレント・ソース及びカレント・シンクを、
図１中の切り換えできるカレント・ソース及びカレント
・シンク・ブロック１１４の入力端におけるライン１１
０乃至１１３上のディジタル信号を用いて高速で効果的
に切り換えることができる。
ているように、図１の電流切換え型バス・ドライバの基
本的特徴は、一方のタイプの入力２進値に対しては、カ
レント・ソースをバスの一方の信号リード線に供給し、
且つ、カレント・シンクをそのバスの他方の信号リード
線に供給する。且つ、他方のタイプの入力２進値に対し
てはカレント・ソース及びカレント・シンクをバスから
遮断する。このタスクを達成する図１の装置の一部が図
５の回路中に在り、従って、最初に図５の回路を説明す
るのが本発明を理解するのに最も有益である。残る図２
乃至図４の回路は本装置の入力端におけるＰＥＣＬ信号
の電圧レベルを単に変更し、それらの電力レベルを、そ
れらが上記カレント・ソース及びカレント・シンクを、
図１中の切り換えできるカレント・ソース及びカレント
・シンク・ブロック１１４の入力端におけるライン１１
０乃至１１３上のディジタル信号を用いて高速で効果的
に切り換えることができる。
【００１３】図５中、固定基準電位Ｖcsは、エミッタ電
極が抵抗器５０２を介して接地電位点に接続されている
ＮＰＮトランジスタ５０１のベース電極に結合されてお
り、その結果、ＮＰＮトランジスタ５０１のコレクタ電
極中に基準電流が生成されている。ＮＰＮトランジスタ
５０１のコレクタ電極はｐチャンネル・エンハンスメン
ト型の金属酸化膜半導体電界効果トランジスタ（metal
oxide semiconductorfield effect transistor；ＭＯＳ
ＦＥＴ）５０３のドレイン電極に接続され、そのドレイ
ン電極から上記基準電流が引き出されている。ｐチャン
ネル・エンハンスメント型ＭＯＳＦＥＴ５０３のゲート
電極はまた、そのドレイン電極に接続され、そのソース
電極はＶs、本実施例では５ボルトに等しい電位Ｖsの正
電位源５１５へ接続されている。ｐチャンネル・エンハ
ンスメント型のＭＯＳＦＥＴ５０４もまた、そのソース
電極がＶsの正電位源５１５へ接続され、そのゲート電
極がｐチャンネル・エンハンスメント型ＭＯＳＦＥＴ５
０３のゲート電極に接続されている。当業者によって容
易に理解できるように、ｐチャンネル・エンハンスメン
ト型ＭＯＳＦＥＴ５０３及び５０４はカレント・ミラー
構成に接続されており、その結果、ｐチャンネル・エン
ハンスメント型ＭＯＳＦＥＴ５０４のドレイン電極から
の電流はｐチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ５０３のドレイン電極からの電流にそれらのゲート電
極の幅比で関連付けられている。ｐチャンネル・エンハ
ンスメント型ＭＯＳＦＥＴ５０３のゲート電極からの電
流は基準電流として使用されるだけであるので、消費電
力を低減するため、その電流は抵抗器５０２の値を選ぶ
ことによってｐチャンネル・エンハンスメント型ＭＯＳ
ＦＥＴ５０４のドレイン電極からの電流の約４分の１に
設定されている。本実施例では、ｐチャンネル・エンハ
ンスメント型ＭＯＳＦＥＴ５０４の所望の電流は約１０
ｍＡであり、上記基準電流は約２．５ｍＡである。従っ
て、ｐチャンネル・エンハンスメント型ＭＯＳＦＥＴ５
０４のゲート電極の幅はｐチャンネル・エンハンスメン
ト型ＭＯＳＦＥＴ５０３のゲート電極の幅の４倍であ
る。
極が抵抗器５０２を介して接地電位点に接続されている
ＮＰＮトランジスタ５０１のベース電極に結合されてお
り、その結果、ＮＰＮトランジスタ５０１のコレクタ電
極中に基準電流が生成されている。ＮＰＮトランジスタ
５０１のコレクタ電極はｐチャンネル・エンハンスメン
ト型の金属酸化膜半導体電界効果トランジスタ（metal
oxide semiconductorfield effect transistor；ＭＯＳ
ＦＥＴ）５０３のドレイン電極に接続され、そのドレイ
ン電極から上記基準電流が引き出されている。ｐチャン
ネル・エンハンスメント型ＭＯＳＦＥＴ５０３のゲート
電極はまた、そのドレイン電極に接続され、そのソース
電極はＶs、本実施例では５ボルトに等しい電位Ｖsの正
電位源５１５へ接続されている。ｐチャンネル・エンハ
ンスメント型のＭＯＳＦＥＴ５０４もまた、そのソース
電極がＶsの正電位源５１５へ接続され、そのゲート電
極がｐチャンネル・エンハンスメント型ＭＯＳＦＥＴ５
０３のゲート電極に接続されている。当業者によって容
易に理解できるように、ｐチャンネル・エンハンスメン
ト型ＭＯＳＦＥＴ５０３及び５０４はカレント・ミラー
構成に接続されており、その結果、ｐチャンネル・エン
ハンスメント型ＭＯＳＦＥＴ５０４のドレイン電極から
の電流はｐチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ５０３のドレイン電極からの電流にそれらのゲート電
極の幅比で関連付けられている。ｐチャンネル・エンハ
ンスメント型ＭＯＳＦＥＴ５０３のゲート電極からの電
流は基準電流として使用されるだけであるので、消費電
力を低減するため、その電流は抵抗器５０２の値を選ぶ
ことによってｐチャンネル・エンハンスメント型ＭＯＳ
ＦＥＴ５０４のドレイン電極からの電流の約４分の１に
設定されている。本実施例では、ｐチャンネル・エンハ
ンスメント型ＭＯＳＦＥＴ５０４の所望の電流は約１０
ｍＡであり、上記基準電流は約２．５ｍＡである。従っ
て、ｐチャンネル・エンハンスメント型ＭＯＳＦＥＴ５
０４のゲート電極の幅はｐチャンネル・エンハンスメン
ト型ＭＯＳＦＥＴ５０３のゲート電極の幅の４倍であ
る。
【００１４】ｐチャンネル・エンハンスメント型のＭＯ
ＳＦＥＴ５０８もまた、そのソース電極がＶsの正電位
源５１５へ接続され、そのゲート電極がｐチャンネル・
エンハンスメント型ＭＯＳＦＥＴ５０３のゲート電極に
接続され、ｐチャンネル・エンハンスメント型ＭＯＳＦ
ＥＴ５０４と等しいゲート電極幅を有している。その結
果、約１０ｍＡの引き写された電流がライン５１６上の
ｐチャンネル・エンハンスメント型ＭＯＳＦＥＴ５０８
のドレイン電極から得られる。この引き写された電流
は、特に選ばれたケースでは以下で述べられる方法でＢ
ＵＳの信号リード線１０２（Ｌ+）上に切り換えられる
こととなる電流である。
ＳＦＥＴ５０８もまた、そのソース電極がＶsの正電位
源５１５へ接続され、そのゲート電極がｐチャンネル・
エンハンスメント型ＭＯＳＦＥＴ５０３のゲート電極に
接続され、ｐチャンネル・エンハンスメント型ＭＯＳＦ
ＥＴ５０４と等しいゲート電極幅を有している。その結
果、約１０ｍＡの引き写された電流がライン５１６上の
ｐチャンネル・エンハンスメント型ＭＯＳＦＥＴ５０８
のドレイン電極から得られる。この引き写された電流
は、特に選ばれたケースでは以下で述べられる方法でＢ
ＵＳの信号リード線１０２（Ｌ+）上に切り換えられる
こととなる電流である。
【００１５】カレント・シンクを供するために、ｐチャ
ンネル・エンハンスメント型ＭＯＳＦＥＴ５０４のドレ
イン電極からの上記引き写された電流はＮＰＮトランジ
スタ５０５のコレクタ電極に結合されている。ＮＰＮト
ランジスタ５０５の上記コレクタ電極はそのＮＰＮトラ
ンジスタ５０５のベース電極に、コレクタ電極がＶsの
正電位源５１５へ接続されているＮＰＮトランジスタ５
０７のベース・エミッタ接合を介して接続されている。
ＮＰＮトランジスタ５０５のエミッタ電極は抵抗器５０
６を介して接地電位点へ接続されている。ＮＰＮトラン
ジスタ５０５と等しいエミッタ領域を持つＮＰＮトラン
ジスタ５０９は、そのベース電極がＮＰＮトランジスタ
５０５のベース電極に接続され、そのエミッタ電極が実
質的に抵抗器５０６と等しい値の抵抗器５１９を介して
接地電位点へ接続されている。ＮＰＮトランジスタ５０
５、５０７及び５０９によりカレント・ミラーとして供
されている回路構成は、ＮＰＮトランジスタ５０９のコ
レクタ電極においてＮＰＮトランジスタ５０５のコレク
タ電極中に流れ込んでいる電流と等しい値を持つライン
５１７上の電流Ｉ-に対するカレント・シンクを供して
いることが、当業者には容易に理解されるであろう。上
記で指摘されているように、ＮＰＮトランジスタ５０５
のコレクタ電極中に流れ込んでいるこの電流はライン５
１６上の電流Ｉ+と値が等しく、従って、Ｉ+のカレント
・ソースの大きさはＩ-のカレント・シンクの大きさと
実質的に等しい。
ンネル・エンハンスメント型ＭＯＳＦＥＴ５０４のドレ
イン電極からの上記引き写された電流はＮＰＮトランジ
スタ５０５のコレクタ電極に結合されている。ＮＰＮト
ランジスタ５０５の上記コレクタ電極はそのＮＰＮトラ
ンジスタ５０５のベース電極に、コレクタ電極がＶsの
正電位源５１５へ接続されているＮＰＮトランジスタ５
０７のベース・エミッタ接合を介して接続されている。
ＮＰＮトランジスタ５０５のエミッタ電極は抵抗器５０
６を介して接地電位点へ接続されている。ＮＰＮトラン
ジスタ５０５と等しいエミッタ領域を持つＮＰＮトラン
ジスタ５０９は、そのベース電極がＮＰＮトランジスタ
５０５のベース電極に接続され、そのエミッタ電極が実
質的に抵抗器５０６と等しい値の抵抗器５１９を介して
接地電位点へ接続されている。ＮＰＮトランジスタ５０
５、５０７及び５０９によりカレント・ミラーとして供
されている回路構成は、ＮＰＮトランジスタ５０９のコ
レクタ電極においてＮＰＮトランジスタ５０５のコレク
タ電極中に流れ込んでいる電流と等しい値を持つライン
５１７上の電流Ｉ-に対するカレント・シンクを供して
いることが、当業者には容易に理解されるであろう。上
記で指摘されているように、ＮＰＮトランジスタ５０５
のコレクタ電極中に流れ込んでいるこの電流はライン５
１６上の電流Ｉ+と値が等しく、従って、Ｉ+のカレント
・ソースの大きさはＩ-のカレント・シンクの大きさと
実質的に等しい。
【００１６】ライン５１６上の電流Ｉ+は、ソース電極
が信号リード線１０２（Ｌ+）に接続され、ゲート電極
がライン１１０上に存在するディジタル信号（ＣＯＨ）
を受信するように接続されているｎチャンネル・エンハ
ンスメント型ＭＯＳＦＥＴ５１０のドレイン電極に接続
されている。ｎチャンネル・エンハンスメント型ＭＯＳ
ＦＥＴ５１０のゲート電極が十分高い正電位で駆動され
にくいときは、電流Ｉ+は上記ＢＵＳの信号リード線１
０２（Ｌ+）にまで通して結合される。同様に、ライン
５１７上の電流Ｉ-は、ドレイン電極が上記ＢＵＳの信
号リード線１０１（Ｌ-）に接続され、ゲート電極がラ
イン１１１上に存在するディジタル信号（ＣＯＬ）を受
信するように接続されているｎチャンネル・エンハンス
メント型ＭＯＳＦＥＴ５１１のソース電極に接続されて
いる。ｎチャンネル・エンハンスメント型ＭＯＳＦＥＴ
５１１のゲート電極が十分高い正電位で駆動されにくい
ときは、上記ＢＵＳ上の信号リード線１０１（Ｌ-）は
ライン５１７上のカレント・シンクＩ-にまで通して接
続される。
が信号リード線１０２（Ｌ+）に接続され、ゲート電極
がライン１１０上に存在するディジタル信号（ＣＯＨ）
を受信するように接続されているｎチャンネル・エンハ
ンスメント型ＭＯＳＦＥＴ５１０のドレイン電極に接続
されている。ｎチャンネル・エンハンスメント型ＭＯＳ
ＦＥＴ５１０のゲート電極が十分高い正電位で駆動され
にくいときは、電流Ｉ+は上記ＢＵＳの信号リード線１
０２（Ｌ+）にまで通して結合される。同様に、ライン
５１７上の電流Ｉ-は、ドレイン電極が上記ＢＵＳの信
号リード線１０１（Ｌ-）に接続され、ゲート電極がラ
イン１１１上に存在するディジタル信号（ＣＯＬ）を受
信するように接続されているｎチャンネル・エンハンス
メント型ＭＯＳＦＥＴ５１１のソース電極に接続されて
いる。ｎチャンネル・エンハンスメント型ＭＯＳＦＥＴ
５１１のゲート電極が十分高い正電位で駆動されにくい
ときは、上記ＢＵＳ上の信号リード線１０１（Ｌ-）は
ライン５１７上のカレント・シンクＩ-にまで通して接
続される。
【００１７】ライン５１６上の電流Ｉ+はまた、ゲート
電極がライン１１２のディジタル信号（ＣＢＨ）を受信
するように接続されているｎチャンネル・エンハンスメ
ント型ＭＯＳＦＥＴ５１２のドレイン電極に接続されて
いる。ｎチャンネル・エンハンスメント型ＭＯＳＦＥＴ
５１２のソース電極は、ゲート電極がライン１１３上の
ディジタル信号（ＣＢＬ）を受信するように接続され、
ソース電極がライン５１７上のカレント・シンクＩ-に
接続されているｎチャンネル・エンハンスメント型ＭＯ
ＳＦＥＴ５１３のドレイン電極に直接接続されている。
ｎチャンネル・エンハンスメント型ＭＯＳＦＥＴ５１２
及び５１３のゲート電極がライン１１２（ＣＢＨ）及び
ライン１１３（ＣＢＬ）上の十分高い正電位で駆動され
にくいときは、上記電流Ｉ+がそれらｎチャンネル・エ
ンハンスメント型ＭＯＳＦＥＴ５１２及び５１３を介し
て上記カレント・シンクＩ-へ結合される。その結果、
ＣＯＨ及びＣＯＬをＣＢＨ及びＣＢＬからずれた位相で
動作させることによって、上記カレント・ソース及びカ
レント・シンクは上記ＢＵＳの信号リード線間に高速で
切り換えられ、且つ、大きな過渡的影響を発生させるこ
と無く上記ＢＵＳから遮断されるようにすることができ
る。その結果、図５の回路は、ＥＣＬやＰＥＣＬのよう
な何らかの他のタイプの論理システムからの信号によっ
ても、それらの信号をｎチャンネル・エンハンスメント
型ＭＯＳＦＥＴ５１０乃至５１３で表されているスイッ
チを動作させるための正確な位相と十分なパワーを持つ
ライン１１０乃至１１３上の信号に変換することによっ
て駆動することができる。
電極がライン１１２のディジタル信号（ＣＢＨ）を受信
するように接続されているｎチャンネル・エンハンスメ
ント型ＭＯＳＦＥＴ５１２のドレイン電極に接続されて
いる。ｎチャンネル・エンハンスメント型ＭＯＳＦＥＴ
５１２のソース電極は、ゲート電極がライン１１３上の
ディジタル信号（ＣＢＬ）を受信するように接続され、
ソース電極がライン５１７上のカレント・シンクＩ-に
接続されているｎチャンネル・エンハンスメント型ＭＯ
ＳＦＥＴ５１３のドレイン電極に直接接続されている。
ｎチャンネル・エンハンスメント型ＭＯＳＦＥＴ５１２
及び５１３のゲート電極がライン１１２（ＣＢＨ）及び
ライン１１３（ＣＢＬ）上の十分高い正電位で駆動され
にくいときは、上記電流Ｉ+がそれらｎチャンネル・エ
ンハンスメント型ＭＯＳＦＥＴ５１２及び５１３を介し
て上記カレント・シンクＩ-へ結合される。その結果、
ＣＯＨ及びＣＯＬをＣＢＨ及びＣＢＬからずれた位相で
動作させることによって、上記カレント・ソース及びカ
レント・シンクは上記ＢＵＳの信号リード線間に高速で
切り換えられ、且つ、大きな過渡的影響を発生させるこ
と無く上記ＢＵＳから遮断されるようにすることができ
る。その結果、図５の回路は、ＥＣＬやＰＥＣＬのよう
な何らかの他のタイプの論理システムからの信号によっ
ても、それらの信号をｎチャンネル・エンハンスメント
型ＭＯＳＦＥＴ５１０乃至５１３で表されているスイッ
チを動作させるための正確な位相と十分なパワーを持つ
ライン１１０乃至１１３上の信号に変換することによっ
て駆動することができる。
【００１８】それらＭＯＳＦＥＴスイッチを急速に飽和
状態に駆動するために必要な電流の量は、かなり高く、
６ｍＡ台のピーク電流である。図４の回路は、それぞれ
ライン１０７及び１０８上の二つのディジタル入力信号
Ｆ+及びＦ-に応答して高いピーク電流をライン１１０乃
至１１３へ供することができる利点を持つ４個の新規な
バッファを有している。図４中、ライン１１０乃至１１
３は、各々、ＮＰＮトランジスタ４００乃至４０３のエ
ミッタ電極にそれぞれ接続されている。これらＮＰＮト
ランジスタ４００乃至４０３のコレクタ電極は全てＶs
の正電位源５１５へ接続されている。ｐチャンネル・エ
ンハンスメント型ＭＯＳＦＥＴ４１０乃至４１３は、ｎ
チャンネル・エンハンスメント型ＭＯＳＦＥＴ４２０乃
至４２３と接続されて４個の標準的な相補型金属酸化膜
半導体（complementary metal oxide semiconductor；
ＣＭＯＳ）インバータを形成している。ＮＰＮトランジ
スタ４００乃至４０３の各ベース電極はそれらインバー
タの内の一つの出力端に接続されている。その結果、も
しｐチャンネル・エンハンスメント型ＭＯＳＦＥＴ４１
０乃至４１３のうちの何れか一つのゲート電極が正電位
源５１５のＶsに対して十分に低い電圧で駆動される
と、そのＭＯＳＦＥＴがその対応するＮＰＮトランジス
タを導通状態へ駆動し、図５中の対応するＭＯＳＦＥＴ
スイッチが遮断される。図４に示されるように、ｐチャ
ンネル・エンハンスメント型ＭＯＳＦＥＴ４１０乃至４
１３はライン１０８上のＦ-信号によって駆動され、そ
れに反してｐチャンネル・エンハンスメント型ＭＯＳＦ
ＥＴ４１２と４１３とはライン１０７上のＦ+信号によ
って駆動されている。
状態に駆動するために必要な電流の量は、かなり高く、
６ｍＡ台のピーク電流である。図４の回路は、それぞれ
ライン１０７及び１０８上の二つのディジタル入力信号
Ｆ+及びＦ-に応答して高いピーク電流をライン１１０乃
至１１３へ供することができる利点を持つ４個の新規な
バッファを有している。図４中、ライン１１０乃至１１
３は、各々、ＮＰＮトランジスタ４００乃至４０３のエ
ミッタ電極にそれぞれ接続されている。これらＮＰＮト
ランジスタ４００乃至４０３のコレクタ電極は全てＶs
の正電位源５１５へ接続されている。ｐチャンネル・エ
ンハンスメント型ＭＯＳＦＥＴ４１０乃至４１３は、ｎ
チャンネル・エンハンスメント型ＭＯＳＦＥＴ４２０乃
至４２３と接続されて４個の標準的な相補型金属酸化膜
半導体（complementary metal oxide semiconductor；
ＣＭＯＳ）インバータを形成している。ＮＰＮトランジ
スタ４００乃至４０３の各ベース電極はそれらインバー
タの内の一つの出力端に接続されている。その結果、も
しｐチャンネル・エンハンスメント型ＭＯＳＦＥＴ４１
０乃至４１３のうちの何れか一つのゲート電極が正電位
源５１５のＶsに対して十分に低い電圧で駆動される
と、そのＭＯＳＦＥＴがその対応するＮＰＮトランジス
タを導通状態へ駆動し、図５中の対応するＭＯＳＦＥＴ
スイッチが遮断される。図４に示されるように、ｐチャ
ンネル・エンハンスメント型ＭＯＳＦＥＴ４１０乃至４
１３はライン１０８上のＦ-信号によって駆動され、そ
れに反してｐチャンネル・エンハンスメント型ＭＯＳＦ
ＥＴ４１２と４１３とはライン１０７上のＦ+信号によ
って駆動されている。
【００１９】本実施例では、各Ｆ信号は約２．５ボルト
を中心に約２．０ボルトの電圧遷移を持つ。即ち、各Ｆ
信号は１．５ボルトから３．５ボルトの間でスイングす
る。ライン１０７かライン１０８の何れかが約３．５ボ
ルトの信号電位を持つと、対応するｐチャンネル・エン
ハンスメント型ＭＯＳＦＥＴ（４１０乃至４１３）は殆
ど電流を導通させず、その結果、対応するｎチャンネル
・エンハンスメント型ＭＯＳＦＥＴ（４２０乃至４２
３）が上記３．５ボルトの電位によって飽和状態へ駆動
されているので、対応するＮＰＮトランジスタもはや導
通することができず、依ってしからざる場合にはその対
応するＮＰＮトランジスタのベース電極に流れ込むであ
ろう電流が効果的に遮断される。
を中心に約２．０ボルトの電圧遷移を持つ。即ち、各Ｆ
信号は１．５ボルトから３．５ボルトの間でスイングす
る。ライン１０７かライン１０８の何れかが約３．５ボ
ルトの信号電位を持つと、対応するｐチャンネル・エン
ハンスメント型ＭＯＳＦＥＴ（４１０乃至４１３）は殆
ど電流を導通させず、その結果、対応するｎチャンネル
・エンハンスメント型ＭＯＳＦＥＴ（４２０乃至４２
３）が上記３．５ボルトの電位によって飽和状態へ駆動
されているので、対応するＮＰＮトランジスタもはや導
通することができず、依ってしからざる場合にはその対
応するＮＰＮトランジスタのベース電極に流れ込むであ
ろう電流が効果的に遮断される。
【００２０】結局、図４の回路は、図５の各ＭＯＳＦＥ
Ｔスイッチが遮断されるように意図されるとき、それら
ＭＯＳＦＥＴスイッチのゲート電極からの電流を遮断す
る必要がある。このタスクを達成するため、ｎチャンネ
ル・エンハンスメント型ＭＯＳＦＥＴ４３０乃至４３３
は、各々、そのドレイン電極がライン１１０乃至１１３
のうちの一つにそれぞれ接続され、そのソース電極が接
地電位点に接続されている。それらＭＯＳＦＥＴ４３０
乃至４３３の各ゲート電極は、図５中の対応するスイッ
チを駆動するＦ信号に接続されている。その結果、ライ
ン１０８上のＦ-信号が３．５ボルト・レベルに駆動さ
れると、ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ４３０と４３１とが飽和状態に駆動され、それによっ
て図５中のｎチャンネル・エンハンスメント型ＭＯＳＦ
ＥＴ５１０と５１１とが遮断される。同様に、ライン１
０７上のＦ+信号が３．５ボルト・レベルに駆動される
と、ｎチャンネル・エンハンスメント型ＭＯＳＦＥＴ４
３２と４３３とが飽和状態に駆動され、それによって図
５中のｎチャンネル・エンハンスメント型ＭＯＳＦＥＴ
５１２と５１３とが遮断される。以上のことを要約する
と、ライン１０８上のＦ-信号に関しては１．５ボルト
の低いレベルによって図５の回路がカレント・ソース及
びカレント・シンクをＢＵＳの信号リード線１０２及び
１０１へ接続するようにされ、且つ、ライン１０７上の
Ｆ+信号に関しては１．５ボルトの低いレベルによって
図５の回路がカレント・ソース及びカレント・シンクを
ＢＵＳの信号リード線１０２及び１０１へ接続するよう
にされる。それらＦ信号の何れかの上の３．５ボルトの
高レベル信号により、その対応するＭＯＳＦＥＴスイッ
チが高速で遮断されるようになる。
Ｔスイッチが遮断されるように意図されるとき、それら
ＭＯＳＦＥＴスイッチのゲート電極からの電流を遮断す
る必要がある。このタスクを達成するため、ｎチャンネ
ル・エンハンスメント型ＭＯＳＦＥＴ４３０乃至４３３
は、各々、そのドレイン電極がライン１１０乃至１１３
のうちの一つにそれぞれ接続され、そのソース電極が接
地電位点に接続されている。それらＭＯＳＦＥＴ４３０
乃至４３３の各ゲート電極は、図５中の対応するスイッ
チを駆動するＦ信号に接続されている。その結果、ライ
ン１０８上のＦ-信号が３．５ボルト・レベルに駆動さ
れると、ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ４３０と４３１とが飽和状態に駆動され、それによっ
て図５中のｎチャンネル・エンハンスメント型ＭＯＳＦ
ＥＴ５１０と５１１とが遮断される。同様に、ライン１
０７上のＦ+信号が３．５ボルト・レベルに駆動される
と、ｎチャンネル・エンハンスメント型ＭＯＳＦＥＴ４
３２と４３３とが飽和状態に駆動され、それによって図
５中のｎチャンネル・エンハンスメント型ＭＯＳＦＥＴ
５１２と５１３とが遮断される。以上のことを要約する
と、ライン１０８上のＦ-信号に関しては１．５ボルト
の低いレベルによって図５の回路がカレント・ソース及
びカレント・シンクをＢＵＳの信号リード線１０２及び
１０１へ接続するようにされ、且つ、ライン１０７上の
Ｆ+信号に関しては１．５ボルトの低いレベルによって
図５の回路がカレント・ソース及びカレント・シンクを
ＢＵＳの信号リード線１０２及び１０１へ接続するよう
にされる。それらＦ信号の何れかの上の３．５ボルトの
高レベル信号により、その対応するＭＯＳＦＥＴスイッ
チが高速で遮断されるようになる。
【００２１】従って、更に要約すると、ライン１０７及
び１０８上のＦ+及びＦ-によって表されている差動電圧
ディジタル信号は、それぞれ上述の米国出願に開示され
ているタイプのＤ2Ｌバスを駆動するために使用するこ
とができる。上記で示されているように、上記Ｆ信号は
約２．５ボルトの中心値の上下に２．０ボルトのスイン
グを有する。周知のディジタル構成のうちの何れか一つ
を図４及び図５の装置を駆動するために使用することが
できるＦ信号に変換することが可能な回路を設計するた
めにこの情報を使用することができることが、当業者に
は容易に理解されるであろう。図１に示されている本実
施例は、ライン１１５及び１１６上の入力信号をポジテ
ィブ或いは疑似ＥＣＬ（ＰＥＣＬ）装置から得ている。
各ＰＥＣＬ信号は、約３．６ボルトの中心電圧の上下に
約０．８ボルトのスイングを有している。図２及び図３
に示されている以降の回路は、入力ＰＥＣＬ信号を図４
のバッファ駆動回路を適切に駆動することが可能なライ
ン１０７及び１０８上のＦ信号に変換する機能を有して
いる。
び１０８上のＦ+及びＦ-によって表されている差動電圧
ディジタル信号は、それぞれ上述の米国出願に開示され
ているタイプのＤ2Ｌバスを駆動するために使用するこ
とができる。上記で示されているように、上記Ｆ信号は
約２．５ボルトの中心値の上下に２．０ボルトのスイン
グを有する。周知のディジタル構成のうちの何れか一つ
を図４及び図５の装置を駆動するために使用することが
できるＦ信号に変換することが可能な回路を設計するた
めにこの情報を使用することができることが、当業者に
は容易に理解されるであろう。図１に示されている本実
施例は、ライン１１５及び１１６上の入力信号をポジテ
ィブ或いは疑似ＥＣＬ（ＰＥＣＬ）装置から得ている。
各ＰＥＣＬ信号は、約３．６ボルトの中心電圧の上下に
約０．８ボルトのスイングを有している。図２及び図３
に示されている以降の回路は、入力ＰＥＣＬ信号を図４
のバッファ駆動回路を適切に駆動することが可能なライ
ン１０７及び１０８上のＦ信号に変換する機能を有して
いる。
【００２２】図２中、約１．８ボルトの固定基準電位
（Ｖcs）はＮＰＮトランジスタ２０１のベース電極に接
続されている。ＮＰＮトランジスタ２０１のエミッタ電
極は抵抗器２０２を介して接地電位点に接続され、その
コレクタ電極はｐチャンネル・エンハンスメント型ＭＯ
ＳＦＥＴ２０３のドレイン電極に接続されている。ＭＯ
ＳＦＥＴ２０３はｐチャンネル・エンハンスメント型Ｍ
ＯＳＦＥＴ２０４と共にカレント・ミラー構成に接続さ
れており、ｐチャンネル・エンハンスメント型ＭＯＳＦ
ＥＴ５０３及び５０４との関連で上記で述べたカレント
・ミラー構成と同様な仕方で作用する。その結果、ＮＰ
Ｎトランジスタ２０１のコレクタ電極に生成される基準
電流がｐチャンネル・エンハンスメント型ＭＯＳＦＥＴ
２０４のドレイン電極から引き写され、この引き写され
た電流はＮＰＮトランジスタ２０５のコレクタ電極に結
合され、引き続いてこのＮＰＮトランジスタ２０５はＮ
ＰＮトランジスタ２０６及び抵抗器２２５に接続され
て、それらが図５中のＮＰＮトランジスタ５０５乃至５
０７に関連して上述したことと同等な仕方で働く構成に
結合されている。その結果、基準電位ＶLSがＮＰＮトラ
ンジスタ２０５のベース電極に生成されている。
（Ｖcs）はＮＰＮトランジスタ２０１のベース電極に接
続されている。ＮＰＮトランジスタ２０１のエミッタ電
極は抵抗器２０２を介して接地電位点に接続され、その
コレクタ電極はｐチャンネル・エンハンスメント型ＭＯ
ＳＦＥＴ２０３のドレイン電極に接続されている。ＭＯ
ＳＦＥＴ２０３はｐチャンネル・エンハンスメント型Ｍ
ＯＳＦＥＴ２０４と共にカレント・ミラー構成に接続さ
れており、ｐチャンネル・エンハンスメント型ＭＯＳＦ
ＥＴ５０３及び５０４との関連で上記で述べたカレント
・ミラー構成と同様な仕方で作用する。その結果、ＮＰ
Ｎトランジスタ２０１のコレクタ電極に生成される基準
電流がｐチャンネル・エンハンスメント型ＭＯＳＦＥＴ
２０４のドレイン電極から引き写され、この引き写され
た電流はＮＰＮトランジスタ２０５のコレクタ電極に結
合され、引き続いてこのＮＰＮトランジスタ２０５はＮ
ＰＮトランジスタ２０６及び抵抗器２２５に接続され
て、それらが図５中のＮＰＮトランジスタ５０５乃至５
０７に関連して上述したことと同等な仕方で働く構成に
結合されている。その結果、基準電位ＶLSがＮＰＮトラ
ンジスタ２０５のベース電極に生成されている。
【００２３】上記固定基準電位Ｖcsもまた、各エミッタ
電極がそれぞれ抵抗器２０８及び２２４を介して接地電
位点に接続されているＮＰＮトランジスタ２０７及び２
２３のベース電極に接続されている。ＮＰＮトランジス
タ２０７のコレクタ電極への電流は、コレクタ電極が
５．０ボルト電位源５１５に接続され、ベース電極がＰ
ＥＣＬ-信号を受信するためにライン１１６へ接続され
ているＮＰＮトランジスタ２０９のエミッタ電極から引
き出されている。ＮＰＮトランジスタ２０９によって形
成されているエミッタ・フォロワ段は単に上記ＰＥＣＬ
-信号を１ボルトだけ低下させる。同様な方法で、ＮＰ
Ｎトランジスタ２１９は、ライン１１５上のＰＥＣＬ+
信号を受信してその電位を低下させるためにその電流を
ＮＰＮトランジスタ２２３のコレクタ電極中に流し込む
エミッタ・フォロワ段を供する。
電極がそれぞれ抵抗器２０８及び２２４を介して接地電
位点に接続されているＮＰＮトランジスタ２０７及び２
２３のベース電極に接続されている。ＮＰＮトランジス
タ２０７のコレクタ電極への電流は、コレクタ電極が
５．０ボルト電位源５１５に接続され、ベース電極がＰ
ＥＣＬ-信号を受信するためにライン１１６へ接続され
ているＮＰＮトランジスタ２０９のエミッタ電極から引
き出されている。ＮＰＮトランジスタ２０９によって形
成されているエミッタ・フォロワ段は単に上記ＰＥＣＬ
-信号を１ボルトだけ低下させる。同様な方法で、ＮＰ
Ｎトランジスタ２１９は、ライン１１５上のＰＥＣＬ+
信号を受信してその電位を低下させるためにその電流を
ＮＰＮトランジスタ２２３のコレクタ電極中に流し込む
エミッタ・フォロワ段を供する。
【００２４】ＮＰＮトランジスタ２０５のベース電極上
の基準電位ＶLSは、各々そのエミッタ電極が抵抗器２１
２、２１４及び２２２をそれぞれ介して接地電位点に接
続されているＮＰＮトランジスタ２１１、２１３及び２
２１のベース電極に結合され、その結果、それらのコレ
クタ電極へ電流を引き入れる更に３個のカレント・シン
クを形成している。ＮＰＮトランジスタ２１０と２２０
とはそれらカレント・シンクのうちの２個に接続され、
上記第１エミッタ・フォロワ段からの上記ＰＥＣＬ-及
びＰＥＣＬ+信号を更に或る電圧だけ低下させる更に２
個のエミッタ・フォロワを形成している。その結果ＮＰ
Ｎトランジスタ２１０及び２２０のエミッタ電極で得ら
れるディジタル信号により、元のＰＥＣＬ信号の３．６
ボルトに較べ、約１．６ボルトを持つ中心電位が得られ
る。
の基準電位ＶLSは、各々そのエミッタ電極が抵抗器２１
２、２１４及び２２２をそれぞれ介して接地電位点に接
続されているＮＰＮトランジスタ２１１、２１３及び２
２１のベース電極に結合され、その結果、それらのコレ
クタ電極へ電流を引き入れる更に３個のカレント・シン
クを形成している。ＮＰＮトランジスタ２１０と２２０
とはそれらカレント・シンクのうちの２個に接続され、
上記第１エミッタ・フォロワ段からの上記ＰＥＣＬ-及
びＰＥＣＬ+信号を更に或る電圧だけ低下させる更に２
個のエミッタ・フォロワを形成している。その結果ＮＰ
Ｎトランジスタ２１０及び２２０のエミッタ電極で得ら
れるディジタル信号により、元のＰＥＣＬ信号の３．６
ボルトに較べ、約１．６ボルトを持つ中心電位が得られ
る。
【００２５】ＮＰＮトランジスタ２１３のコレクタ電極
へ流れる電流は、各々そのコレクタ電極が抵抗器２１７
及び２１８をそれぞれ介して接続されて差動増幅段を形
成しているＮＰＮトランジスタ２１５及び２１６のそれ
らエミッタ電極から引き出されている。この差動増幅段
の入力端（即ち、ＮＰＮトランジスタ２１５及び２１６
のベース電極）はＮＰＮトランジスタ２１０及び２２０
のエミッタ電極の信号を受信するように接続されてい
る。その増幅信号は図１中のライン１０４及び１０５上
に供されているＤ+及びＤ-信号である。これら増幅信号
は約３．５ボルトを中心として約２ボルトのスイングを
有する。
へ流れる電流は、各々そのコレクタ電極が抵抗器２１７
及び２１８をそれぞれ介して接続されて差動増幅段を形
成しているＮＰＮトランジスタ２１５及び２１６のそれ
らエミッタ電極から引き出されている。この差動増幅段
の入力端（即ち、ＮＰＮトランジスタ２１５及び２１６
のベース電極）はＮＰＮトランジスタ２１０及び２２０
のエミッタ電極の信号を受信するように接続されてい
る。その増幅信号は図１中のライン１０４及び１０５上
に供されているＤ+及びＤ-信号である。これら増幅信号
は約３．５ボルトを中心として約２ボルトのスイングを
有する。
【００２６】図３では、図２からのＶLSの基準電位がラ
イン３０１を経由して、各々エミッタ電極が抵抗器３０
３及び３０５をそれぞれ介して接地電位点へ接続されて
いるＮＰＮトランジスタ３０２及び３０４のベース電極
に接続されている。その結果得られたカレント・シンク
によりＮＰＮトランジスタ３０２及び３０４のコレクタ
電極へ引き込まれる電流は、各々コレクタ電極が正電位
源５１５へ接続されて更に２個のエミッタ・フォロワ段
を形成しているＮＰＮトランジスタ３０６及び３０７の
エミッタ電極から引き出される。ライン１０４及び１０
５上のＤ+及びＤ-信号はＮＰＮトランジスタ３０６及び
３０７のベース電極にそれぞれ結合されている。その結
果、図２からの増幅されたディジタルＤ信号は更に或る
電圧だけ低下され、ライン１０７及び１０８上に上記Ｆ
+及びＦ-信号が供される。上記で指摘したように、これ
らＦ信号はここで約２．５ボルトを中心電圧とし約２ボ
ルトのスイングを持つ信号となり、図４のバッファ駆動
回路を駆動するのに適切な電位を有する。
イン３０１を経由して、各々エミッタ電極が抵抗器３０
３及び３０５をそれぞれ介して接地電位点へ接続されて
いるＮＰＮトランジスタ３０２及び３０４のベース電極
に接続されている。その結果得られたカレント・シンク
によりＮＰＮトランジスタ３０２及び３０４のコレクタ
電極へ引き込まれる電流は、各々コレクタ電極が正電位
源５１５へ接続されて更に２個のエミッタ・フォロワ段
を形成しているＮＰＮトランジスタ３０６及び３０７の
エミッタ電極から引き出される。ライン１０４及び１０
５上のＤ+及びＤ-信号はＮＰＮトランジスタ３０６及び
３０７のベース電極にそれぞれ結合されている。その結
果、図２からの増幅されたディジタルＤ信号は更に或る
電圧だけ低下され、ライン１０７及び１０８上に上記Ｆ
+及びＦ-信号が供される。上記で指摘したように、これ
らＦ信号はここで約２．５ボルトを中心電圧とし約２ボ
ルトのスイングを持つ信号となり、図４のバッファ駆動
回路を駆動するのに適切な電位を有する。
【００２７】上記において述べられていることは本発明
の一実施例である。本技術分野の当業者が、本発明の精
神及び範囲を逸脱すること無く、この実施例から種々の
変更を為すことが可能であろう。例えば、多くの他のタ
イプの回路を、ＰＥＣＬ信号か或いは他の形態のディジ
タル信号かの何れかを図４のバッファ増幅器を駆動する
ための適切な大きさと極性を持つ信号に変換するために
使用することができる。
の一実施例である。本技術分野の当業者が、本発明の精
神及び範囲を逸脱すること無く、この実施例から種々の
変更を為すことが可能であろう。例えば、多くの他のタ
イプの回路を、ＰＥＣＬ信号か或いは他の形態のディジ
タル信号かの何れかを図４のバッファ増幅器を駆動する
ための適切な大きさと極性を持つ信号に変換するために
使用することができる。
【００２８】
【発明の効果】以上説明したように、本発明は、一方の
２値形態を表す電圧差でバイアスされるタイプの差動電
圧バスへ入力ディジタル信号を結合するために有益な電
流切換え型バス・ドライバを提供することができる効果
がある。
２値形態を表す電圧差でバイアスされるタイプの差動電
圧バスへ入力ディジタル信号を結合するために有益な電
流切換え型バス・ドライバを提供することができる効果
がある。
【００２９】なお、特許請求の範囲に記載した参照符号
は発明の理解を容易にするためのものであり、特許請求
の範囲を制限するように理解されるべきものではない。
は発明の理解を容易にするためのものであり、特許請求
の範囲を制限するように理解されるべきものではない。
【図１】 完全な回路摸式図を得るために以下の図２乃
至図５が組み入れられる仕方を示す電流切換え型バス・
ドライバの全体構成を示すブロック図である。
至図５が組み入れられる仕方を示す電流切換え型バス・
ドライバの全体構成を示すブロック図である。
【図２】 入力ＰＥＣＬ信号を処理するために使用され
るレベル・シフタ及び増幅器を含む回路を示す模式図で
ある。
るレベル・シフタ及び増幅器を含む回路を示す模式図で
ある。
【図３】 図２の回路の出力端の信号レベルを更にシフ
トするために使用されるレベル・シフタの模式図であ
る。
トするために使用されるレベル・シフタの模式図であ
る。
【図４】 図３の回路からのレベル・シフトされた信号
を図５のＭＯＳＦＥＴスイッチのゲート電極を充分に駆
動するピーク電流を持つ信号に変換するために使用され
るバッファ駆動回路の模式図である。
を図５のＭＯＳＦＥＴスイッチのゲート電極を充分に駆
動するピーク電流を持つ信号に変換するために使用され
るバッファ駆動回路の模式図である。
【図５】 カレント・ソース及びカレント・シンクをバ
スのリード線へ接続するか或いはバスから遮断状態でカ
レント・ソースをカレント・シンクへ接続するＭＯＳＦ
ＥＴを駆動するために使用されるカレント・ソース及び
カレント・シンクの模式図である。
スのリード線へ接続するか或いはバスから遮断状態でカ
レント・ソースをカレント・シンクへ接続するＭＯＳＦ
ＥＴを駆動するために使用されるカレント・ソース及び
カレント・シンクの模式図である。
１０１ 信号リード線 １０２ 信号リード線 １０３ レベル・シフタ及び増幅器ブロック １０４ ライン １０５ ライン １０６ レベル・シフタ・ブロック １０７ ライン １０８ ライン １０９ バッファ・ドライバ・ブロック １１０ ライン １１１ ライン １１２ ライン １１３ ライン １１４ 切換えできるカレント・ソース及びカレント・
シンク・ブロック １１５ ライン １１６ ライン ２０１ ＮＰＮトランジスタ ２０２ 抵抗器 ２０３ ｐチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ２０４ ｐチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ２０５ ＮＰＮトランジスタ ２０６ ＮＰＮトランジスタ ２０７ ＮＰＮトランジスタ ２０８ 抵抗器 ２０９ ＮＰＮトランジスタ ２１０ ＮＰＮトランジスタ ２１１ ＮＰＮトランジスタ ２１２ 抵抗器 ２１３ ＮＰＮトランジスタ ２１４ 抵抗器 ２１５ ＮＰＮトランジスタ ２１６ ＮＰＮトランジスタ ２１７ 抵抗器 ２１８ 抵抗器 ２１９ ＮＰＮトランジスタ ２２０ ＮＰＮトランジスタ ２２１ ＮＰＮトランジスタ ２２２ 抵抗器 ２２３ ＮＰＮトランジスタ ２２４ 抵抗器 ２２５ 抵抗器 ３０１ ライン ３０２ ＮＰＮトランジスタ ３０３ 抵抗器 ３０４ ＮＰＮトランジスタ ３０５ 抵抗器 ３０６ ＮＰＮトランジスタ ３０７ ＮＰＮトランジスタ ４００ ＮＰＮトランジスタ ４０１ ＮＰＮトランジスタ ４０２ ＮＰＮトランジスタ ４０３ ＮＰＮトランジスタ ４１０ ｐチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ４１１ ｐチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ４１２ ｐチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ４１３ ｐチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ４２０ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ４２１ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ４２２ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ４２３ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ４３０ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ４３１ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ４３２ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ４３３ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ５０１ ＮＰＮトランジスタ ５０２ 抵抗器 ５０３ ｐチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ５０４ ｐチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ５０５ ＮＰＮトランジスタ ５０６ 抵抗器 ５０７ ＮＰＮトランジスタ ５０８ ｐチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ５０９ ＮＰＮトランジスタ ５１０ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ５１１ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ５１２ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ５１３ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ５１５ 正電位源 ５１６ ライン ５１７ ライン ５１９ 抵抗器
シンク・ブロック １１５ ライン １１６ ライン ２０１ ＮＰＮトランジスタ ２０２ 抵抗器 ２０３ ｐチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ２０４ ｐチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ２０５ ＮＰＮトランジスタ ２０６ ＮＰＮトランジスタ ２０７ ＮＰＮトランジスタ ２０８ 抵抗器 ２０９ ＮＰＮトランジスタ ２１０ ＮＰＮトランジスタ ２１１ ＮＰＮトランジスタ ２１２ 抵抗器 ２１３ ＮＰＮトランジスタ ２１４ 抵抗器 ２１５ ＮＰＮトランジスタ ２１６ ＮＰＮトランジスタ ２１７ 抵抗器 ２１８ 抵抗器 ２１９ ＮＰＮトランジスタ ２２０ ＮＰＮトランジスタ ２２１ ＮＰＮトランジスタ ２２２ 抵抗器 ２２３ ＮＰＮトランジスタ ２２４ 抵抗器 ２２５ 抵抗器 ３０１ ライン ３０２ ＮＰＮトランジスタ ３０３ 抵抗器 ３０４ ＮＰＮトランジスタ ３０５ 抵抗器 ３０６ ＮＰＮトランジスタ ３０７ ＮＰＮトランジスタ ４００ ＮＰＮトランジスタ ４０１ ＮＰＮトランジスタ ４０２ ＮＰＮトランジスタ ４０３ ＮＰＮトランジスタ ４１０ ｐチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ４１１ ｐチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ４１２ ｐチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ４１３ ｐチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ４２０ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ４２１ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ４２２ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ４２３ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ４３０ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ４３１ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ４３２ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ４３３ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ５０１ ＮＰＮトランジスタ ５０２ 抵抗器 ５０３ ｐチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ５０４ ｐチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ５０５ ＮＰＮトランジスタ ５０６ 抵抗器 ５０７ ＮＰＮトランジスタ ５０８ ｐチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ５０９ ＮＰＮトランジスタ ５１０ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ５１１ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ５１２ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ５１３ ｎチャンネル・エンハンスメント型ＭＯＳＦＥ
Ｔ ５１５ 正電位源 ５１６ ライン ５１７ ライン ５１９ 抵抗器
Claims (11)
- 【請求項１】 入力ディジタル論理信号を２個の信号リ
ード線（１０１，１０２）から成るバスに結合する電流
切換え型バス・ドライバであって、本電流切換え型バス
・ドライバがカレント・ソースを供する手段（５０８）
と、 カレント・シンクを供する手段（５０９）と、 一方の２値形態の入力ディジタル論理信号に応答して前
記カレント・ソース手段を前記２個の信号リード線のう
ちの一方に結合し、前記カレント・シンク手段を前記２
個の信号リード線のうちの他方に結合する手段（５１
０，５１１）と、 他方の２値形態の入力ディジタル論理信号応答して前記
カレント・ソース手段を前記カレント・シンク手段に結
合する手段（５１２，５１３）、とを包含することを特
徴とする電流切換え型バス・ドライバ。 - 【請求項２】 前記カレント・ソース手段（５１６）を
前記２個の信号リード線のうちの一方（１０２）に結合
し、前記カレント・シンク手段（５０９）を前記２個の
信号リード線のうちの他方（１０１）に結合する手段
に、各々がソース電極とドレイン電極並びにゲート電極
を有する第１及び第２の金属酸化膜半導体電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）（５１０，５１１）が包含さ
れ、前記第１ＭＯＳＦＥＴのドレイン電極及びソース電
極は前記カレント・ソース手段と前記２個の信号リード
線のうちの一方との間に接続され、前記第２ＭＯＳＦＥ
Ｔのドレイン電極及びソース電極は前記カレント・シン
ク手段と前記２個の信号リード線のうちの他方との間に
接続され、更に前記入力ディジタル論理信号を前記第１
及び第２のＭＯＳＦＥＴのゲート電極に選択的に結合す
る手段（１１０，１１１）が包含されていることを特徴
とする、請求項１に記載の電流切換え型バス・ドライ
バ。 - 【請求項３】 前記カレント・ソース手段を前記カレン
ト・シンク手段に結合する手段に、各々がソース電極と
ドレイン電極並びにゲート電極を有する第３及び第４の
ＭＯＳＦＥＴ（５１２，５１３）、これら第３及び第４
のＭＯＳＦＥＴのドレイン電極及びソース電極を前記カ
レント・ソース手段（５０８）及びカレント・シンク手
段（５０９）に直列に接続して前記第３ＭＯＳＦＥＴの
ソース電極（５１２）が前記第４ＭＯＳＦＥＴ（５１
３）のドレイン電極に直接接続されるようにする手段、
及び、前記入力ディジタル論理信号を前記第３及び第４
のＭＯＳＦＥＴのゲート電極に選択的に結合する手段
（１１２，１１３）が包含されていることを特徴とす
る、請求項２に記載の電流切換え型バス・ドライバ。 - 【請求項４】 前記入力ディジタル論理信号を前記第１
及び第２のＭＯＳＦＥＴのゲート電極に選択的に結合す
る手段に、各々が入力端及び出力端を持つ相補型金属酸
化膜半導体（ＣＭＯＳ）インバータを包含する一対のバ
ッファ駆動回路、前記入力ディジタル論理信号を前記Ｃ
ＭＯＳインバータの入力端に結合する手段、エミッタ電
極とベース電極並びにコレクタ電極を持ち前記コレクタ
電極が正電位源を受けるように接続され且つ前記ベース
電極が前記ＣＭＯＳインバータの出力端に接続されてい
るＮＰＮトランジスタ、ドレイン電極とソース電極並び
にゲート電極を持ち前記ドレイン電極が前記ＮＰＮトラ
ンジスタのエミッタ電極に接続され、前記ソース電極が
接地電位を受けるように接続され且つ前記ゲート電極が
前記ＣＭＯＣインバータの入力端に接続されてＮチャネ
ルＭＯＳＦＥＴが包含されていることを特徴とする、請
求項３に記載の電流切換え型バス・ドライバ。 - 【請求項５】 入力ディジタル論理信号を２個の信号リ
ード線（１０１，１０２）から成るバスに結合する電流
切換え型バス・ドライバであって、本電流切換え型バス
・ドライバが、 カレント・ソースを供する手段（５０８）と、 カレント・シンクを供する手段（５０９）と、 前記入力ディジタル論理信号を受信し、その信号の一方
の２値形態にのみ応答して前記カレント・ソース手段を
前記２個の信号リード線のうちの一方に結合し、前記カ
レント・シンク手段を前記２個の信号リード線のうちの
他方に結合するように接続されている２個の制御信号入
力端を持つ選択スイッチング手段（５１０，５１１）、
とを包含することを特徴とする電流切換え型バス・ドラ
イバ。 - 【請求項６】 前記選択スイッチング手段に、各々がソ
ース電極とドレイン電極並びにゲート電極を有する第１
及び第２の金属酸化膜半導体電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）（５１０，５１１）が包含され、前記第１
ＭＯＳＦＥＴ（５１０）のドレイン電極及びソース電極
は前記カレント・ソース手段（５０８）と前記２個の信
号リード線のうちの一方との間に接続され、前記第２Ｍ
ＯＳＦＥＴ（５１１）のドレイン電極及びソース電極は
前記カレント・シンク手段（５０９）と前記２個の信号
リード線のうちの他方との間に接続され、更に前記入力
ディジタル論理信号を前記第１及び第２のＭＯＳＦＥＴ
のゲート電極に選択的に結合する手段（１１０，１１
１）が包含されていることを特徴とする、請求項５に記
載の電流切換え型バス・ドライバ。 - 【請求項７】 前記選択スイッチング手段には、更に、
各々がソース電極とドレイン電極並びにゲート電極を有
する第３及び第４のＭＯＳＦＥＴ（５１２，５１３）、
これら第３及び第４のＭＯＳＦＥＴのドレイン電極及び
ソース電極を前記カレント・ソース手段（５０８）及び
カレント・シンク手段（５０９）に直列に接続して前記
第３ＭＯＳＦＥＴのソース電極が前記第４ＭＯＳＦＥＴ
のドレイン電極に直接接続されるようにする手段、及び
前記入力ディジタル論理信号を前記第３及び第４のＭＯ
ＳＦＥＴのゲート電極に選択的に結合する手段（１１
２，１１３）が包含されていることを特徴とする、請求
項６に記載の電流切換え型バス・ドライバ。 - 【請求項８】 前記入力ディジタル論理信号を前記第１
及び第２のＭＯＳＦＥＴのゲート電極に選択的に結合す
る手段に、各々が入力端及び出力端を持つ相補型金属酸
化膜半導体（ＣＭＯＳ）インバータを包含する一対のバ
ッファ駆動回路、前記入力ディジタル論理信号を前記Ｃ
ＭＯＳインバータの入力端に結合する手段、エミッタ電
極とベース電極並びにコレクタ電極を持ち前記コレクタ
電極が正電位源を受けるように接続され且つ前記ベース
電極が前記ＣＭＯＳインバータの出力端に接続されてい
るＮＰＮトランジスタ、ドレイン電極とソース電極並び
にゲート電極を持ち前記ドレイン電極が前記ＮＰＮトラ
ンジスタのエミッタ電極に接続され、前記ソース電極が
接地電位を受けるように接続され、且つ前記ゲート電極
が前記ＣＭＯＣインバータの入力端に接続されてＮチャ
ネルＭＯＳＦＥＴが包含されていることを特徴とする、
請求項７に記載の電流切換え型バス・ドライバ。 - 【請求項９】 前記カレント・ソース手段が、ソース電
極とドレイン電極並びにゲート電極を有する第１のＰチ
ャネルＭＯＳＦＥＴ（５０３）、エミッタ電極とベース
電極並びにコレクタ電極を有するＮＰＮトランジスタ
（５０１）、前記エミッタ電極と接地電位点との間に接
続されている抵抗素子（５０２）、基準電位を前記ＮＰ
Ｎトランジスタのベース電極に接続する手段、前記ソー
ス電極を電位源に接続する手段、前記ドレイン電極及び
ゲート電極を前記コレクタ電極へ直接接続して前記ドレ
イン電極から前記コレクタ電極への基準電流が生成され
るようにする手段、ソース電極とドレイン電極並びにゲ
ート電極を有する第２のＰチャネルＭＯＳＦＥＴ（５０
８）、この第２のＰチャネルＭＯＳＦＥＴのドレイン電
極を前記電位源に接続する手段、及びこの第２のＰチャ
ネルＭＯＳＦＥＴのゲート電極を前記第１ＰチャネルＭ
ＯＳＦＥＴのゲート電極に直接接続して前記第２Ｐチャ
ネルＭＯＳＦＥＴのドレイン電極にカレント・ソースが
形成されるようにする手段、を包含することを特徴とす
る、請求項１または５の何れかに記載の電流切換え型バ
ス・ドライバ。 - 【請求項１０】 前記カレント・シンク手段が、ソース
電極とドレイン電極並びにゲート電極を有する第３のＰ
チャネルＭＯＳＦＥＴ（５０４）、前記第３Ｐチャネル
ＭＯＳＦＥＴのソース電極を前記電位源に接続する手
段、前記第３ＰチャネルＭＯＳＦＥＴのゲート電極を前
記第１ＭＯＳＦＥＴ（５０３）のゲート電極に接続する
手段、エミッタ電極とベース電極並びにコレクタ電極を
有する第２ＮＰＮトランジスタ（５０５）、前記第２ト
ランジスタのエミッタ電極と前記接地電位点との間に接
続されている第２の抵抗素子（５０６）、前記第２トラ
ンジスタのコレクタ電極を前記第３ＭＯＳＦＥＴのドレ
イン電極へ直接接続する手段、ベース電極が前記第３Ｍ
ＯＳＦＥＴのドレイン電極に接続され、エミッタ電極が
へ前記第２トランジスタのベース電極に接続され、コレ
クタ電極が前記電位源へ接続されている第３のＮＰＮト
ランジスタ（５０７）、第３の抵抗素子（５１９）、及
びエミッタ電極が前記第３の抵抗素子を介して接地電位
点へ接続され、ベース電極が前記第２トランジスタのベ
ース電極に接続されている第４のＮＰＮトランジスタ
（５０９）とから成り、前記第４トランジスタが前記接
地電位点に関してカレント・シンクを供することを特徴
とする、請求項９に記載の電流切換え型バス・ドライ
バ。 - 【請求項１１】 入力ディジタル信号に応答して高いピ
ーク電流を持つスイッチング信号を高インピーダンス端
に供給するバッファ駆動回路であって、該バッファ駆動
回路が、入力端と出力端とを有するＣＭＯＳインバー
タ、前記入力ディジタル信号を前記ＣＭＯＳインバータ
の入力端に結合する手段、エミッタ電極とベース電極並
びにコレクタ電極を有し、そのコレクタ電極が正電位源
を受けるように接続され、そのベース電極が前記ＣＭＯ
Ｓインバータの出力端に接続されているＮＰＮトランジ
スタ、ソース電極とドレイン電極並びにゲート電極を有
するＮチャネルＭＯＳＦＥＴ、このＮチャネルＭＯＳＦ
ＥＴのゲート電極を前記ＣＭＯＳインバータの入力端に
接続する手段、前記ＮチャネルＭＯＳＦＥＴのドレイン
電極を接地電位点に接続する手段、及び、前記Ｎチャネ
ルＭＯＳＦＥＴのソース電極を前記ＮＰＮトランジスタ
のエミッタ電極に直接接続する手段とから成ることを特
徴とするバッファ駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US281057 | 1994-07-27 | ||
| US08/281,057 US5450026A (en) | 1994-07-27 | 1994-07-27 | Current mode driver for differential bus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0876901A true JPH0876901A (ja) | 1996-03-22 |
Family
ID=23075769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7209323A Pending JPH0876901A (ja) | 1994-07-27 | 1995-07-26 | 電流切換え型バス・ドライバ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5450026A (ja) |
| EP (1) | EP0698979A3 (ja) |
| JP (1) | JPH0876901A (ja) |
| CA (1) | CA2152109A1 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3640703B2 (ja) * | 1995-05-24 | 2005-04-20 | 株式会社ルネサステクノロジ | バス駆動回路、レシーバ回路およびバスシステム |
| US5699013A (en) * | 1995-12-11 | 1997-12-16 | Thomson Consumer Electronics, Inc. | Tri-state audio differential driver |
| US5880689A (en) * | 1995-12-11 | 1999-03-09 | Massachusetts Institute Of Technology | Balanced digital-to-analog converter |
| US5767699A (en) * | 1996-05-28 | 1998-06-16 | Sun Microsystems, Inc. | Fully complementary differential output driver for high speed digital communications |
| US5959481A (en) * | 1997-02-18 | 1999-09-28 | Rambus Inc. | Bus driver circuit including a slew rate indicator circuit having a one shot circuit |
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| US6184714B1 (en) | 1998-02-25 | 2001-02-06 | Vanguard International Semiconductor Corporation | Multiple-bit, current mode data bus |
| US6194949B1 (en) * | 1998-03-04 | 2001-02-27 | Nortel Networks Limited | Driver circuit for high speed data |
| KR100307634B1 (ko) | 1998-11-04 | 2001-11-07 | 윤종용 | 전류제어 회로 및 이를 구비하는 패킷 방식 반도체 메모리장치 |
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| US7554829B2 (en) | 1999-07-30 | 2009-06-30 | Micron Technology, Inc. | Transmission lines for CMOS integrated circuits |
| JP3498042B2 (ja) * | 2000-06-05 | 2004-02-16 | Ｎｅｃエレクトロニクス株式会社 | 電子機器及びそれを備えた電子機器システム |
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