JP2858270B2 - Ｅｃｌ／ｃｍｌ擬似レール回路、カットオフドライバ回路及びラッチ回路 - Google Patents
Ｅｃｌ／ｃｍｌ擬似レール回路、カットオフドライバ回路及びラッチ回路Info
- Publication number
- JP2858270B2 JP2858270B2 JP2184394A JP18439490A JP2858270B2 JP 2858270 B2 JP2858270 B2 JP 2858270B2 JP 2184394 A JP2184394 A JP 2184394A JP 18439490 A JP18439490 A JP 18439490A JP 2858270 B2 JP2858270 B2 JP 2858270B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- rail
- pseudo
- node
- clamp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は、差動ゲート乃至はバッファを具備するエミ
ッタ結合論理及び電流モード論理（ECL/CML）回路に関
するものである。本発明は、差動ゲートと高電位レベル
パワーレールとの間に結合した擬似レール回路を提供し
ている。本発明は、ECL/CMLカットオフドライバ回路と
して適用可能なものであり、且つ、例えば、ラッチした
データをカットオフ状態に保存するためのラッチ回路に
おいて有用なものである。本発明は、更に、例えば、３
値論理及び多値論理回路等においてマルチレベルの電圧
信号を必要とする論理回路に適用可能なものである。
ッタ結合論理及び電流モード論理（ECL/CML）回路に関
するものである。本発明は、差動ゲートと高電位レベル
パワーレールとの間に結合した擬似レール回路を提供し
ている。本発明は、ECL/CMLカットオフドライバ回路と
して適用可能なものであり、且つ、例えば、ラッチした
データをカットオフ状態に保存するためのラッチ回路に
おいて有用なものである。本発明は、更に、例えば、３
値論理及び多値論理回路等においてマルチレベルの電圧
信号を必要とする論理回路に適用可能なものである。
従来技術 ECLカットオフドライバ回路を具備する標準的なECL出
力ゲートを第１図に示してある。この基本的なECLゲー
トは、ゲートトランジスタQ1及びQ3によって与えられる
差動ゲートである。この例においては、ゲートトランジ
スタQ1は、高電位及び低電位の入力信号を受取るための
入力トランジスタ要素を与えている。ゲートトランジス
タQ3は、基準トランジスタ要素を与えており、それに対
して、基準電圧信号が高電位の入力信号レベルと低電位
の入力レベルとの間の中間基準電圧レベルで印加され
る。差動ゲートトランジスタQ1及びQ3のエミッタ端子
は、共通エミッタノード結合点において一体的に結合さ
れている。電流シンクI1は、共通エミッタノード結合点
と低電位レベルパワーレールVEEとの間に結合されてい
る。
力ゲートを第１図に示してある。この基本的なECLゲー
トは、ゲートトランジスタQ1及びQ3によって与えられる
差動ゲートである。この例においては、ゲートトランジ
スタQ1は、高電位及び低電位の入力信号を受取るための
入力トランジスタ要素を与えている。ゲートトランジス
タQ3は、基準トランジスタ要素を与えており、それに対
して、基準電圧信号が高電位の入力信号レベルと低電位
の入力レベルとの間の中間基準電圧レベルで印加され
る。差動ゲートトランジスタQ1及びQ3のエミッタ端子
は、共通エミッタノード結合点において一体的に結合さ
れている。電流シンクI1は、共通エミッタノード結合点
と低電位レベルパワーレールVEEとの間に結合されてい
る。
電流シンクI1は典型的には、シンク電流乃至はテール
電流を発生するためにそのエミッタ電流経路においてテ
ール抵抗を具備する電流源トランジスタ要素である。バ
イアス電圧発生器（不図示）が、電流シンクI1の電流源
トランジスタ要素のベースへ印加される電流源電圧を供
給する。
電流を発生するためにそのエミッタ電流経路においてテ
ール抵抗を具備する電流源トランジスタ要素である。バ
イアス電圧発生器（不図示）が、電流シンクI1の電流源
トランジスタ要素のベースへ印加される電流源電圧を供
給する。
ECL差動ゲートトランジスタ要素Q1及びQ3は、高電位
レベルパワーレールへ結合されている夫々のコレクタ経
路スイング電圧抵抗R1及びR2を介して別の電流経路を与
えている。この例においては、高電位レベルパワーレー
ルVCCは接地レベルであり、GNDで示してある。典型的に
は、スイング電圧抵抗要素R1及びR2は実質的に等しい抵
抗値を有している。電流シンクI1は、入力トランジスタ
要素Q1のベースにおける入力信号INに従って、スイング
抵抗R1又はR2の何れかを介して別の電流経路の一方にお
いてECL差動ゲート電流を発生する。反転用出力端が第
１図の従来例において使用するために選択されるので、
出力端OUTにおいて真の出力信号に対し反転入力信号DN
を与えるために入力信号を前もって反転させることが可
能である。
レベルパワーレールへ結合されている夫々のコレクタ経
路スイング電圧抵抗R1及びR2を介して別の電流経路を与
えている。この例においては、高電位レベルパワーレー
ルVCCは接地レベルであり、GNDで示してある。典型的に
は、スイング電圧抵抗要素R1及びR2は実質的に等しい抵
抗値を有している。電流シンクI1は、入力トランジスタ
要素Q1のベースにおける入力信号INに従って、スイング
抵抗R1又はR2の何れかを介して別の電流経路の一方にお
いてECL差動ゲート電流を発生する。反転用出力端が第
１図の従来例において使用するために選択されるので、
出力端OUTにおいて真の出力信号に対し反転入力信号DN
を与えるために入力信号を前もって反転させることが可
能である。
典型的なECLゲートは、更に、差動ベース入力回路を
具備する差動信号入力形態に従って構成することも可能
である。差動信号入力ECLゲート回路形態においては、
差動ゲートトランジスタQ1及びQ3は、図示した如く入力
トランジスタ要素及び基準トランジスタ要素として機能
する代わりに、相補的入力IN及びDNに対する差動入力ト
ランジスタを構成する。何れのタイプのゲートであって
も、本明細書においては、ECL差動ゲートと呼称する
か、又は単に差動ゲート乃至はECLゲートと呼称する。
具備する差動信号入力形態に従って構成することも可能
である。差動信号入力ECLゲート回路形態においては、
差動ゲートトランジスタQ1及びQ3は、図示した如く入力
トランジスタ要素及び基準トランジスタ要素として機能
する代わりに、相補的入力IN及びDNに対する差動入力ト
ランジスタを構成する。何れのタイプのゲートであって
も、本明細書においては、ECL差動ゲートと呼称する
か、又は単に差動ゲート乃至はECLゲートと呼称する。
第１図に示した如く、ECLゲート出力信号はゲートト
ランジスタQ1のコレクタノードから取られる。このコレ
クタノードは、出力スイッチングノードであり、それは
出力バッファエミッタホロワトランジスタ要素Q5を介し
て出力端OUTへの高電位及び低電位の出力信号を供給す
る。ゲートトランジスタQ1のコレクタノードが反転した
入力信号DNに対し真の出力信号を供給するが、相補的な
出力信号（不図示）をゲートトランジスタQ3のコレクタ
ノードから取出すことも可能である。
ランジスタQ1のコレクタノードから取られる。このコレ
クタノードは、出力スイッチングノードであり、それは
出力バッファエミッタホロワトランジスタ要素Q5を介し
て出力端OUTへの高電位及び低電位の出力信号を供給す
る。ゲートトランジスタQ1のコレクタノードが反転した
入力信号DNに対し真の出力信号を供給するが、相補的な
出力信号（不図示）をゲートトランジスタQ3のコレクタ
ノードから取出すことも可能である。
ECL出力差動ゲート用の従来の出力カットオフドライ
バ回路は、出力イネーブル（OE）差動ゲートによって与
えられている。このOE差動ゲートは、OEゲートトランジ
スタ要素Q2及びQ4を有しており、その場合、トランジス
タ要素Q2は、OE入力トランジスタ要素乃至はカットオフ
ドライバトランジスタ要素を与え、且つトランジスタ要
素Q4はOE基準トランジスタ要素を与えている。このOEゲ
ートトランジスタ要素Q2及びQ4は、共通エミッタノード
結合点において一体的に結合されており、且つ電流シン
クI2が、OEゲートトランジスタQ2及びQ4の共通エミッタ
ノード結合点と低電位パワーレールVEEとの間に結合さ
れている。OE入力信号トランジスタ要素Q2は、マルチエ
ミッタトランジスタ要素であり、そのエミッタノード
は、後述する如く、カットオフ状態期間中に、両方の電
流シンクを供給するために電流シンクI1及びI2の夫々へ
結合されている。
バ回路は、出力イネーブル（OE）差動ゲートによって与
えられている。このOE差動ゲートは、OEゲートトランジ
スタ要素Q2及びQ4を有しており、その場合、トランジス
タ要素Q2は、OE入力トランジスタ要素乃至はカットオフ
ドライバトランジスタ要素を与え、且つトランジスタ要
素Q4はOE基準トランジスタ要素を与えている。このOEゲ
ートトランジスタ要素Q2及びQ4は、共通エミッタノード
結合点において一体的に結合されており、且つ電流シン
クI2が、OEゲートトランジスタQ2及びQ4の共通エミッタ
ノード結合点と低電位パワーレールVEEとの間に結合さ
れている。OE入力信号トランジスタ要素Q2は、マルチエ
ミッタトランジスタ要素であり、そのエミッタノード
は、後述する如く、カットオフ状態期間中に、両方の電
流シンクを供給するために電流シンクI1及びI2の夫々へ
結合されている。
ECL出力ゲート及びゲートトランジスタ要素Q1の出力
スイッチングノードの通常のスイッチング動作期間中、
OE信号は低状態であり且つOEゲートトランジスタ要素Q2
はオフ状態である。従って、OEゲートトランジスタ要素
Q4は、電流シンクI2に対してテール電流を担持する。カ
ットオフ状態の場合、OE信号は高状態であり、且つOEゲ
ートトランジスタQ2はターンオン状態である。トランジ
スタ要素Q2が導通状態であると、マルチエミッタ電流が
電流シンクI1及びI2の両方を満足させ、トランジスタ要
素Q3及びQ4をターンオフさせる。両方の電流シンクI1及
びI2を介しての全体的なシンク電流は、負荷抵抗要素R1
を介して強制的に流される。異常に大きな電流は、抵抗
要素R1を横断して大きな電圧降下を発生する。その結
果、入力トランジスタQ1のコレクタノード及び出力端OU
Tにおける電圧レベルは、カットオフ電位レベルより下
に降下し、負荷終端電圧VTT（例えば、−2V）に近ず
く。従って、ECL出力端OUTは、共通バス上のマルチプル
ECL出力ゲートによる適用のために、カットオフ乃至は
高インピーダンス状態に保持される。共通バス適用にお
いては、１個のECL出力ゲートが活性スイッチングモー
ドであって、他のものがカットオフ乃至は高インピーダ
ンス状態に保持させることが可能である。
スイッチングノードの通常のスイッチング動作期間中、
OE信号は低状態であり且つOEゲートトランジスタ要素Q2
はオフ状態である。従って、OEゲートトランジスタ要素
Q4は、電流シンクI2に対してテール電流を担持する。カ
ットオフ状態の場合、OE信号は高状態であり、且つOEゲ
ートトランジスタQ2はターンオン状態である。トランジ
スタ要素Q2が導通状態であると、マルチエミッタ電流が
電流シンクI1及びI2の両方を満足させ、トランジスタ要
素Q3及びQ4をターンオフさせる。両方の電流シンクI1及
びI2を介しての全体的なシンク電流は、負荷抵抗要素R1
を介して強制的に流される。異常に大きな電流は、抵抗
要素R1を横断して大きな電圧降下を発生する。その結
果、入力トランジスタQ1のコレクタノード及び出力端OU
Tにおける電圧レベルは、カットオフ電位レベルより下
に降下し、負荷終端電圧VTT（例えば、−2V）に近ず
く。従って、ECL出力端OUTは、共通バス上のマルチプル
ECL出力ゲートによる適用のために、カットオフ乃至は
高インピーダンス状態に保持される。共通バス適用にお
いては、１個のECL出力ゲートが活性スイッチングモー
ドであって、他のものがカットオフ乃至は高インピーダ
ンス状態に保持させることが可能である。
従来のECL出力ゲートカットオフドライバ回路の１つ
の欠点は、カットオフ状態において必要とされる電力散
逸が大きいということである。出力ゲートの数が増加す
ると電力散逸が増加し、負荷抵抗を介してより多くの数
の大きな電流が強制的に流される。16進数バッファ又は
８進数バッファ等のようなマルチビット出力ゲート用の
マルチビット回路を駆動するために高電力OEドライバが
必要とされる。
の欠点は、カットオフ状態において必要とされる電力散
逸が大きいということである。出力ゲートの数が増加す
ると電力散逸が増加し、負荷抵抗を介してより多くの数
の大きな電流が強制的に流される。16進数バッファ又は
８進数バッファ等のようなマルチビット出力ゲート用の
マルチビット回路を駆動するために高電力OEドライバが
必要とされる。
従来のECL出力ゲートカットオフドライバ回路の別の
欠点は、差動出力ゲートをラッチ回路内に組込む場合に
は、エキストラな出力バッファ段が必要とされるという
ことである。なぜならば、ラッチしたデータ信号を保持
するフィードバック信号も、例えばトランジスタQ1のコ
レクタノード又は出力スイッチングノードからとられる
からである。カットオフドライバ回路がラッチ回路内の
差動ゲートへ直接的に印加される場合には、フィードバ
ック信号及びラッチしたデータビットがカットオフ状態
で失われる場合がある。カットオフ状態において、出力
スイッチングノード及び出力端は、カットオフ低電位レ
ベル強制される。開始出力論理信号レベルが高電位であ
り、それに続いてカットオフ状態へ遷移する場合には、
ラッチされたデータ信号はカットオフ状態への遷移と共
に失われる場合がある。その結果、ECLカットオフドラ
イバ回路を収容するためにラッチ回路とは別個の付加的
なECL差動ゲート出力バッファ段が必要となり、その結
果付加的な段遅れが発生する。
欠点は、差動出力ゲートをラッチ回路内に組込む場合に
は、エキストラな出力バッファ段が必要とされるという
ことである。なぜならば、ラッチしたデータ信号を保持
するフィードバック信号も、例えばトランジスタQ1のコ
レクタノード又は出力スイッチングノードからとられる
からである。カットオフドライバ回路がラッチ回路内の
差動ゲートへ直接的に印加される場合には、フィードバ
ック信号及びラッチしたデータビットがカットオフ状態
で失われる場合がある。カットオフ状態において、出力
スイッチングノード及び出力端は、カットオフ低電位レ
ベル強制される。開始出力論理信号レベルが高電位であ
り、それに続いてカットオフ状態へ遷移する場合には、
ラッチされたデータ信号はカットオフ状態への遷移と共
に失われる場合がある。その結果、ECLカットオフドラ
イバ回路を収容するためにラッチ回路とは別個の付加的
なECL差動ゲート出力バッファ段が必要となり、その結
果付加的な段遅れが発生する。
従来のTTL−ECLラッチ回路を第２図に示してある。フ
リップフロップマスタラッチ及びスレーブラッチの逐次
的な段への逐次的入力のために、TTL入力データ信号が
入力バッファ段において受取られる。クロック入力信号
CLKが低状態であると、データは、マスタラッチ段及び
スレーブラッチ段を介して遅れを持って出力バッファ段
へ進行する。OE信号入力が低状態であると、ECLコンパ
チのデータ出力信号が与えられる。ラッチ段へのCLK入
力端においてクロック高信号が存在すると、伝搬するデ
ータ信号は一時的な格納のためにラッチされる。出力バ
ッファへのOE入力端においてOE信号が高状態であると、
ECL出力及び出力バッファ差動ゲートがカットオフ状態
に保持される。
リップフロップマスタラッチ及びスレーブラッチの逐次
的な段への逐次的入力のために、TTL入力データ信号が
入力バッファ段において受取られる。クロック入力信号
CLKが低状態であると、データは、マスタラッチ段及び
スレーブラッチ段を介して遅れを持って出力バッファ段
へ進行する。OE信号入力が低状態であると、ECLコンパ
チのデータ出力信号が与えられる。ラッチ段へのCLK入
力端においてクロック高信号が存在すると、伝搬するデ
ータ信号は一時的な格納のためにラッチされる。出力バ
ッファへのOE入力端においてOE信号が高状態であると、
ECL出力及び出力バッファ差動ゲートがカットオフ状態
に保持される。
このスレーブラッチの論理構成を第2A図において簡単
化して示してある。このスレーブラッチ回路は、ラッチ
したデータを保持するために論理ゲート間にフィードバ
ック回路を組込んでいる。データ出力ノードは、更に、
フィードバック回路の一方に対するフィードバックノー
ドを形成している。この出力端及びフィードバックノー
ドにおいて直接的に印加されるカットオフドライバは、
フィードバック回路と干渉することがある。例えば、ス
レーブラッチのデータ出力ノード及びフィードバックノ
ードにおいて高レベル信号があり、次いでOE高信号がス
レーブラッチ回路内に直接的に組込まれているカットオ
フドライバへ供給されると、出力ノード及びフィードバ
ックノードの両方がカットオフ条件へプルダウンされ、
以前の状態が喪失され且つ該ラッチの格納したデータ信
号が喪失される。このために、OEカットオフドライバ回
路用の別個の出力バッファ段が必要であり、第２図に示
した如く付加的な段の遅れが発生する。
化して示してある。このスレーブラッチ回路は、ラッチ
したデータを保持するために論理ゲート間にフィードバ
ック回路を組込んでいる。データ出力ノードは、更に、
フィードバック回路の一方に対するフィードバックノー
ドを形成している。この出力端及びフィードバックノー
ドにおいて直接的に印加されるカットオフドライバは、
フィードバック回路と干渉することがある。例えば、ス
レーブラッチのデータ出力ノード及びフィードバックノ
ードにおいて高レベル信号があり、次いでOE高信号がス
レーブラッチ回路内に直接的に組込まれているカットオ
フドライバへ供給されると、出力ノード及びフィードバ
ックノードの両方がカットオフ条件へプルダウンされ、
以前の状態が喪失され且つ該ラッチの格納したデータ信
号が喪失される。このために、OEカットオフドライバ回
路用の別個の出力バッファ段が必要であり、第２図に示
した如く付加的な段の遅れが発生する。
目 的 本発明は、以上の点に鑑みなされたものであって、上
述した如き従来技術の欠点を解消し、特にマルチビット
出力差動ゲート適用において電力散逸を減少させたECL
差動ゲート及びバッファにおける適用のための新規なEC
L出力ゲートカットオフドライバ回路を提供することを
目的とする。本発明の別の目的とするところは、ラッチ
したデータ信号を失うことなしにラッチ回路出力端にお
いてカットオフ状態を達成するためにラッチ回路内に直
接的に組込むことが可能な新規なECLカットオフドライ
バ回路を提供することである。本発明の別の目的とする
ところは、付加的な出力バッファ段乃至は付加的な段遅
れを必要とすることなしにECL差動ゲート出力バッファ
及びECLカットオフドライバ回路を直接的にラッチ回路
内へ組込むことである。より一般的には、本発明の目的
とするところは、例えば複数個の電圧レベル信号を必要
とする多値論理適用を包含する多様な適用に対しECL/CM
L差動ゲートと高電位レベルレールとの間を結合する新
規なECL/CML擬似レール回路を提供することである。
述した如き従来技術の欠点を解消し、特にマルチビット
出力差動ゲート適用において電力散逸を減少させたECL
差動ゲート及びバッファにおける適用のための新規なEC
L出力ゲートカットオフドライバ回路を提供することを
目的とする。本発明の別の目的とするところは、ラッチ
したデータ信号を失うことなしにラッチ回路出力端にお
いてカットオフ状態を達成するためにラッチ回路内に直
接的に組込むことが可能な新規なECLカットオフドライ
バ回路を提供することである。本発明の別の目的とする
ところは、付加的な出力バッファ段乃至は付加的な段遅
れを必要とすることなしにECL差動ゲート出力バッファ
及びECLカットオフドライバ回路を直接的にラッチ回路
内へ組込むことである。より一般的には、本発明の目的
とするところは、例えば複数個の電圧レベル信号を必要
とする多値論理適用を包含する多様な適用に対しECL/CM
L差動ゲートと高電位レベルレールとの間を結合する新
規なECL/CML擬似レール回路を提供することである。
構 成 これらの目的を達成するために、本発明は、ECL/CML
差動ゲート乃至はバッファ用の新規な擬似レール回路を
提供している。この擬似レール回路は、差動ゲートと高
電位レベルパワーレールとの間に結合されている。この
擬似レール回路は、第一制御信号に応答して擬似レール
ノードを実質的に第一電位レベルにクランプするために
擬似レールノードへ結合した第一クランプ回路を具備す
る擬似レールノードを有している。この擬似レール回路
は、更に、第二制御信号に応答して、第一電位レベルよ
り下の第二電位レベルに擬似レールノードをクランプす
るために擬似レールノードへ結合した少なくとも１個の
第二クランプ回路を有している。
差動ゲート乃至はバッファ用の新規な擬似レール回路を
提供している。この擬似レール回路は、差動ゲートと高
電位レベルパワーレールとの間に結合されている。この
擬似レール回路は、第一制御信号に応答して擬似レール
ノードを実質的に第一電位レベルにクランプするために
擬似レールノードへ結合した第一クランプ回路を具備す
る擬似レールノードを有している。この擬似レール回路
は、更に、第二制御信号に応答して、第一電位レベルよ
り下の第二電位レベルに擬似レールノードをクランプす
るために擬似レールノードへ結合した少なくとも１個の
第二クランプ回路を有している。
この擬似レール回路は、第一及び第二制御信号に応答
して、第一及び第二クランプ回路を擬似レールノードへ
交互に印加させるために第一及び第二クランプ回路へ結
合したクランプスイッチング回路を組込んでいる。この
クランプスイッチング回路は、第一及び第二クランプ回
路へ結合したOEゲートトランジスタ要素の一方を具備す
る出力イネーブル（OE）制御信号差動ゲートの形態をと
ることが可能である。交互に導通状態となるOE差動ゲー
トトランジスタ要素は、第一及び第二OE制御信号に応答
して、第一及び第二制御回路を交互に擬似レールノード
へ印加させる。
して、第一及び第二クランプ回路を擬似レールノードへ
交互に印加させるために第一及び第二クランプ回路へ結
合したクランプスイッチング回路を組込んでいる。この
クランプスイッチング回路は、第一及び第二クランプ回
路へ結合したOEゲートトランジスタ要素の一方を具備す
る出力イネーブル（OE）制御信号差動ゲートの形態をと
ることが可能である。交互に導通状態となるOE差動ゲー
トトランジスタ要素は、第一及び第二OE制御信号に応答
して、第一及び第二制御回路を交互に擬似レールノード
へ印加させる。
従って、本発明は、２レベルクランプ回路乃至はバイ
アスネットワーク回路を提供している。付加的なクラン
プ回路を擬似レール回路乃至はバイアスネットワーク回
路内に組込むことも可能であり、且つマルチレベルクラ
ンプ動作及びバイアス動作のために付加的なスイッチン
グクランプ回路を設けることが可能である。
アスネットワーク回路を提供している。付加的なクラン
プ回路を擬似レール回路乃至はバイアスネットワーク回
路内に組込むことも可能であり、且つマルチレベルクラ
ンプ動作及びバイアス動作のために付加的なスイッチン
グクランプ回路を設けることが可能である。
好適実施例においては、第一クランプ回路が高電位レ
ベルパワーレールの高電位レベルを擬似レールノードへ
印加する。このことは、例えば、擬似レールノードへ結
合したクランプエミッタホロワトランジスタ要素を具備
すると共にクランプエミッタホロワトランジスタ要素と
高電位レベルパワーレールとの間に結合されている逆電
圧降下要素を具備する第一クランプ回路を使用して達成
される。この逆電圧降下要素は、高電位レベルパワーレ
ールの高電位レベルを擬似レールノードへ印加するため
のクランプエミッタホロワトランジスタ要素を横断して
の電圧降下と実質的に等しく且つ反対の電圧降下を有し
ている。
ベルパワーレールの高電位レベルを擬似レールノードへ
印加する。このことは、例えば、擬似レールノードへ結
合したクランプエミッタホロワトランジスタ要素を具備
すると共にクランプエミッタホロワトランジスタ要素と
高電位レベルパワーレールとの間に結合されている逆電
圧降下要素を具備する第一クランプ回路を使用して達成
される。この逆電圧降下要素は、高電位レベルパワーレ
ールの高電位レベルを擬似レールノードへ印加するため
のクランプエミッタホロワトランジスタ要素を横断して
の電圧降下と実質的に等しく且つ反対の電圧降下を有し
ている。
第二クランプ回路も、擬似レールノードへ結合されて
いるクランプエミッタホロワトランジスタ要素を組込む
と共に、クランプエミッタホロワトランジスタ要素と低
電位レベルパワーレールとの間に結合したプルダウント
ランジスタ要素を組込んでいる。電圧レベル設定回路
が、クランプエミッタホロワトランジスタ要素とプルダ
ウントランジスタ要素との間のノードへ結合されてお
り、擬似レールノードを、プルダウントランジスタ要素
が導通状態にある場合に、高電位レベルパワーレールの
高電位レベルより下の特定した電位レベルへ保持する機
能を行う。このプルダウントランジスタ要素は、OE差動
ゲートのOE入力トランジスタ要素である。
いるクランプエミッタホロワトランジスタ要素を組込む
と共に、クランプエミッタホロワトランジスタ要素と低
電位レベルパワーレールとの間に結合したプルダウント
ランジスタ要素を組込んでいる。電圧レベル設定回路
が、クランプエミッタホロワトランジスタ要素とプルダ
ウントランジスタ要素との間のノードへ結合されてお
り、擬似レールノードを、プルダウントランジスタ要素
が導通状態にある場合に、高電位レベルパワーレールの
高電位レベルより下の特定した電位レベルへ保持する機
能を行う。このプルダウントランジスタ要素は、OE差動
ゲートのOE入力トランジスタ要素である。
好適実施例においては、擬似レール回路は、カットオ
フドライバ回路を与え、且つ差動ゲートは出力信号を出
力端へ供給するための出力スイッチングノードを有して
いる。出力スイッチングノードは擬似レールノードへ結
合されている。第二クランプ回路の第二電位レベルは、
カットオフOE制御信号に応答して、出力スイッチングノ
ード及び差動ゲートの出力端をカットオフ状態に保持す
べく選択されている。
フドライバ回路を与え、且つ差動ゲートは出力信号を出
力端へ供給するための出力スイッチングノードを有して
いる。出力スイッチングノードは擬似レールノードへ結
合されている。第二クランプ回路の第二電位レベルは、
カットオフOE制御信号に応答して、出力スイッチングノ
ード及び差動ゲートの出力端をカットオフ状態に保持す
べく選択されている。
差動ゲートがラッチしたデータを保持するためのフィ
ードバック回路を有するラッチ回路の一部である場合に
は、差動ゲートのスイッチング出力ノードは、通常、出
力信号を供給するための出力端へ結合されており、且つ
ラッチしたデータを保持するためのフィードバック信号
を供給するためのラッチ回路のフィードバック回路へ結
合されている。本発明の擬似レール回路の特徴及び利点
の一つは、カットオフドライバ回路として、それは、ラ
ッチしたデータを失うことなしに、OEカットオフ信号に
応答して、差動ゲート及び出力端をカットオフ状態に保
持することである。
ードバック回路を有するラッチ回路の一部である場合に
は、差動ゲートのスイッチング出力ノードは、通常、出
力信号を供給するための出力端へ結合されており、且つ
ラッチしたデータを保持するためのフィードバック信号
を供給するためのラッチ回路のフィードバック回路へ結
合されている。本発明の擬似レール回路の特徴及び利点
の一つは、カットオフドライバ回路として、それは、ラ
ッチしたデータを失うことなしに、OEカットオフ信号に
応答して、差動ゲート及び出力端をカットオフ状態に保
持することである。
このことが達成される理由は、本発明に基づく擬似レ
ール回路は、差動ゲートと高電位レベルパワーレールと
の間に介挿されており、差動ゲートを高電位レベルパワ
ーレールの直接的な効果から実効的に離脱乃至は遮断し
ているからである。ラッチ回路に関連して、この構成の
利点は、実効的な高電位レールのレベルが擬似レールノ
ードによって全体的なラッチ回路に対して比較的おさえ
られるか又は減少されているということである。該ラッ
チの直接的な入力、出力及びフィードバック回路は、相
対的な信号電圧レベルに従って相互に動作するので、フ
ィードバック回路によって保持されているラッチされた
データはカットオフ状態に保存される。一方、従来のラ
ッチ回路においては、従来のカットオフドライバ回路が
ラッチ回路を同一の絶対的なレベルへプルダウンし、そ
の結果、前にラッチしたデータ信号を失うこととなる。
ール回路は、差動ゲートと高電位レベルパワーレールと
の間に介挿されており、差動ゲートを高電位レベルパワ
ーレールの直接的な効果から実効的に離脱乃至は遮断し
ているからである。ラッチ回路に関連して、この構成の
利点は、実効的な高電位レールのレベルが擬似レールノ
ードによって全体的なラッチ回路に対して比較的おさえ
られるか又は減少されているということである。該ラッ
チの直接的な入力、出力及びフィードバック回路は、相
対的な信号電圧レベルに従って相互に動作するので、フ
ィードバック回路によって保持されているラッチされた
データはカットオフ状態に保存される。一方、従来のラ
ッチ回路においては、従来のカットオフドライバ回路が
ラッチ回路を同一の絶対的なレベルへプルダウンし、そ
の結果、前にラッチしたデータ信号を失うこととなる。
本発明の擬似レール回路は、上側電位レベルパワーレ
ールの実効的な「高」電圧レベルをシフトすることによ
って、３レベル論理又はその他の多値論理信号を供給す
るために使用することが可能である。第一及び第二上側
電位レベルの間で擬似レールノードをシフトすることに
より、且つ低電位レベルパワーレールを第三のより低い
レベルに固定することにより、３つの論理信号を表わす
ために３つの電圧レベルが得られる。例えば、ECL/CML
の３値論理の場合、−950mV、−1700mV及び−2450mVの
電圧レベル信号を使用して、論理レベルの間が750mV離
れた論理値を表わすことが可能である。より一般的に
は、本発明回路は、複数個の電圧レベル信号を必要とす
る任意のECL/CML論理回路適用に使用することが可能で
ある。
ールの実効的な「高」電圧レベルをシフトすることによ
って、３レベル論理又はその他の多値論理信号を供給す
るために使用することが可能である。第一及び第二上側
電位レベルの間で擬似レールノードをシフトすることに
より、且つ低電位レベルパワーレールを第三のより低い
レベルに固定することにより、３つの論理信号を表わす
ために３つの電圧レベルが得られる。例えば、ECL/CML
の３値論理の場合、−950mV、−1700mV及び−2450mVの
電圧レベル信号を使用して、論理レベルの間が750mV離
れた論理値を表わすことが可能である。より一般的に
は、本発明回路は、複数個の電圧レベル信号を必要とす
る任意のECL/CML論理回路適用に使用することが可能で
ある。
実施例 以下、添付の図面を参考に、本発明の具体的実施の態
様について詳細に説明する。
様について詳細に説明する。
カットオフドライバ回路として本発明の擬似レール回
路を組込んだECL出力ゲートを第３図に示してある。こ
の回路の構成要素、特に、第１図の回路に示したものと
同一の機能を達成する出力ゲートの構成要素は、同一の
参照符号によって示してある。第１図の回路において
は、出力ゲートが、高電位レベルパワーレール（ここで
は、GND又はVCCとして示してある）と低電位レベルパワ
ーレール（ここではVEEとして示してある）との間に結
合されており、且つそれらの間で直接的に動作する。一
方、第３図に示した本発明回路においては、この出力ゲ
ートは高電位レベルパワーレールGNDから離脱乃至は遮
断されており、且つその代りに、擬似レール回路のノー
ドＡとして示した擬似レールノードへ接続されている。
路を組込んだECL出力ゲートを第３図に示してある。こ
の回路の構成要素、特に、第１図の回路に示したものと
同一の機能を達成する出力ゲートの構成要素は、同一の
参照符号によって示してある。第１図の回路において
は、出力ゲートが、高電位レベルパワーレール（ここで
は、GND又はVCCとして示してある）と低電位レベルパワ
ーレール（ここではVEEとして示してある）との間に結
合されており、且つそれらの間で直接的に動作する。一
方、第３図に示した本発明回路においては、この出力ゲ
ートは高電位レベルパワーレールGNDから離脱乃至は遮
断されており、且つその代りに、擬似レール回路のノー
ドＡとして示した擬似レールノードへ接続されている。
この擬似レール回路は、ノードＡへ結合されており、
後述する第一及び第二レベルクランプ回路を組込んでお
り、これらの回路は、トランジスタ要素Q21及びQ41によ
って与えられる出力イネーブル（OE）入力バッファ差動
ゲートへ結合されている。OE入力バッファ回路は、後述
する如くクランプスイッチング回路として機能する。OE
バッファ回路のトランジスタ要素は、それらと区別する
ためにQ21とQ41として示してあり、且つそれらがカット
オフドライバトランジスタ要素Q2及び態様する基準トラ
ンジスタ要素Q4から達成する機能は第１図の出力ゲート
内に直接的に組込まれている。
後述する第一及び第二レベルクランプ回路を組込んでお
り、これらの回路は、トランジスタ要素Q21及びQ41によ
って与えられる出力イネーブル（OE）入力バッファ差動
ゲートへ結合されている。OE入力バッファ回路は、後述
する如くクランプスイッチング回路として機能する。OE
バッファ回路のトランジスタ要素は、それらと区別する
ためにQ21とQ41として示してあり、且つそれらがカット
オフドライバトランジスタ要素Q2及び態様する基準トラ
ンジスタ要素Q4から達成する機能は第１図の出力ゲート
内に直接的に組込まれている。
エミッタホロワトランジスタ要素Q6は、ノードＡへ直
接的に結合されており、且つ擬似レールクランプ回路に
対しクランプエミッタホロワトランジスタ要素を与えて
いる。ECL差動出力ゲートのスイング抵抗R1及びR2の高
電位端部は、ノードＡにおいてクランプエミッタホロワ
トランジスタ要素Q6のエミッタへ結合されている。第一
即ち高レベルクランプ回路が、クランプエミッタホロワ
トランジスタ要素Q6及びトランジスタ要素Q6のベースノ
ードと実際の高電位レベルパワーレールGNDとの間に結
合されているベースコレクタ短絡型（BCS）トランジス
タ要素Q7によって与えられている。両方のトランジスタ
要素Q6及びQ7が導通状態にあると、擬似レールノードＡ
は、ゲートトランジスタ要素Q1及びQ3によって与えられ
るECL出力ゲートの通常の２状態スイッチング動作のた
めに、パワーレールの高電位レベルGNDに実効的にクラ
ンプされる。クランプエミッタホロワトランジスタ要素
Q6のベースノードがBCSトランジスタ要素Q7のベース対
エミッタ接合を介してVCC接地よりも1VBE上方にあるの
で、トランジスタ要素Q6のベース対エミッタ接合は、擬
似レールノードＡに対して1VBEの値が等しく且つ反対の
電圧降下を与える。その結果、ノードＡは、擬似接地即
ち高電位レベルの擬似レールとなる。
接的に結合されており、且つ擬似レールクランプ回路に
対しクランプエミッタホロワトランジスタ要素を与えて
いる。ECL差動出力ゲートのスイング抵抗R1及びR2の高
電位端部は、ノードＡにおいてクランプエミッタホロワ
トランジスタ要素Q6のエミッタへ結合されている。第一
即ち高レベルクランプ回路が、クランプエミッタホロワ
トランジスタ要素Q6及びトランジスタ要素Q6のベースノ
ードと実際の高電位レベルパワーレールGNDとの間に結
合されているベースコレクタ短絡型（BCS）トランジス
タ要素Q7によって与えられている。両方のトランジスタ
要素Q6及びQ7が導通状態にあると、擬似レールノードＡ
は、ゲートトランジスタ要素Q1及びQ3によって与えられ
るECL出力ゲートの通常の２状態スイッチング動作のた
めに、パワーレールの高電位レベルGNDに実効的にクラ
ンプされる。クランプエミッタホロワトランジスタ要素
Q6のベースノードがBCSトランジスタ要素Q7のベース対
エミッタ接合を介してVCC接地よりも1VBE上方にあるの
で、トランジスタ要素Q6のベース対エミッタ接合は、擬
似レールノードＡに対して1VBEの値が等しく且つ反対の
電圧降下を与える。その結果、ノードＡは、擬似接地即
ち高電位レベルの擬似レールとなる。
OE差動ゲートにおけるOE信号が低状態であり且つトラ
ンジスタ要素Q21が非導通状態である場合に、高レベル
クランプ回路乃至は第一レベルクランプ回路は動作状態
である。OE差動ゲート乃至はカットオフ状態ゲートの電
流シンクI2は、基準トランジスタ要素Q41を介して満足
される。トランジスタ要素Q8は、抵抗R4を介してBCSト
ランジスタ要素Q7のベースへ駆動電流を供給し、従っ
て、それは導通状態となり、且つクランプエミッタホロ
ワトランジスタ要素Q6に対して必要なベース駆動電流を
供給する。電流源トランジスタ要素Q8も、例えば16進数
回路又は８進数回路等のようなマルチビット回路におい
て、擬似レール回路によって駆動されるか又は制御する
ことが可能なその他の差動出力ゲートに対してトランジ
スタ要素Q6に対応するその他の全てのクランプエミッタ
ホロワトランジスタ要素内へ駆動電流を供給する。電流
源トランジスタ要素Q8用の電源は、第三パワーレールV
TTLによって与えられる。トランジスタQ9及び抵抗要素R
5,R6,R7を包含するバイアス用要素は、電流源トランジ
スタ要素Q8のベースにおいて電流源バイアス電圧を確立
する。
ンジスタ要素Q21が非導通状態である場合に、高レベル
クランプ回路乃至は第一レベルクランプ回路は動作状態
である。OE差動ゲート乃至はカットオフ状態ゲートの電
流シンクI2は、基準トランジスタ要素Q41を介して満足
される。トランジスタ要素Q8は、抵抗R4を介してBCSト
ランジスタ要素Q7のベースへ駆動電流を供給し、従っ
て、それは導通状態となり、且つクランプエミッタホロ
ワトランジスタ要素Q6に対して必要なベース駆動電流を
供給する。電流源トランジスタ要素Q8も、例えば16進数
回路又は８進数回路等のようなマルチビット回路におい
て、擬似レール回路によって駆動されるか又は制御する
ことが可能なその他の差動出力ゲートに対してトランジ
スタ要素Q6に対応するその他の全てのクランプエミッタ
ホロワトランジスタ要素内へ駆動電流を供給する。電流
源トランジスタ要素Q8用の電源は、第三パワーレールV
TTLによって与えられる。トランジスタQ9及び抵抗要素R
5,R6,R7を包含するバイアス用要素は、電流源トランジ
スタ要素Q8のベースにおいて電流源バイアス電圧を確立
する。
第三電源パワーレールVTTLは、擬似レール回路のクラ
ンプ回路の動作に対して必要なパワー即ち電力を供給す
る一方、ゲートトランジスタQ1,Q3によって与えられるE
CL出力ゲートは、高及び低電位レベルパワーレールVCC
（GND）及びVEEの間で実効的に動作を継続する。一例と
して、電源パワーレールVTTLの電位レベルは＋５とする
ことが可能であり、VCC又は接地パワーレールは0Vとす
ることが可能であり、且つ低電位レベルパワーレールV
EEは−5Vとすることが可能である。
ンプ回路の動作に対して必要なパワー即ち電力を供給す
る一方、ゲートトランジスタQ1,Q3によって与えられるE
CL出力ゲートは、高及び低電位レベルパワーレールVCC
（GND）及びVEEの間で実効的に動作を継続する。一例と
して、電源パワーレールVTTLの電位レベルは＋５とする
ことが可能であり、VCC又は接地パワーレールは0Vとす
ることが可能であり、且つ低電位レベルパワーレールV
EEは−5Vとすることが可能である。
擬似レール回路の第二クランプ回路は、OE高信号がOE
差動ゲートのトランジスタ要素Q21のベースに印加され
る場合に、電位レベルノードＡを接地電位以下にプルダ
ウンすべく動作する。OE差動ゲート乃至はカットオフゲ
ートは、トランジスタ要素Q21及びQ41及び電流シンクI2
によって与えられている。トランジスタ要素Q21が導通
状態であると、電流シンクI2が、抵抗要素R4を横断して
電流源トランジスタ要素Q8から電流をシンクする。第一
クランプ回路のトランジスタ要素Q7は非導通状態とな
り、且つ抵抗要素R4を横断しての一層大きな電圧降下
が、擬似接地ノードＡにおける電位レベルを0Vの接地電
位レベル以下にプルダウンする。ノードＡにおける電圧
レベルが、例えば、−1.5Vへプルダウンされるように構
成要素の値が選択されており、差動出力ゲートの出力端
OUT及び出力スイッチングノードをカットオフ状態に保
持する。このために、出力端OUTは、典型的に、501oud
抵抗を介して、−2Vの終端電圧供給VTTへ終端されてい
る。
差動ゲートのトランジスタ要素Q21のベースに印加され
る場合に、電位レベルノードＡを接地電位以下にプルダ
ウンすべく動作する。OE差動ゲート乃至はカットオフゲ
ートは、トランジスタ要素Q21及びQ41及び電流シンクI2
によって与えられている。トランジスタ要素Q21が導通
状態であると、電流シンクI2が、抵抗要素R4を横断して
電流源トランジスタ要素Q8から電流をシンクする。第一
クランプ回路のトランジスタ要素Q7は非導通状態とな
り、且つ抵抗要素R4を横断しての一層大きな電圧降下
が、擬似接地ノードＡにおける電位レベルを0Vの接地電
位レベル以下にプルダウンする。ノードＡにおける電圧
レベルが、例えば、−1.5Vへプルダウンされるように構
成要素の値が選択されており、差動出力ゲートの出力端
OUT及び出力スイッチングノードをカットオフ状態に保
持する。このために、出力端OUTは、典型的に、501oud
抵抗を介して、−2Vの終端電圧供給VTTへ終端されてい
る。
データ信号に対する電位レベルが、例えば、論理高レ
ベルが−1.4V、論理低レベルが−2.0V、基準電圧レベル
が−1.7V、及びカットオフ状態電圧レベルが−1.5V（ノ
ードＡにおいて）に選択されている場合、動作状態にあ
るトランジスタ要素の飽和状態は、ECL動作のために回
避される。
ベルが−1.4V、論理低レベルが−2.0V、基準電圧レベル
が−1.7V、及びカットオフ状態電圧レベルが−1.5V（ノ
ードＡにおいて）に選択されている場合、動作状態にあ
るトランジスタ要素の飽和状態は、ECL動作のために回
避される。
明らかな如く、クランプエミッタホロワトランジスタ
要素Q6及びBCSトランジスタQ7から構成される擬似レー
ル回路の第一クランプ回路部分が高側クランプを与える
一方、第二回路は低側クランプを与えている。この擬似
レール回路の第二クランプ部分の構成要素は、クランプ
エミッタホロワトランジスタ要素Q6と、電流源エミッタ
ホロワトランジスタ要素Q8と、抵抗要素R4とを包含して
いる。OE信号が高状態であり且つOE入力バッファ乃至は
カットオフゲートのトランジスタ要素Q21が導通状態で
あると、トランジスタ要素Q6がホロワとなり、且つノー
ドＡにおける電圧レベルは、プルダウントランジスタ要
素として機能するOEゲートトランジスタ要素Q21のコレ
クタノードにおける電圧に追従して下降する。
要素Q6及びBCSトランジスタQ7から構成される擬似レー
ル回路の第一クランプ回路部分が高側クランプを与える
一方、第二回路は低側クランプを与えている。この擬似
レール回路の第二クランプ部分の構成要素は、クランプ
エミッタホロワトランジスタ要素Q6と、電流源エミッタ
ホロワトランジスタ要素Q8と、抵抗要素R4とを包含して
いる。OE信号が高状態であり且つOE入力バッファ乃至は
カットオフゲートのトランジスタ要素Q21が導通状態で
あると、トランジスタ要素Q6がホロワとなり、且つノー
ドＡにおける電圧レベルは、プルダウントランジスタ要
素として機能するOEゲートトランジスタ要素Q21のコレ
クタノードにおける電圧に追従して下降する。
擬似レール回路の第二クランプ回路部分によって確立
されるカットオフ電圧レベルは、抵抗要素R4の抵抗値及
び電流シンクI2の電流値を選択することによって、接地
電位レベル以下に設定される。電流源トランジスタ要素
Q8のベースノードにおける電流源バイアス電圧は、VCC
接地レベルよりも2VBE上方である。従って、トランジス
タ要素Q8のエミッタノードは、VCC接地よりも1VBE上方
である。抵抗R4の抵抗値の選択は、ノードＡにおける電
圧の振れを設定する。クランプエミッタホロワトランジ
スタ要素Q6のベースにおける電圧レベルはVBE−I2R4で
ある。従って、第二クランプ回路部分によって確立され
るノードＡにおける電圧レベルは、OE信号が高状態にあ
る場合に、VBE−I2R4−VBEQ6である。従って、ノードＡ
における電圧は、接地電位レベルよりもI2R4下方であ
る。上述した実施例に示した如く、構成要素は、ノード
Ａにおいてカットオフ電圧レベルが−1.5Vであるように
選択することが可能であり、その結果、出力端OUTにお
ける電位レベルは一層低くなる。
されるカットオフ電圧レベルは、抵抗要素R4の抵抗値及
び電流シンクI2の電流値を選択することによって、接地
電位レベル以下に設定される。電流源トランジスタ要素
Q8のベースノードにおける電流源バイアス電圧は、VCC
接地レベルよりも2VBE上方である。従って、トランジス
タ要素Q8のエミッタノードは、VCC接地よりも1VBE上方
である。抵抗R4の抵抗値の選択は、ノードＡにおける電
圧の振れを設定する。クランプエミッタホロワトランジ
スタ要素Q6のベースにおける電圧レベルはVBE−I2R4で
ある。従って、第二クランプ回路部分によって確立され
るノードＡにおける電圧レベルは、OE信号が高状態にあ
る場合に、VBE−I2R4−VBEQ6である。従って、ノードＡ
における電圧は、接地電位レベルよりもI2R4下方であ
る。上述した実施例に示した如く、構成要素は、ノード
Ａにおいてカットオフ電圧レベルが−1.5Vであるように
選択することが可能であり、その結果、出力端OUTにお
ける電位レベルは一層低くなる。
従って、擬似レール回路は、クランプエミッタホロワ
トランジスタ要素Q6のベースノードに対してバイアス用
ネットワーク乃至は２レベルクランプ用ネットワークを
与えている。第一クランプ回路乃至は高レベルクランプ
回路部分は、ノードＡの電圧レベルを、高電位レベルパ
ワーレールVCCの接地電位に実効的にクランプする。第
二クランプ回路部分は、ノードＡの電圧レベルをプルダ
ウンし且つカットオフ状態に保持する。従って、ノード
Ａが制御され且つ高側における接地と低側におけるカッ
トオフ電位との間でスイッチ動作される。これら２つの
クランプレベルの間のスイッチは、OE入力バッファ乃至
はカットオフゲートQ21,Q41,I2及び、特に、クランプス
イッチング回路として機能するOE入力トランジスタ要素
Q21によって与えられる。
トランジスタ要素Q6のベースノードに対してバイアス用
ネットワーク乃至は２レベルクランプ用ネットワークを
与えている。第一クランプ回路乃至は高レベルクランプ
回路部分は、ノードＡの電圧レベルを、高電位レベルパ
ワーレールVCCの接地電位に実効的にクランプする。第
二クランプ回路部分は、ノードＡの電圧レベルをプルダ
ウンし且つカットオフ状態に保持する。従って、ノード
Ａが制御され且つ高側における接地と低側におけるカッ
トオフ電位との間でスイッチ動作される。これら２つの
クランプレベルの間のスイッチは、OE入力バッファ乃至
はカットオフゲートQ21,Q41,I2及び、特に、クランプス
イッチング回路として機能するOE入力トランジスタ要素
Q21によって与えられる。
OE入力バッファによって与えられるクランプスイッチ
ング回路は、擬似レールノードＡを、２つのクランプレ
ベルである0Vと−1.5Vとの間でスイッチ動作させ、以下
の効果を発生する。OE信号が高状態であり、ノードＡが
−1.5Vに保持されると、出力は、エミッタホロワ出力バ
ッファトランジスタ要素Q5の更なる電圧降下を介して、
従来出力端に印加されていた−2VのVTT電位レベルより
僅かに高いカットオフ低電圧レベルに保持される。擬似
レール回路は、例えば1mAの小さな電流でもって、多数
の出力ゲートに対しノードＡを制御することが可能であ
る。従って、本発明の擬似レール回路は、擬似レールノ
ードを置換することにより高電位レベルパワーレールか
ら実効的に出力を制御するカットオフドライバ回路を与
えている。この擬似レール回路は、比較的小さな電力条
件で、高レベルと低レベルとの間で擬似レールノードの
電位レベルをシフトさせることが可能である。
ング回路は、擬似レールノードＡを、２つのクランプレ
ベルである0Vと−1.5Vとの間でスイッチ動作させ、以下
の効果を発生する。OE信号が高状態であり、ノードＡが
−1.5Vに保持されると、出力は、エミッタホロワ出力バ
ッファトランジスタ要素Q5の更なる電圧降下を介して、
従来出力端に印加されていた−2VのVTT電位レベルより
僅かに高いカットオフ低電圧レベルに保持される。擬似
レール回路は、例えば1mAの小さな電流でもって、多数
の出力ゲートに対しノードＡを制御することが可能であ
る。従って、本発明の擬似レール回路は、擬似レールノ
ードを置換することにより高電位レベルパワーレールか
ら実効的に出力を制御するカットオフドライバ回路を与
えている。この擬似レール回路は、比較的小さな電力条
件で、高レベルと低レベルとの間で擬似レールノードの
電位レベルをシフトさせることが可能である。
本発明は、VCCパワーレール接地電位を規準としたレ
ベルシフト及びクランプを使用して、電圧制御されるカ
ットオフドライバ回路に対してシフト可能な擬似レール
ノードＡを形成している。従来の回路は、電流制御型で
あり、カットオフトランジスタ要素Q2を必要とし、且つ
異常に大きな電流の２つの電流シンクを必要としてい
た。擬似レール回路は、カットオフトランジスタ要素を
除去し、且つ電力散逸の増大を伴う電流制御型カットオ
フを除去している。
ベルシフト及びクランプを使用して、電圧制御されるカ
ットオフドライバ回路に対してシフト可能な擬似レール
ノードＡを形成している。従来の回路は、電流制御型で
あり、カットオフトランジスタ要素Q2を必要とし、且つ
異常に大きな電流の２つの電流シンクを必要としてい
た。擬似レール回路は、カットオフトランジスタ要素を
除去し、且つ電力散逸の増大を伴う電流制御型カットオ
フを除去している。
本擬似レール回路をカットオフドライバ及び出力バッ
ファとしてラッチ回路内に直接的に組込んだ適用例を第
４図及び第５図に示してある。第４図及び第５図は、第
２図のスレーブラッチ段等のようなラッチ回路の構成を
示しており、出力バッファはラッチ回路内に直接的に組
込んでおり、その際に付加的な段遅れを有する付加的な
出力バッファ段を回避している。第３図の回路の構成要
素と同一又は類似の機能を達成する第４図における構成
要素には同一の参照番号を付してある。基本的なECL差
動ゲートQ1,Q3,I1に加えてこの回路のラッチ部分は、適
宜のクロスフィードバック回路内に組込んだフィードバ
ックトランジスタ要素QF1−４を有している。前述した
如く、出力バッファエミッタフロワトランジスタ要素Q5
を介してのデータ出力OUTは、出力スイッチングノード
Ｂからとられる。ノードＢも、ラッチしたデータを保持
するフィードバック回路用のフィードバックスイッチン
グノードを与えている。ラッチしたデータを保持するフ
ィードバック回路は、相対的な電圧差に基づいて、ラッ
チトランジスタ要素のコレクタノードに印加される電圧
レベルがどのようなものであろうと、DATA IN及びREF
信号ラインに関して動作する。ノードＡはコレクタノー
ドにおける電位レベルを等しくプルダウンするので、相
対的電圧差が保存され且つラッチが影響を受けることは
ない。より特定的には、フィードバック回路が影響を受
けることがなく、且つ全てのラッチデータが保存され
る。第４図のラッチ回路の機能的ブロックは第５図に要
約して示してある。
ファとしてラッチ回路内に直接的に組込んだ適用例を第
４図及び第５図に示してある。第４図及び第５図は、第
２図のスレーブラッチ段等のようなラッチ回路の構成を
示しており、出力バッファはラッチ回路内に直接的に組
込んでおり、その際に付加的な段遅れを有する付加的な
出力バッファ段を回避している。第３図の回路の構成要
素と同一又は類似の機能を達成する第４図における構成
要素には同一の参照番号を付してある。基本的なECL差
動ゲートQ1,Q3,I1に加えてこの回路のラッチ部分は、適
宜のクロスフィードバック回路内に組込んだフィードバ
ックトランジスタ要素QF1−４を有している。前述した
如く、出力バッファエミッタフロワトランジスタ要素Q5
を介してのデータ出力OUTは、出力スイッチングノード
Ｂからとられる。ノードＢも、ラッチしたデータを保持
するフィードバック回路用のフィードバックスイッチン
グノードを与えている。ラッチしたデータを保持するフ
ィードバック回路は、相対的な電圧差に基づいて、ラッ
チトランジスタ要素のコレクタノードに印加される電圧
レベルがどのようなものであろうと、DATA IN及びREF
信号ラインに関して動作する。ノードＡはコレクタノー
ドにおける電位レベルを等しくプルダウンするので、相
対的電圧差が保存され且つラッチが影響を受けることは
ない。より特定的には、フィードバック回路が影響を受
けることがなく、且つ全てのラッチデータが保存され
る。第４図のラッチ回路の機能的ブロックは第５図に要
約して示してある。
以上、本発明の具体的実施の態様について詳細に説明
したが、本発明は、これら具体例にのみ限定されるべき
ものではなく、本発明の技術的範囲を逸脱することなし
に種々の変形が可能であることは勿論である。特に本発
明を、カットオフドライバ回路及びラッチ回路における
擬似レール回路の適用に関して説明したが、本発明は、
論理回路における複数個の電圧信号レベルを必要とする
その他の適用場面にも適用可能なものである。例えば、
第３図に示した擬似レール回路は、３個の論理値電圧レ
ベルを必要とする３値論理回路に対して適用することが
可能である。本擬似レール回路は、その他の多値論理適
用例に対し付加的なクランプ回路を組込むことが可能で
ある。
したが、本発明は、これら具体例にのみ限定されるべき
ものではなく、本発明の技術的範囲を逸脱することなし
に種々の変形が可能であることは勿論である。特に本発
明を、カットオフドライバ回路及びラッチ回路における
擬似レール回路の適用に関して説明したが、本発明は、
論理回路における複数個の電圧信号レベルを必要とする
その他の適用場面にも適用可能なものである。例えば、
第３図に示した擬似レール回路は、３個の論理値電圧レ
ベルを必要とする３値論理回路に対して適用することが
可能である。本擬似レール回路は、その他の多値論理適
用例に対し付加的なクランプ回路を組込むことが可能で
ある。
第１図はゲート内に組込んだECLカットオフドライバ回
路を具備する従来のECL差動出力ゲート乃至は出力バッ
ファを示した概略回路図、第２図は従来のTTL対ECLラッ
チ回路の概略ブロック図、第2A図は第２図のスレーブラ
ッチ段の構成を示した簡単化した詳細論理回路図、第３
図はカットオフドライバ回路を与えるために本発明の一
実施例に基づいて擬似レール回路を組込んだECL差動出
力ゲート乃至は出力バッファを示した概略回路図、第４
図はカットオフドライバ回路としてラッチ回路内に擬似
レール回路及び出力バッファを直接的に組込んだスレー
ブラッチ段等のようなラッチ回路を示した概略回路図、
第５図は第４図の回路の機能ブロックを示した概略ブロ
ック図、である。 （符号の説明） Q2:カットオフドライバトランジスタ要素 Q4:規準トランジスタ要素 Q6:エミッタホロワトランジスタ要素 Q7:ベースコレクタ短絡型トランジスタ要素 Q8:電流源トランジスタ要素 R1,R2:スイング抵抗 VCC:高電位レベルパワーレール VEE:低電位レベルパワーレール VTTL:電源パワーレール
路を具備する従来のECL差動出力ゲート乃至は出力バッ
ファを示した概略回路図、第２図は従来のTTL対ECLラッ
チ回路の概略ブロック図、第2A図は第２図のスレーブラ
ッチ段の構成を示した簡単化した詳細論理回路図、第３
図はカットオフドライバ回路を与えるために本発明の一
実施例に基づいて擬似レール回路を組込んだECL差動出
力ゲート乃至は出力バッファを示した概略回路図、第４
図はカットオフドライバ回路としてラッチ回路内に擬似
レール回路及び出力バッファを直接的に組込んだスレー
ブラッチ段等のようなラッチ回路を示した概略回路図、
第５図は第４図の回路の機能ブロックを示した概略ブロ
ック図、である。 （符号の説明） Q2:カットオフドライバトランジスタ要素 Q4:規準トランジスタ要素 Q6:エミッタホロワトランジスタ要素 Q7:ベースコレクタ短絡型トランジスタ要素 Q8:電流源トランジスタ要素 R1,R2:スイング抵抗 VCC:高電位レベルパワーレール VEE:低電位レベルパワーレール VTTL:電源パワーレール
Claims (19)
- 【請求項１】比較的高い電位レベルのパワーレールと比
較的低い電位レベルのパワーレールとの間に結合した差
動ゲート乃至はバッファを持ったエミッタ結合型論理乃
至は電流モード論理（ECL/CML）回路において、前記差
動ゲートと前記高電位レベルパワーレールとの間に結合
して擬似レール回路が設けられており、前記擬似レール
回路は、擬似レールノードと、第一制御信号に応答して
実質的に第一電位レベルにおいて前記擬似レールノード
をクランプするために前記擬似レールノードに結合され
ている第一クランプ回路と、第二制御信号に応答して前
記第一電位レベルより下の第二電位レベルにおいて前記
擬似レールノードをクランプするために前記擬似レール
ノードへ結合されている第二クランプ回路と、を有する
ことを特徴とするECL/CML回路。 - 【請求項２】特許請求の範囲第１項において、前記擬似
レール回路が、前記第一及び第二制御信号に応答して前
記第一及び第二クランプ回路を前記擬似レールノードへ
交互に印加させるために前記第一及び第二クランプ回路
へ結合したクランプスイッチング回路を有することを特
徴とするECL/CML回路。 - 【請求項３】特許請求の範囲第２項において、前記クラ
ンプスイッチング回路が、第一及び第二出力イネーブル
（OE）ゲートトランジスタ要素を具備する出力イネーブ
ル（OE）差動ゲートを有しており、前記OEゲートトラン
ジスタ要素の少なくとも一方が、第一及び第二OE制御信
号に応答して前記第一及び第二クランプ回路を前記擬似
レールノードへ交互に印加させるために前記第一及び第
二クランプ回路へ結合されていることを特徴とするECL/
CML回路。 - 【請求項４】特許請求の範囲第１項において、前記第一
クランプ回路が、前記高電位レベルパワーレールの高電
位レベルを前記擬似レールノードへ印加することを特徴
とするECL/CML回路。 - 【請求項５】特許請求の範囲第４項において、前記第一
クランプ回路が、前記擬似レールノードへ結合されてい
るクランプエミッタホロワトランジスタ要素（Q6）及び
前記クランプエミッタホロワトランジスタ要素（Q6）と
前記高電位レベルパワーレールとの間に結合されている
逆電圧降下手段を有しており、前記逆電圧降下手段（Q
7）は、前記高電位レベルパワーレールの高電位レベル
を前記擬似レールノードへ印加するために前記クランプ
エミッタホロワトランジスタ要素における電圧降下と実
質的に等しく且つ反対の電圧降下を有することを特徴と
するECL/CML回路。 - 【請求項６】特許請求の範囲第５項において、前記逆電
圧降下手段は、前記クランプエミッタホロワトランジス
タ要素及びベースコレクタ短絡型（BCS）トランジスタ
要素の両方が導通状態にある場合に、前記高電位レベル
パワーレールの高電位レベルを前記擬似レールノードへ
印加するためにベースコレクタ短絡型（BCS）トランジ
スタ要素を有することを特徴とするECL/CML回路。 - 【請求項７】特許請求の範囲第１項において、前記第二
クランプ回路が、前記擬似レールノードへ結合されてい
るクランプエミッタホロワトランジスタ要素（Q6）と、
前記クランプエミッタホロワトランジスタ要素と前記低
電位レベルパワーレールとの間に結合されているプルダ
ウントランジスタ要素（Q21）と、前記プルダウントラ
ンジスタ要素が導通状態にある場合に前記擬似レールノ
ードを前記高電位レベルパワーレールの高電位レベルよ
り下の特定した電位レベルに保持するために前記クラン
プエミッタホロワトランジスタ要素とプルダウントラン
ジスタ要素との間のノードへ結合されている電圧レベル
設定手段（R4）と、を有することを特徴とするECL/CML
回路。 - 【請求項８】特許請求の範囲第４項において、前記擬似
レール回路が、カットオフドライバ回路を有しており、
前記差動ゲートは、出力端へ出力信号を供給するための
出力スイッチングノードを有しており、前記出力スイッ
チングノードは前記擬似レールノードへ結合されてお
り、且つ前記第二クランプ回路の第二電位レベルは、カ
ットオフOE制御信号に応答して前記出力スイッチングノ
ード及び前記差動ゲートの出力端をカットオフ状態に保
持すべく選択されていることを特徴とするECL/CML回
路。 - 【請求項９】特許請求の範囲第８項において、前記差動
ゲートは、ラッチしたデータを保持するためのフィード
バック回路を具備するラッチ回路の一部であり、前記差
動ゲートのスイッチング出力ノードは、出力信号を供給
するために出力端へ結合されると共にラッチしたデータ
を保持するためにフィードバック信号を供給するために
前記ラッチ回路のフィードバック回路へ結合されてお
り、且つ前記カットオフドライバ回路は、ラッチしたデ
ータを失うことなしに、OEカットオフ信号に応答して、
前記差動ゲート及び出力端をカットオフ状態に保持する
ことを特徴とするECL/CML回路。 - 【請求項１０】比較的高い電圧レベルのパワーレールと
比較的低い電圧レベルのパワーレールとの間に結合され
ている差動ゲート乃至はバッファを具備するECL/CML回
路において、前記差動ゲートは、高電位及び低電位の入
力信号を受取るための入力端を与えると共に高電位及び
低電位の出力信号を出力端へ供給するためのスイッチン
グ出力ノードを与える一対のゲートトランジスタ要素を
持っており、OE信号に応答して前記差動ゲート及び出力
端をカットオフ状態に保持するためにカットオフドライ
バ手段が前記差動ゲートへ動作結合されており、擬似レ
ール回路が前記差動ゲートと前記高電位レベルパワーレ
ールとの間に結合されており、前記擬似レール回路が、
前記スイッチング出力ノードへ動作結合されている擬似
レールノードと、前記擬似レールノードへ結合されてお
り且つ前記スイッチング出力ノードの動作をスイッチン
グするために第一OE信号に応答して前記擬似レールノー
ドを実質的に前記高電圧レベルパワーレールの高電圧レ
ベルにクランプすべく構成されている第一クランプ回路
と、第二OE信号に応答して前記差動ゲート及び出力端を
カットオフ状態に保持するために前記擬似レールノード
を前記高電圧レベルよりも実質的に低い電圧レベルにク
ランプするために前記擬似レールノードへ結合されてい
る第二クランプ回路と、を有することを特徴とするECL/
CML回路。 - 【請求項１１】特許請求の範囲第10項において、前記擬
似レール回路が、前記第一及び第二OE信号に応答して前
記第一及び第二クランプ回路を前記擬似レールノードへ
交互に印加するために前記第一及び第二クランプ回路へ
結合されているクランプスイッチ回路を有することを特
徴とするECL/CML回路。 - 【請求項１２】特許請求の範囲第11項において、前記ク
ランプスイッチ回路が、第一及び第二OEゲートトランジ
スタ要素を具備するOE信号差動ゲートを有しており、前
記OEゲートトランジスタ要素の少なくとも一方が、前記
第一及び第二OE制御信号に応答して前記第一及び第二ク
ランプ回路を前記擬似レールノードへ交互に印加させる
ために前記第一及び第二クランプ回路へ結合されている
ことを特徴とするECL/CML回路。 - 【請求項１３】特許請求の範囲第12項において、前記第
一クランプ回路が、前記擬似レールノードへ結合されて
いるクランプエミッタホロワトランジスタ要素（Q6）を
有すると共に前記クランプエミッタホロワトランジスタ
要素（Q6）と高電位レベルパワーレールとの間に結合さ
れている逆電圧降下手段（Q7）を有しており、前記逆電
圧降下手段が、前記高電圧レベルパワーレールの高電圧
レベルを前記擬似レールノードへ印加するために前記ク
ラップエミッタホロワトランジスタ要素を横断しての電
圧降下と実質的に等しく且つ反対の電圧降下を有するこ
とを特徴とするECL/CML回路。 - 【請求項１４】特許請求の範囲第13項において、前記第
二クランプ回路が、前記擬似レールノードへ結合されて
いる前記クランプエミッタホロワトランジスタ要素（Q
6）と、前記クランプエミッタホロワトランジスタ要素
と前記低電位レベルパワーレールとの間に結合されてい
るプルダウントランジスタ要素（Q21）と、前記プルダ
ウントランジスタ要素が導通状態にある場合に前記擬似
レールノードを前記高電圧レベルパワーレールの高電位
レベルより下の特定したレベルに保持するために前記ク
ランプエミッタホロワトランジスタ要素とプルダウント
ランジスタ要素との間のノードへ結合されている電圧レ
ベル設定手段（R4）と、を有することを特徴とするECL/
CML回路。 - 【請求項１５】特許請求の範囲第10項において、前記EC
L/CML回路が、ラッチしたデータを保持するためのフィ
ードバック回路を具備するラッチ回路を有しており、前
記差動ゲートが前記ラッチ回路のゲート及び前記ラッチ
回路に対する出力バッファを形成しており、前記差動ゲ
ートのスイッチング出力ノードが、出力信号を供給する
ために出力端へ結合されると共にラッチしたデータを保
持するためにフィードバッ信号を供給するために前記ラ
ッチ回路のフィードバック回路へ結合されており、且つ
前記カットオフドライバ回路が、ラッチしたデータを失
うことなしに、前記第二OE信号に応答して、前記差動ゲ
ート及び出力端をカットオフ状態に保持することを特徴
とするECL/CML回路。 - 【請求項１６】ECL/CMLラッチ回路において、ラッチし
たデータ信号を保持するためのフィードバック回路を具
備する差動ゲートが設けられており、前記差動ゲートは
比較的高い電位レベルのパワーレールと比較的低い電位
レベルのパワーレールとの間に結合されており、前記差
動ゲートは、高電位及び低電位の入力データ信号を受取
るための入力端を与えると共に高電位及び低電位の出力
データ信号を出力端へ供給するためのスイッチング出力
ノードを与える一対のゲートトランジスタ要素を有して
おり、前記差動ゲートと前記高電位レベルパワーレール
との間に結合して擬似レール回路が設けられており、前
記擬似レール回路は前記スイッチング出力ノードへ動作
結合されている擬似レールノードを有しており、前記擬
似レール回路は、前記擬似レールノードへ結合されてお
り且つ前記スイッチング出力ノードの動作をスイッチン
グするために、第一OE信号に応答して、前記擬似レール
ノードを実質的に前記高電位レベルパワーレールの高電
位レベルにクランプすべく構成された第一クランプ回路
を有しており、前記擬似レール回路は、第二OE信号に応
答して、前記差動ゲート及び出力端をカットオフ状態に
保持するために前記擬似レールノードを前記高電位レベ
ルパワーレールよりも実質的に下の電位レベルにクラン
プするために前記擬似レールノードへ結合されている第
二クランプ回路を有しており、前記擬似レール回路は、
前記ラッチ回路のフィードバック信号によって保持され
ているラッチされたデータ信号を失うことなしに、前記
第二OE信号に応答して前記差動ゲート及び出力端をカッ
トオフ状態に保持すべく構成されていることを特徴とす
るECL/CMLラッチ回路。 - 【請求項１７】特許請求の範囲第16項において、前記差
動ゲートが、高電位及び低電位の入力データ信号を受取
るための差動入力端を与えると共に第一及び第二差動出
力端において高電位及び低電位の出力データ信号を供給
する第一及び第二スイッチング出力ノードを与える夫々
の第一及び第二入力信号差動ベース回路を具備する第一
及び第二入力トランジスタ要素を有しており、前記ラッ
チ回路は、データ信号を前記差動出力端においてラッチ
するために前記第一及び第二出力スイッチングノードへ
夫々結合されている第一及び第二フィードバック回路を
有しており、前記擬似レール回路は、前記ラッチしたデ
ータ信号を失うことなしに、前記第二OE信号に応答し
て、前記差動ゲート及び第一及び第二出力端をカットオ
フ状態に保持すべく構成されていることを特徴とするEC
L/CMLラッチ回路。 - 【請求項１８】特許請求の範囲第17項において、前記擬
似レール回路が、前記第一及び第二OE制御信号に応答し
て、前記第一及び第二クランプ回路を前記擬似レールノ
ードへ交互に印加するために前記第一及び第二クランプ
回路へ動作結合されているクランプスイッチ回路を有す
ることを特徴とするECL/CMLラッチ回路。 - 【請求項１９】特許請求の範囲第18項において、前記ク
ランプスイッチ回路がOE信号差動ゲートを有することを
特徴とするECL/CMLラッチ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/379,088 US4945265A (en) | 1989-07-13 | 1989-07-13 | ECL/CML pseudo-rail circuit, cutoff driver circuit, and latch circuit |
| US379,088 | 1989-07-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0396116A JPH0396116A (ja) | 1991-04-22 |
| JP2858270B2 true JP2858270B2 (ja) | 1999-02-17 |
Family
ID=23495767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2184394A Expired - Fee Related JP2858270B2 (ja) | 1989-07-13 | 1990-07-13 | Ｅｃｌ／ｃｍｌ擬似レール回路、カットオフドライバ回路及びラッチ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4945265A (ja) |
| EP (1) | EP0407869B1 (ja) |
| JP (1) | JP2858270B2 (ja) |
| KR (1) | KR0157419B1 (ja) |
| DE (1) | DE69015904T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03166821A (ja) * | 1989-11-27 | 1991-07-18 | Hitachi Ltd | 半導体集積回路装置 |
| US5248909A (en) * | 1990-01-09 | 1993-09-28 | Fujitsu Limited | ECL-TO-GaAs level converting circuit |
| US5051621A (en) * | 1990-05-04 | 1991-09-24 | National Semiconductor Corporation | Area-efficient low-power bipolar current-mode logic |
| US5101123A (en) * | 1990-06-29 | 1992-03-31 | Texas Instruments Incorporated | CMOS to ECL translator circuit and methodology |
| US5023479A (en) * | 1990-07-31 | 1991-06-11 | Motorola, Inc. | Low power output gate |
| US5321320A (en) * | 1992-08-03 | 1994-06-14 | Unisys Corporation | ECL driver with adjustable rise and fall times, and method therefor |
| US6031392A (en) * | 1998-05-11 | 2000-02-29 | Micrel Incorporated | TTL input stage for negative supply systems |
| US6104232A (en) * | 1998-08-27 | 2000-08-15 | Maxim Integrated Products | DC output level compensation circuit |
| US11050419B2 (en) * | 2016-12-22 | 2021-06-29 | Analog Devices International Unlimited Company | High-voltage unity-gain buffer |
| US10622980B1 (en) * | 2018-11-09 | 2020-04-14 | Analog Devices, Inc. | Apparatus and methods for setting and clamping a node voltage |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3622799A (en) * | 1970-04-20 | 1971-11-23 | Fairchild Camera Instr Co | Temperature-compensated current-mode circuit |
| JPS6065557A (ja) * | 1983-09-21 | 1985-04-15 | Fujitsu Ltd | 集積回路装置 |
| US4647799A (en) * | 1984-06-29 | 1987-03-03 | Advanced Micro Devices, Inc. | Full and fractional swing with adjustable high level ECL gate using a single current source |
| JPH0763139B2 (ja) * | 1985-10-31 | 1995-07-05 | 日本電気株式会社 | レベル変換回路 |
| US4713560A (en) * | 1986-06-05 | 1987-12-15 | Fairchild Semiconductor Corporation | Switched impedance emitter coupled logic gate |
| US4806800A (en) * | 1987-11-20 | 1989-02-21 | Tandem Computers Incorporated | TTL-to-ECL input translator/driver circuit |
| US4857776A (en) * | 1987-11-20 | 1989-08-15 | Tandem Computers Incorporated | True TTL output translator-driver with true ECL tri-state control |
| US4823028A (en) * | 1987-12-04 | 1989-04-18 | Tektronix, Inc. | Multilevel logic circuit with floating node voltage clamp |
| US4838900A (en) * | 1988-04-13 | 1989-06-13 | E. I. Du Pont De Nemours And Company | Polyimide gas separation membranes |
| US4870301A (en) * | 1988-09-06 | 1989-09-26 | Motorola, Inc. | Differential emitter-coupled-logic bus driver |
-
1989
- 1989-07-13 US US07/379,088 patent/US4945265A/en not_active Expired - Lifetime
-
1990
- 1990-07-04 EP EP90112727A patent/EP0407869B1/en not_active Expired - Lifetime
- 1990-07-04 DE DE69015904T patent/DE69015904T2/de not_active Expired - Fee Related
- 1990-07-12 KR KR1019900010556A patent/KR0157419B1/ko not_active IP Right Cessation
- 1990-07-13 JP JP2184394A patent/JP2858270B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4945265A (en) | 1990-07-31 |
| DE69015904D1 (de) | 1995-02-23 |
| EP0407869A3 (en) | 1991-05-08 |
| JPH0396116A (ja) | 1991-04-22 |
| EP0407869B1 (en) | 1995-01-11 |
| EP0407869A2 (en) | 1991-01-16 |
| KR910003925A (ko) | 1991-02-28 |
| KR0157419B1 (ko) | 1999-02-18 |
| DE69015904T2 (de) | 1995-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900008051B1 (ko) | 논리회로 | |
| JPH0876901A (ja) | 電流切換え型バス・ドライバ | |
| US4518876A (en) | TTL-ECL Input translation with AND/NAND function | |
| JP2858270B2 (ja) | Ｅｃｌ／ｃｍｌ擬似レール回路、カットオフドライバ回路及びラッチ回路 | |
| EP0375979A2 (en) | BICMOS driver circuit for high density CMOS logic circuits | |
| JPH0328850B2 (ja) | ||
| US4697103A (en) | Low power high current sinking TTL circuit | |
| JPH0261817B2 (ja) | ||
| JP2963188B2 (ja) | スタンバイ電力散逸を減少させたｅｃｌカットオフドライバ回路 | |
| JP2852972B2 (ja) | 差動出力端を有するｔｔｌからｅｃｌ／ｃｍｌへの変換回路 | |
| JPH03157014A (ja) | Ｔｔｌからｅｃｌ／ｃｍｌへの変換回路 | |
| JPS61127226A (ja) | エミツタ結合ロジツク回路 | |
| JP2858272B2 (ja) | Ｅｃｌクランプ型カットオフドライバ回路 | |
| EP0438953A1 (en) | High speed push-pull driver having current mirror pull-down | |
| US6211722B1 (en) | Low voltage high speed multiplexer and latch | |
| US5463332A (en) | Multiple differential input ECL or/nor gate | |
| JP3207951B2 (ja) | Ｃｍｏｓからｅｃｌへのレベル変換器 | |
| JP2564433B2 (ja) | プッシュプル・オフチップ・ドライバ | |
| JP2987170B2 (ja) | 非電流ホギング二重分相器ｔｔｌ回路 | |
| US4590392A (en) | Current feedback Schottky logic | |
| JP3278826B2 (ja) | インタフェース回路 | |
| EP0203700A2 (en) | Logic level translators | |
| JPS59107636A (ja) | レベル変換回路 | |
| JP2534353B2 (ja) | 論理システム | |
| JPS6255327B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |