JP2987170B2 - 非電流ホギング二重分相器ｔｔｌ回路 - Google Patents

非電流ホギング二重分相器ｔｔｌ回路

Info

Publication number
JP2987170B2
JP2987170B2 JP2052875A JP5287590A JP2987170B2 JP 2987170 B2 JP2987170 B2 JP 2987170B2 JP 2052875 A JP2052875 A JP 2052875A JP 5287590 A JP5287590 A JP 5287590A JP 2987170 B2 JP2987170 B2 JP 2987170B2
Authority
JP
Japan
Prior art keywords
transistor element
circuit
current
phase splitter
pull
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2052875A
Other languages
English (en)
Other versions
JPH02278917A (ja
Inventor
ジャンソン ラース
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Semiconductor Corp
Original Assignee
National Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Semiconductor Corp filed Critical National Semiconductor Corp
Publication of JPH02278917A publication Critical patent/JPH02278917A/ja
Application granted granted Critical
Publication of JP2987170B2 publication Critical patent/JP2987170B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
    • H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
    • H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00353—Modifications for eliminating interference or parasitic voltages or currents in bipolar transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/088—Transistor-transistor logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 技術分野 本発明は、例えば電流ミラー形態で結合された二重ト
ランジスタ要素を具備するTTLバッファ回路及び出力装
置等のようなTTL回路に関するものである。本発明は、
二重分相器のベースにおいて電流ホギングを発生するこ
とがなく二重分相器のエミッタにおいて電流ミラー動作
を有する二重分相器TTL回路を提供するものである。本
発明は、改良型JKフリップフロップ回路に適用された場
合、フィードバックトランジスタブレークダウンを防止
し且つ回路動作特性を改善するものである。
従来技術 Steven N. Goodspeedの米国特許第4,287,433号は、
例えば、TTL出力バッファ及び出力装置等においていう
ような基本的な二重分相器TTL回路形態を開示してい
る。このようなTTL出力バッファ回路は、高及び低電位
のデータ信号を供給するための出力端と、出力端から接
地へ電流をシンク即ち吸込むためのプルダウントランジ
スタ要素と、電流源から出力端へ電流をソース即ち湧出
すためのプルアップトランジスタ要素と、前記プルアッ
プ及びプルダウントランジスタ要素へ動作結合されてい
る分相器トランジスタ要素とを有している。この分相器
トランジスタ要素は、バッファ回路の入力端における信
号に従って、夫々のプルアップ及びプルダウントランジ
スタ要素の導通状態を制御する。上掲した米国特許によ
れば、入力端とプルダウントランジスタ要素との間にお
いて、複数個の分相器トランジスタ要素が実質的に並列
形態で結合されている。典型的には、二重分相器は、二
個の分相器トランジスタ要素から構成されるものであ
り、バッファ回路又は出力装置内に組込まれるものであ
る。しかしながら、本明細書において使用され且つ特許
請求の範囲において使用される如く、ここにおける「二
重（デュアル）」という用語は、「マルチプル（複数
個）」を意味するものとして使用され、従ってそれは二
個又はそれ以上のトランジスタ要素を包含することを意
味するために使用されるものであることに注意すべきで
ある。
二重分相器の一方、例えば出力分相器トランジスタ要
素が、「分相」即ち分相分割のためにプルアップ及びプ
ルダウントランジスタ要素の両方に結合されている。出
力分相器トランジスタ要素は、入力信号に応答して反対
の導通状態においてプルアップ及びプルダウントランジ
スタ要素を同時的に制御する。二重分相器トランジスタ
要素のエミッタノードは、プルダウントランジスタ要素
を制御するために並列的に結合されている。ベースドラ
イブ即ちベース駆動も並列的に結合されている。しかし
ながら、出力分相器トランジスタ要素のコレクタノード
のみがプルアップトランジスタ要素へ結合されている。
第二即ち補充分相器トランジスタ要素のコレクタノード
は、プルアップトランジスタ要素及び出力端から遮断さ
れたその他の回路機能を実施するために使用することが
可能である。
例えば、Goodspeedの米国特許第4,287,433号において
は、プルアップ及びプルダウントランジスタ要素の両方
に結合されている出力分相器トランジスタ要素は、比較
的高いコレクタ抵抗を介して電源Vccへ結合されてい
る。プルアップトランジスタ要素から遮断されている第
二分相器トランジスタ要素のコレクタノードは比較的低
いコレクタ抵抗を介して電源Vccへ結合されている。二
重分相器トランジスタ要素は、一体となって、並列し
て、高電位からの比較的低いコレクタ抵抗経路を画定す
る。この並列経路から派生される電流は、出力端におい
て高電位から低電位への遷移に対してプルダウントラン
ジスタ要素を駆動し、且つ装置の出力端において低電位
状態を維持する。
トライステートTTL出力装置の場合、イネーブルゲー
トが二重分相器トランジスタ要素のベースノードへ結合
されると共に、ノードプルアップトランジスタ要素のベ
ースへ結合されている。このイネーブルゲートは、高イ
ンピーダンスの第三状態において種々のトランジスタ要
素をディスエーブルさせるために接地へのルート即ち経
路を供給する。しかしながら、二重分相器形態であるた
めに、比較的低いコレクタ抵抗を具備する第二分相器ト
ランジスタ要素のコレクタノードはイネーブルゲートへ
接続されてはいない。従って、高インピーダンスの第三
状態における電力消費は、減少されており且つ出力分相
器トランジスタの比較的高いコレクタ抵抗経路を介して
通過する小さな電流のみに制限されている。
米国特許第4,255,670号においては、出力端における
高電位から低電位の遷移期間中出力端から接地への電流
のシンク動作を加速するために二重分相器TTL回路形態
が使用されている。プルダウントランジスタ要素をより
大きな導通度へ駆動するために出力端と第二分相器トラ
ンジスタ要素のコレクタノードとの間に補充フィードバ
ック回路が結合されている。出力分相器トランジスタ要
素のみがプルアップ及びプルダウントランジスタ要素の
両方に結合されている。イネーブルゲートが、出力分相
器トランジスタのコレクタノードにおけるプルアップト
ランジスタ要素のベースのみに結合されている。従っ
て、第二分相器トランジスタ要素は、そうでなければ、
フィードバック回路を介し且つイネーブルゲートを介し
て発生することのある出力端から接地への経路を阻止す
る。この二重分相器を使用することにより、補充フィー
ドバック回路及び出力端をイネーブルゲートから実効的
に遮断している。
しかしながら、このような二重分相器回路形態の適用
においては、二重分相器トランジスタ要素の一つを介し
て可変コレクタ電流が導入される。二重分相器トランジ
スタ要素は、通常、電流ミラー形態で結合されており、
即ちベースノードとエミッタノードが夫々並列的に接続
されている。電流ミラー形態は、トランジスタ要素を介
して等しいエミッタ電流密度を確立する。トランジスタ
要素の一つへ異なる即ち可変のコレクタ電流が発生する
と、より少ないコレクタ電流のトランジスタが、エミッ
タ電流密度を等しくするプロセスにおいて全てのベース
駆動電流を引込むことがあり、この現象は「電流ホギン
グ」として知られる現象である。このような電流ホギン
グは、第二分相器トランジスタ要素によって実効される
補充電流機能の利点を相殺したり又は否定したりする場
合がある。トライステート出力フィードバック回路の場
合には、電流ホギングがβ２増幅及びフィードバックを
使用することによって意図される出力からの電流シンク
動作の加速を破壊する場合がある。
より一般的には、複数個のトランジスタ要素を有する
電流ミラー形態において、少なくとも一個のトランジス
タ要素が固定コレクタ負荷及び実質的に一定のエミッタ
電流密度を有する回路内に配設される。このトランジス
タ要素は、ここにおいては、第一乃至は基準トランジス
タ要素又は出力トランジスタ要素として呼称される。二
重分相器TTLバッファ及び出力回路の場合において、そ
れは、典型的には、出力分相器トランジスタ要素であ
る。他方の電流ミラートランジスタ要素は、可変コレク
タ負荷を有することが可能なものであり、ここにおいて
は、第二乃至は補充トランジスタ要素として呼称され
る。二重分相器TTLバッファ及び出力装置の場合におい
て、それは、典型的には、ここにおいては、第二分相器
トランジスタ要素として呼称される。第一基準トランジ
スタ要素の実質的に一定なエミッタ電流密度は、第二ト
ランジスタ要素のエミッタ電流密度において「ミラー動
作」される。可変コレクタ負荷第二分相器トランジスタ
要素がベース駆動電流を「電流ホギング」させ且つ第一
トランジスタ要素から必要なベース駆動電流を剥取る場
合があるのはこの「ミラー動作」のプロセスにおいてで
ある。
二重分相器トランジスタ要素TTL回路における電流ホ
ギングの問題は、二重分相器トランジスタ要素に対する
電流ミラー形態から逸脱することにより、David A. F
erris et. al.の米国特許第4,661,727号によって解消
されている。この特許では、電流ホギングを防止するた
めに、TTLトライステート出力回路における複数個の分
相器トランジスタ要素に対し独立したベース駆動を与え
ている。出力分相器トランジスタ要素はプルアップ及び
プルダウントランジスタ要素の両方に結合されており、
一方第二分相器トランジスタ要素は、電流のβ２増幅を
有するプルダウントランジスタ要素を介しての電流のシ
ンク動作を加速するために出力フィードバック回路内に
おいて結合されている。電流ホギングを防止するため
に、各分相器トランジスタ要素のベースにおいて、別個
の且つ独立した入力ベース駆動トランジスタ要素が設け
られている。
この二重分相器において独立したベース駆動を具備す
る二重分相器TTL回路形態は、ECL−TTL翻訳器に対してG
eoff−Hanningtonの米国特許第4,677,320号により効果
的に適用されている。
本発明は、電流ホギングのない電流ミラー形態におけ
る二重トランジスタ要素の新規な回路を提供するもので
ある。それは、更に、基本的なLKフリップフロップ回路
において遭遇する問題を解消し且つJKフリップフロップ
回路動作特性を改善するために二重分相器トランジスタ
要素TTL出力回路としての回路の新規な適用を実現して
いる。本発明によって解消されている従来のJKフリップ
フロップ回路における問題について以下に要約する。
本発明は、従来のJKフリップフロップにおいて遭遇す
るフィードバックトランジスタブレークダウンの問題を
解消し且つ一般的にJKフリップフロップ動作特性を向上
させるために基本的JKフリップフロップにおいて適用さ
れている。この基本的なJKフリップフロップ回路は、高
電位及び低電位の入力信号を受取るためのＪ及びＫ入力
回路を具備している。これらＪ及びＫ入力回路は、又、
「マスタ」入力回路としても呼称される。Ｑ及び出力
バッファ回路は、Ｊ及びＫ入力信号に従ってＱ及び出
力端の状態を制御するために、夫々のＪ及びＫ入力回路
へ動作結合されている。これらＱ及び出力回路は、更
に、「スレーブ」出力回路としても呼称される。各Ｑ及
び出力バッファ回路は、単一分相器を具備するスタン
ダードなTTL出力回路の要素を有している。
第一交差フィードバック回路と第一交差フィードバッ
クトランジスタ要素が、Ｊ入力回路と出力バッファ回
路の分相器トランジスタ要素のコレクタノードとの間に
結合されている。第二交差フィードバック回路及び第二
交差フィードバックトランジスタ要素が、Ｋ入力回路と
Ｑ出力バッファ回路の分相器トランジスタ要素のコレク
タノードとの間に結合されている。CLOCK、SET及びCLEA
R信号入力が供給される。JKフリップフロップの論理演
算は以下の表１の如くに要約される。
尚、脚字ｎは現在のサイクル乃至はクロックパルスｎ
における事象を示しており、一方脚字ｎ＋１は次のサイ
クル即ちクロック動作の後の事象であってクロックパル
スｎ＋１における状態を示している。
出力Ｑ又はの何れか一方が高電位にあると、対応す
る交差フィードバックトランジスタのエミッタも単一分
相器のコレクタによって高電位レベルへプルされる。エ
ミッタにおける高電圧逆バイアスは、交差フィードバッ
クトランジスタのエミッタコレクタブレークダウン及び
エミッタベースブレークダウンとなる場合があり、それ
については後述する。交差フィードバックトランジスタ
における逆導通状態は、出力端を明細以下の電位レベル
へプルダウンする場合がある。このことも、JKフリップ
フロップのACスイッチング速度を劣化させる。
目 的 本発明は、以上の点に鑑みなされたものであって、上
述した如き従来技術の欠点を解消し、実質的に完全な電
流ミラー動作を行うが電流ホギングを発生することがな
い電流ミラー形態における複数個のトランジスタ要素を
具備する新規な二重トランジスタ要素形態TTL回路を提
供することである。本発明の別の目的とするところは、
第二分相器トランジスタ要素が補充回路機能を実施する
二重分相器形態TTL回路を提供することである。この補
充回路は、可変コレクタ負荷及び可変コレクタ電流を発
生することが可能である。しかし、二重分相器トランジ
スタ要素間の電流ミラー動作は、ベース駆動において電
流ホギングを発生することなしに発生することが可能で
ある。従って、本発明は、ベース駆動において電流ホギ
ングを発生することなしに可変コレクタ負荷及び可変コ
レクタ電流の元で等しいエミッタ電流密度でもって二重
分相器トランジスタ要素を動作させることを可能とする
ものである。本発明の更に別の目的とするところは、JK
フィードバックトランジスタのブレークダウンを防止し
且つ一般的にJKフリップフロップの動作特性を改善する
ために新たな二重分相器TTL回路形態を組込んだ改良型J
Kフリップフロップを提供することである。本発明のこ
の目的によれば、各マスター入力回路とJKフリップフロ
ップの夫々のスレーブ出力回路部品との間の交差フィー
ドバック回路は、二重分相器トランジスタ要素電流ミラ
ー形態において第二位相分相器トランジスタ要素を介し
て結合することによりプルアップトランジスタ要素及び
出力端から分離される。電流ホギング保護の特徴も組込
まれている。
構 成 これらの目的を達成するために、本発明は、広義にお
いては、電流ミラー形態で結合された二重トランジスタ
要素を具備する電流ホギングのない二重トランジスタ要
素電流ミラー回路を提供する。この二重トランジスタ要
素電流ミラー回路は、実質的に固定したコレクタ負荷を
具備する第一基準トランジスタ要素と、可変コレクタ負
荷を有することの可能な第二トランジスタ要素とを有し
ている。第一及び第二トランジスタ要素は、ベースノー
ドとエミッタノードとを並列接続させ電流ミラー形態で
結合されている。本発明によれば、低インピーダンス電
流ソース用活性トランジスタ要素が、第二トランジスタ
要素のコレクタノードにおいてエミッタホロワ形態で結
合されている。この電流ソース用エミッタホロワトラン
ジスタ要素は、第二トランジスタ要素コレクタ負荷及び
コレクタ電流が変化すると、エミッタ電流密度を等しく
するための要求に応じてミラー動作用電流を供給する。
このミラー動作用電流は、二重トランジスタ要素のベー
ス駆動において電流ホギングを発生することなしに供給
される。
特に、本発明は、電流ミラー形態で結合されている二
重分相器トランジスタ要素を具備する新規なTTL出力バ
ッファ回路を提供している。低インピーダンス電流ソー
ス用活性トランジスタ要素が、二重分相器トランジスタ
要素のベース駆動において電流ホギングを発生すること
なしにミラー動作用電流を供給するために第二分相器ト
ランジスタ要素のコレクタノードにおいてエミッタホロ
ワ形態で結合されている。
TTL出力バッファ回路は、高電位及び低電位の信号を
供給するための出力端と、出力端から接地への電流をシ
ンクするためのプルダウントランジスタ要素と、電源か
ら出力端への電流をソースするためのプルアップトラン
ジスタ要素とを有している。この二重分相器トランジス
タ要素は、入力信号に応答してプルアップ及びプルダウ
ントランジスタ要素の夫々の導通状態を制御するために
プルアップ及びプルダウントランジスタ要素に結合され
ており、又基準又は第一分相器トランジスタ要素として
も呼称される出力分相器トランジスタ要素を有してい
る。少なくとも一個の第二分相器トランジスタ要素が電
流ミラー形態で出力分相器トランジスタ要素に結合され
ている。この第二分相器トランジスタ要素は補充回路の
一部である。この付加的回路即ち補充回路が、第二分相
器トランジスタ要素のコレクタノードへ接続されてお
り、且つ可変コレクタ負荷を発生させる。第二分相器ト
ランジスタ要素のコレクタノードは、プルアップトラン
ジスタ要素及び出力端から遮断され即ち分離されてい
る。
基本回路において、電流ソース用トランジスタ要素
が、第二分相器トランジスタ要素のコレクタノードにお
いて、実質的にエミッタホロワ形態で結合されている。
この電流ソース用トランジスタ要素は、第二分相器トラ
ンジスタ要素のコレクタノードにも結合されている補充
回路と並列的に結合されている。従って、電流ソース用
トランジスタ要素は、第二分相器トランジスタ要素のコ
レクタノードへ結合されている並列ライン乃至は回路の
一分岐部を形態している。この補充回路は別の分岐部を
形成する。これら二つの分岐部乃至は回路ラインは、こ
こにおいては、第二分相器トランジスタ要素の「コレク
タ回路」として呼称される。
電流ソース用トランジスタのエミッタホロワ形態は、
「実質的な」エミッタホロワ形態を構成するものであ
る。何故ならば、例えば、ソース用電流を10mAの内部電
流を超えない値にソース用電流を制限するために電流ソ
ース用トランジスタのコレクタノードへ小さな電流制限
用抵抗を結合することが可能だからである。このような
小さな電流制限用コレクタ抵抗は、例えば、1KΩ又はそ
れ以下とすることが可能であり、エミッタホロワ機能及
び電流ソース用トランジスタの動作と実質的に干渉する
ことがないからである。しかしながら、それは、電流ミ
ラー形態で結合されている二重トランジスタ要素の電流
ミラー動作条件に応答して過剰な電流を防止する作用を
行う。
この二重分相器TTL回路形態の一特徴は、二重分相器
トランジスタ要素の何れによっても電流ホギングを発生
することなしに変化するコレクタ電流を発生させる可変
コレクタ負荷として補充回路が機能することが可能であ
るということである。分岐電流が、補充回路からの第二
分相器トランジスタ要素のコレクタノードへ延在する並
列ラインにおいて変化することが可能であり、電流ソー
ス用トランジスタ要素は他方の並列分岐コレクタライン
において補償電流を発生し、第二分相器トランジスタ要
素のエミッタにおいて実質的に一定なエミッタ電流密度
を発生する。この補償電流は、補充回路分岐部からのコ
レクタ負荷電流と逆に変化し、従って、正味のコレクタ
−エミッタ電流は実質的に一定のままに留まる。特に、
安定化されるのはエミッタ電流密度であり且つ実質的に
等しくされるのは二重分相器トランジスタ要素のエミッ
タ電流密度である。その結果、二重即ちマルチ分相器ト
ランジスタ要素のベース駆動における電流ホギングは回
避される。電流ソース用トランジスタ要素は、実効的
に、二重分相器トランジスタ要素のコレクタ負荷及びコ
レクタ電流における不均衡を補償する。
本発明に基づくこの二重分相器電流ミラー形態の利点
は、補充回路及びフィードバック回路等のような補充回
路機能が可変コレクタ負荷を発生し且つ可変電流を第二
即ち補充分相器トランジスタ要素のコレクタ内へ供給す
る場合に適用可能であるということである。コレクタ電
流は、コレクタノードへ延在するこの補充分岐部におい
て変化することが可能である。しかしながら、それは、
実質的に一定の正味のエミッタ電流を供給するために、
コレクタノードへ延在する他方の並列分岐部における電
流ソース用トランジスタ要素によって発生される電流に
より補償される。その結果、二重即ちマルチ分相器トラ
ンジスタ要素のエミッタ電流は、等しくされたままであ
るか又はベース駆動において電流ホギングを発生するこ
となしに電流ミラー形態において実質的に一定の割合の
ままである。この構成の特徴は、出力第一分相器トラン
ジスタ要素が出力端において分相器機能を実効する固定
電源として動作することを継続することが可能である。
本発明は、固定コレクタ負荷を有し電流ミラー形態に
おける二重トランジスタ要素の一方の分相器トランジス
タ要素を提供している。従って、二重分相器トランジス
タ要素の一方は固定コレクタ負荷を有するものでなけれ
ばならない。これは、基準乃至は第一分相器トランジス
タ要素として呼称される。この固定コレクタ負荷第一ト
ランジスタ要素のエミッタ電流は、第二分相器トランジ
スタ要素の可変コレクタ負荷とは独立的に、第二分相器
トランジスタ要素内に「ミラー」動作される。
電流ミラー形態における二重トランジスタ要素の場
合、電流ミラー動作の要求に応答して等しくされるもの
は必ずしもエミッタ電流自身である必要はなく、それは
エミッタ電流密度とすることも可能である。等しいエミ
ッタ面積を有する二重トランジスタ要素の場合、エミッ
タ電流密度を等しくするプロセスにおいてエミッタ電流
も等しくされる。エミッタ面積が等しくない二重トラン
ジスタ要素の場合、ミラー動作により、夫々のエミッタ
面積に関連する実質的に一定の割合で安定化するために
エミッタ電流が発生される。
本発明によれば、第二分相器トランジスタ要素のエミ
ッタ面積は、第一分相器トランジスタ要素のエミッタ面
積よりも、例えば最大で５％程度まで多少大きめに形態
されている。コレクタ負荷が一定の場合、第二二重トラ
ンジスタ要素のエミッタ電流密度は、第一二重トランジ
スタ要素のエミッタ電流密度よりも多少低くなる。その
結果、電流ホギングが発生するとすると、電流ソース用
トランジスタが補償コレクタ電流を供給することが可能
な第二二重トランジスタ要素において発生する傾向とな
る。従って、このような不均一なエミッタ面積とするこ
とは、第二分相器トランジスタ要素が電流ホギングの発
生箇所とする傾向となる。
エミッタホロワ形態における電流ソース用トランジス
タ要素へのベース駆動は、出力バッファ回路の入力トラ
ンジスタ要素のコレクタノードから取られる。単一入力
段トランジスタ要素の簡単な場合においては、入力トラ
ンジスタ要素のコレクタノードと第二分相器トランジス
タ要素のコレクタ濃度との間の電圧降下乃至は差異は、
Vbeであり、それは又φとしても示される。このこと
は、入力トランジスタ要素のベースと第二分相器トラン
ジスタ要素のベースとの間の一個のVbeの電位差と対応
している。
より一般的には、複数個の電流増幅入力トランジスタ
要素段を具備する出力バッファの場合、入力トランジス
タ要素のコレクタと第二分相器トランジスタ要素のコレ
クタとの間の電流ソース用エミッタホロワ形態シーケン
スにおける電圧降下Vbeの数は、入力トランジスタ要素
のベースと第二分相器トランジスタ要素のベースとの間
の電圧降下Vbeの数と等しくなるべきである。例えば、
入力端において、二段の電流増幅を有し且つ入力トラン
ジスタ要素のベースと第二分相器トランジスタ要素のベ
ースとの間に二個のVbeを有する出力バッファ回路の場
合、入力トランジスタ要素のコレクタと第二分相器トラ
ンジスタ要素のコレクタとの間に付加的な実質的に等し
い電圧降下を与えるために、電流ソース用トランジスタ
要素のベースノード又はエミッタノードと直列にダイオ
ードを結合することが可能である。一方、電流ソース用
トランジスタ要素は、トランジスタが導通状態にある場
合に、入力トランジスタ要素のコレクタと第二分相器ト
ランジスタ要素のコレクタとの間に二個のVbeの電圧降
下を提供するダーリントントランジスタ要素対とするこ
とが可能である。
本発明によれば、JKフリップフロップ回路のＱ及び
出力バッファ回路の各々が、二重分相器トランジスタ要
素を有している。出力分相器トランジスタ要素は、プル
アップ及びプルダウントランジスタ要素の夫々の状態を
制御するために、出力バッファ回路のプルアップ及びプ
ルダウントランジスタ要素へ結合されている。少なくと
も一個の第二分相器トランジスタ要素が、出力分相器ト
ランジスタ要素と電流ミラー形態で結合されている。こ
の第二分相器トランジスタ要素は、プルアップトランジ
スタ要素及び出力端へ直接接続することなしに、Ｊ又は
Ｋ入力回路から夫々の交差フィードバック回路へそのコ
レクタノードにおいて結合されている。夫々のＪ又はＫ
入力回路からの交差フィードバック回路の交差フィード
バックトランジスタ要素は、プルアップトランジスタ要
素及びＱ又は出力端から分離されており、且つより低
い電圧レベルにクランプさせることが可能である。従っ
て、出力端Ｑ又はが高電位にある場合、フィードバッ
クトランジスタブレークダウンは回避される。
好適実施例においては、電流ソース用トランジスタ要
素が、要求に応じて第二分相器トランジスタ要素のエミ
ッタを介してのミラー動作用電流を供給するために、第
二分相器トランジスタ要素のコレクタノードにおいて実
質的にエミッタホロワ形態で結合されている。この電流
ソース用トランジスタ要素は、交差フィードバック回路
コレクタ付加電流と逆に変化する補償電流を供給するた
めに、第二分相器トランジスタ要素のコレクタノードに
おいて交差フィードバック回路と並列して結合されてい
る。従って、二重分相器トランジスタ要素のベース駆動
において電流ホギングを発生することなしに、忠実な電
流ミラー動作が達成される。
ダイオード降下によってVccから又はダイオードスタ
ッキングによって接地からの何れかから電流ソース用ト
ランジスタ要素のベースをクランプすることによって、
電流ソース用トランジスタ要素はクランプとして作用す
る。それは、第二分相器トランジスタ要素のコレクタに
おける電位レベル及び交差フィードバックトランジスタ
要素のエミッタにおける電位レベルを、エミッタ−コレ
クタブレークダウン及びエミッタ−ベースブレークダウ
ンを回避するVcc以下のレベルに保持する。一方、接地
又はVccに対して別のクランプを設けることが可能であ
る。
電流ソース用トランジスタ要素のベース駆動は、ベー
スノードを入力トランジスタ要素のコレクタノードへ結
合するか又は出力バッファ回路の段によって与えること
が可能である。ベース駆動結合用のコレクタノードは、
入力トランジスタ要素のベースと第二分相器トランジス
タ要素のベースとの間、及び入力トランジスタ要素のコ
レクタノードと第二分相器トランジスタ要素のコレクタ
ノードとの間において一個の電圧降下Vbe差があるよう
に選択される。
改良型JKフリップフロップ回路のその他の特徴として
は、出力端における低電位から高電位への遷移期間中二
重分相器トランジスタ要素のターンオフを加速するため
に、出力バッファ回路の各々の二重分相器トランジスタ
要素のベースへ結合されている付加的なACミラーキラー
回路が設けられている。電流ソース用トランジスタを多
少導通状態に維持するために、電流ソース用トランジス
タのエミッタと接地との間にバイアス回路を結合させる
ことが可能である。
実施例 以下、添付の図面を参考に、本発明の具体的実施の態
様について詳細に説明する。
非電流ホギング型二重分相器反転TTL出力回路が第１
図に示されており、それは高及び低電位の入力信号を受
取るための入力端Vin及び本装置を介して伝搬した後の
出力信号を供給するための出力端Voutを示している。プ
ルアップトランジスタ要素が、ダーリントントランジス
タ対Q1,Q3によって与えられており、且つ出力端が高状
態にある場合に、電源Vccから出力端Vcutへ電流をソー
ス即ち湧出させる。プルダウントランジスタ要素Q2は、
出力端が低状態にある場合に、出力端Voutから接地への
電流をシンク即ち吸込みを行う。分相器トランジスタ要
素は、二重分相器トランジスタ要素Q5及びQ51によって
与えられている。
出力分相器トランジスタ要素Q5は、入力トランジスタ
Q6を介して入力端Vinにおける入力信号に応答して反対
の導通状態にあるプルアップ及びプルダウントランジス
タ要素を制御するためのプルアップ及びプルダウントラ
ンジスタ要素の両方に結合されている。二重分相器トラ
ンジスタQ5及びQ51のベースノードは、入力トランジス
タQ6のエミッタノードへ並列して接続されている。二重
分相器トランジスタ要素Q5及びQ51のエミッタノード
は、合同してプルダウントランジスタ要素を駆動するた
めにプルダウントランジスタ要素Q2のベースへ並列して
接続されている。その結果、二重分相器トランジスタ要
素Q5及びQ51は、電流ミラー形態で接続されている。
補充乃至は第二分相器トランジスタQ51のコレクタノ
ードは、プルアップトランジスタ要素から遮断されてい
る。即ち、それは、ダーリントントランジスタQ1及びQ3
及び出力端Voutへ直接的に接続されていない。２本の並
列分岐部乃至は回路ラインが、第二分相器トランジスタ
Q51のコレクタノードへ接続されている。これらの並列
分岐部は、ここにおいては、コレクタ回路と呼称され
る。第二分相器トランジスタ要素Q51のコレクタ回路の
第一分岐部20は、後述する如く例えば信号のフィードバ
ック等のような補充的回路機能を実施するために使用す
ることが可能である。補充回路はプルアップトランジス
タ要素から分離することが望ましく、且つ出力バッファ
回路10の出力端はこの第一分岐部20において結合されて
いる。第二分相器トランジスタQ51のコレクタ回路の並
列第二分岐部30内に、電源Vccと第二分相器トランジス
タ要素Q51のコレクタノードとの間にエミッタホロワ形
態で結合されている電流ソース用トランジスタ要素Q40
が挿入されている。
コレクタ回路分岐部20の補充回路ライン上に可変コレ
クタ負荷がある場合、可変コレクタ電流Icが第二分相器
トランジスタ要素Q51を介して流れる。このコレクタ電
流Icが出力分相器トランジスタ要素Q5のコレクタ電流と
相対的に減少すると、第二分相器トランジスタ要素Q51
のベースが、入力トランジスタ要素Q6によって与えられ
るベース駆動電流を「ホギング」させる。その結果出力
分相器トランジスタ要素Q5の動作が破壊され、所望の明
細に従って出力バッファ回路10が動作することを阻止す
る場合がある。
しかしながら、コレクタ抵抗なしで又は例えば1KΩ以
下の小さなコレクタ抵抗のみを有するエミッタホロワ形
態で結合した電流ソース用トランジスタ要素Q40は、低
インピーダンス電流ソース用要素を表わしている。それ
は、電流ミラー形態二重分相器トランジスタ要素Q5及び
Q51の電流ミラー動作条件に応答する。電流ソース用ト
ランジスタ要素Q40は、コレクタ回路分岐部30内に補償
用コレクタ電流を供給し、それはコレクタ回路分岐部20
におけるコレクタ電流Icにおける変化と逆に変化する。
その結果、電流ミラートランジスタ要素Q5及びQ51のエ
ミッタからのエミッタ電流密度を等しくするために、第
二分相器トランジスタ要素Q51を介して実質的に一定の
コレクタ−エミッタ電流を維持することが可能である。
エミッタホロワ電流ソース用トランジスタ要素Q40
は、実際上、コレクタ負荷における不均衡を補償し、従
って二重分相器トランジスタ要素のコレクタ電流におけ
る不均衡を補償する。該エミッタホロワは、積極的に補
償電流を挿入することにより、可変コレクタ負荷分相器
トランジスタ要素（第二トランジスタ要素）のコレクタ
回路において補償を行う。それは、電流ミラー形態に結
合された二重トランジスタ要素間にバランスを維持する
積極的な補償機能である。
低インピーダンス電流ソース用トランジスタ要素Q40
用のベース駆動は、そのベースノードを入力トランジス
タ要素Q6のコレクタノードへ結合することによって得ら
れる。出力バッファ回路10の場合、電流ソース用トラン
ジスタQ40のベースノードは、入力トランジスタ要素Q6
のベースと第二分相器トランジスタ要素Q51のベースと
の間の一個の電圧降下Vbe差を許容する一段のコレクタ
へ結合されている。従って、その電圧差は、これらのト
ランジスタ要素が導通状態にある場合に、選択した入力
トランジスタ要素Q6のコレクタと第二トランジスタ要素
Q51のコレクタとの間に一個のVbeが存在するようにすべ
きである。
例えば、入力トランジスタ要素Q6と二重分相器トラン
ジスタ要素Q5及びQ51との間に電流増幅の付加的入力段
が設けられる場合、入力トランジスタQ6と第二分相器ト
ランジスタQ51との間の電圧降下は二個のVbeに相当す
る。電流ソース用トランジスタ要素Q40用にダーリント
ントランジスタ対を使用し、その際にトランジスタがオ
ンしている場合に入力トランジスタ要素Q6のコレクタノ
ードと第二分相器トランジスタ要素Q51の間に二個の電
圧降下Vbeの電圧差を維持する場合には、電流ソース用
トランジスタ要素のベースノードは入力トランジスタ要
素Q6のコレクタノードへ結合させておくことが可能であ
る。一方、ベースノードとコレクタノードとの間に同等
の電圧差を維持するために、エミッタホロワ電流ソース
用トランジスタと共にダイオードスタッキングを使用す
ることが可能である。
好適実施例においては、補充分相器トランジスタ要素
（SPS）のエミッタ面積は、出力分相器トランジスタ要
素（OPS）のエミッタ面積よりも多少大きくなってい
る。例えば、SPSのエミッタ面積は、OPSのエミッタ面積
よりも５％の程度大きめにすることが可能である。この
ような構成とすることの利点は、コレクタ負荷が等しい
場合、出力分相器トランジスタ要素（第一又は基準トラ
ンジスタ要素）のエミッタ面積が多少小さいので、多少
大きな電流密度をサポートするということである。第二
分相器トランジスタ要素のエミッタ電流密度は多少低
い。従って、電流ホギングを発生する傾向があると、そ
れは第二トランジスタ要素において発生し、そこで、エ
ミッタホロワ電流ソース用トランジスタ要素Q40は補償
用ミラー電流を供給することが可能である。従って、二
重トランジスタ要素の内で多少ともその傾向を有するも
のにおいて電流ホギングが発生され、即ち本例において
は第二分相器トランジスタ要素において好適に補償が行
われる。
JKフリップフロップ回路において遭遇する問題は、第
２図に示した従来のJKフリップフロップ回路の一部に示
されている。JKフリップフロップからなる二入力回路の
一方、即ちＪ入力回路35が、JKフリップフロップ回路の
二個の出力バッファ回路の一方、即ち出力回路36と共
に示されている。交差フィードバックライン38は、交差
フィードバックトランジスタQ8から従来の単一分相器ト
ランジスタ要素出力バッファ回路36の出力分相器トラ
ンジスタQ5のコレクタへの信号を結合する交差フィード
バック回路を与えている。同様の交差フィードバック回
路は、Ｋ入力回路とＱ出力バッファ回路（不図示）との
間に結合されている。交差フィードバックトランジスタ
Q8を使用する交差フィードバック回路結合は、表１に従
ってJKフリップフロップ回路の所望の論理演算を行う。
しかしながら、この回路構成での困難性は、出力端の
一方例えば出力端における低から高電位への遷移の時
及び出力段が高電位にある期間中、フィードバックト
ランジスタQ8のエミッタも高レベル電位、実質的には電
源電位Vccへプルアップされるということである。
より低いベース及びコレクタ電位と相対的にフィード
バックトランジスタQ8のエミッタにおける高電位は、ブ
レークダウンを発生し且つフィードバックトランジスタ
Q8を介して逆導通を発生する場合がある。エミッタ／コ
レクタブレークダウンと呼ばれるフィードバックトラン
ジスタQ8のエミッタからコレクタへの高電圧ブレークダ
ウンは、出力端における電圧を該回路用の高レベル電
位出力明細以下にプルダウンする場合がある。更に、エ
ミッタ／ベースブレークダウンと呼ばれるフィードバッ
クトランジスタのエミッタからベースへブレークダウン
が発生する場合がある。フィードバックトランジスタの
ブレークダウンが発生すると、出力に対する高レベル電
位明細の損失が発生するばかりか、JKフリップフロップ
回路のスイッチング動作の最大周波数Fmax又はスイッチ
ング速度の劣化が発生する。
本発明の回路を実現するフリップフロップの左側を示
したJKフリップフロップの半分の部分を第３図に示して
ある。そこに示した如く、第１図の非電流ホギング型分
相器TTL出力回路10が、Ｊ入力回路45に関しＱ出力回路4
6内に組込まれている。第１図に示した本発明に基づく
回路要素及び構成部品は、第３図のＱ出力回路46におけ
るのと同一の参照符号で示してある。その結果、第３図
には示していないＱ入力回路からの交差フィードバック
回路ライン20上の交差フィードバック信号は、第二分相
器トランジスタ要素Q51のコレクタノードのみに結合さ
れており、且つプルアップトランジスタ要素ダーリント
ン対Q1,Q3及びＱ出力回路46の出力端Ｑから分離されて
いる。
出力端Ｑにおける高電位レベルの期間中、Ｋ入力回路
における交差フィードバックトランジスタQ8は、電源V
ccの高電位レベルへプルアップすることから保護するこ
とが可能である。このことは、トランジスタQ40のクラ
ンピング作用によって達成され、トランジスタQ40はフ
ィードバックトランジスタのエミッタをプルアップする
ことが可能な電圧レベルを、フィードバックトランジス
タのエミッタ／コレクタ又はエミッタ／ベースブレーク
ダウンを発生する場合のある逆バイアス以下のレベルに
クランプする。エミッタホロワ結合型トランジスタQ40
は、更に、第二分相器トランジスタ要素Q51のコレクタ
回路の並列分岐部30における電流ソース用トランジスタ
要素としても作用し、且つ前述した如く電流ホギングを
防止するか又はその可能性を減少させる。
第３図の実施例においては、第二分相器トランジスタ
要素Q51のコレクタは、電源電圧Vccに関してクランプさ
れる。このクランプ作用は、ダイナミッククランプ要素
Q40によって与えられる。一方、第二分相器トランジス
タ要素のコレクタを、接地に関して所望の電圧レベルに
クランプさせることが可能である。例えば、電流ソース
用トランジスタQ40のベースノードと接地との間に受動
的クランプダイオードを「スタック」させることが可能
である。接地に関するダイナミッククランプを使用する
ことも可能である。
Ｊ入力回路45からの交差フィードバックライン38は、
同様に、第３図には示していないＱ出力回路における第
二分相器トランジスタ要素のコレクタノードへ結合され
ている。クランプとしても作用する電流ソース用トラン
ジスタ要素は、Ｑ出力回路第二分相器トランジスタ要素
のコレクタノードにおいて同様に並列的に結合されてい
る。
出力回路46の性能を改善するその他の回路特徴も第３
図に示されている。電流ソース用トランジスタ要素Q40
のエミッタへ結合されているバイアス回路48は、ACスイ
ッチング条件に応答するために電流ソース用トランジス
タ要素Q40を多少オン状態に維持する。バイアス回路48
は、電流ソース用トランジスタ要素Q40のエミッタノー
ドと接地との間において直列接続されている抵抗R40と
ベース／コレクタを短絡したダイオードD47及びD48によ
って与えられている。
Ｑ出力端において低電位から高電位への遷移期間中プ
ルダウントランジスタ要素Q2のターンオフを加速するた
めにプルダウントランジスタ要素Q2のベースノードにお
いてスタンダードなACミラーキラー50が設けられてい
る。このようなACミラーキラー回路は、例えば、1982年
に発行されたRobert W.Bechdoltの米国特許第4,321,49
0号に記載されている。本回路の新規な特徴において、
付加的なACミラーキラー回路52が、二重分相器トランジ
スタ要素Q5及びQ51のベースノードに結合されている。
付加的ACミラーキラー回路52の活性放電トランジスタ要
素Q42が、出力回路46のＱ出力端における低から高電位
への遷移期間中、二重分相器トランジスタ要素Q5及びQ5
1のターンオフを加速するために、電流ソース用トラン
ジスタ要素Q40からのエミッタ電圧フィードバック電流
を使用して、ベースにおいて駆動される。JKフリップフ
ロップ回路のCLOCK、CLEAR、SETピンも示してある。
JKフリップフロップ回路の動作特性を改善する場合の
本発明の利点を要約すると以下の如くである。
１）Ｑ及び出力回路内に組込まれている非電流ホギン
グ型二重分相器トランジスタ要素回路は交差フィードバ
ックトランジスタ要素のエミッタ／コレクタ及びエミッ
タ／ベースブレークダウンを除去している。
２）JKフリップフロップのAC性能期間中の最大スイッチ
ング速度Fmaxが改善され且つ例えば10％だけ増加する。
３）出力分相器トランジスタ要素コレクタノードにおけ
る負荷が減少されているので、低電位から高電位への遷
移期間中、出力端Ｑ又はにおけるより高速のライズタ
イム即ち上昇時間が達成されている。全てのJK交差フィ
ードバック制御電流は、第二分相器トランジスタ要素コ
レクタノードへ指向されている。
４）分相器トランジスタ要素のベースに結合されている
付加的なACミラーキラー回路によって、出力端における
低電位から高電位の遷移期間中分相器トランジスタ要素
Q5及びQ51のより高速のターンオフが達成されている。
５）電流ソース用トランジスタ要素Q40によって実施さ
れるクランプ作用により、高電位から低電位への遷移期
間中Ｑ出力端及び出力端におけるフォールタイム即ち
下降時間も減少されている。このクランプは、低レベル
電位への遷移が開始する高電位レベルを制限する。
６）JKフリップフロップのＱ及びスレーブ出力回路に
おける出力ノイズは、別の二重分相器トランジスタ要素
Q51によりＪ及びＫ「マスタ」入力端から分力されてい
る。
７）トランジスタ要素Q51のコレクタノード上のタイズ
タイムがより高速であるので、フィードバック応答時間
が減少され且つJKフリップフロップが全体的なクロック
速度が改善される。
８）シンク用電流のβ２増幅及び加速を維持したまま
で、電流ホギングを発生することなしに、プルダウント
ランジスタ要素Q2のターンオンを加速するために、出力
分相器トランジスタ要素Q5を介してＱ又は出力端から
のフィードバックを使用することが可能である。
９）一般的に、電流ホギングによって提供される問題が
発生することなしに、二重分相器トランジスタ要素Q5及
びQ51においてほぼ完全な電流ミラー動作が可能とな
る。出力分相器トランジスタ要素Q5は、出力端Ｑにおい
て固定電流源として動作することが可能であり、一方第
二分相器トランジスタ要素Q51へのフィードバックコレ
クタ電流が変化することが可能である。
10）一般的に、第二分相器トランジスタ要素を介してＪ
及びＫ入力回路からの交差フィードバックを具備する非
電流ホギング型二重分相器トランジスタ要素Ｑ及び出
力回路は、AC及びDC性能の両方を改善する。
以上、本発明の具体的実施の態様について詳細に説明
したが、本発明はこれら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。上述した説
明から明らかな如く、本発明の非電流ホギング型二重ト
ランジスタ要素電流ミラーTTL回路は、分相器トランジ
スタ要素を介して動作する補充回路がプルアップトラン
ジスタ要素及び出力端から分離されるべきである多様な
適用において有用なものである。本発明は、更に、一般
的には、電流ミラー形態で結合された二重トランジスタ
間で電流ホギングを回避することが望ましい場合に適用
可能なものである。
【図面の簡単な説明】
第１図は本発明に基づいて構成された二重分相器TTL出
力バッファ回路の概略ブロック図、第２図はフィードバ
ックトランジスタブレークダウンの問題を示した従来の
JKフリップフロップの関連する部分を示した概略部分
図、第３図は本発明に基づいて構成されたJKフリップフ
ロップ回路の半分を示した概略ブロック図、である。 （符号の説明） Q1,Q3:ダーリントントランジスタ対 Q2:プルダウントランジスタ要素 Q5,Q51:二重分相器トランジスタ要素 Q5:出力分相器トランジスタ要素 Q6:入力トランジスタ Q51:補充又は第二分相器トランジスタ Q40:電流ソース用トランジスタ要素 10:出力バッファ回路 20:第一分岐部 30:コレクタ回路分岐部

Claims (29)

    (57)【特許請求の範囲】
  1. 【請求項１】電流ミラー形態で結合した二重トランジス
    タ要素を具備するTTL回路において、二重トランジスタ
    要素の一方のコレクタノードにおいて実質的にエミッタ
    ホロワ形態で動作結合した低インピーダンス電流源用活
    性トランジスタ要素を有しており、前記二重トランジス
    タ要素のベースノードにおける電流ホギングを減少させ
    るためのミラー電流を供給することを特徴とするTTL回
    路。
  2. 【請求項２】TTL回路において、第一基準トランジスタ
    要素と第二トランジスタ要素とを具備する二重トランジ
    スタ要素が設けられており、前記第一基準及び第二トラ
    ンジスタ要素は電流ミラー形態で結合されたベースノー
    ド及びエミッタノードを有しており、前記第一基準トラ
    ンジスタ要素は実質的に一定のコレクタ負荷及びコレク
    タ電流へ結合されているコレクタノードを有しておりそ
    の際に基準エミッタ電流密度を与えており、前記第二ト
    ランジスタ要素は可変コレクタ負荷へ結合されているコ
    レクタノードを有しており、前記可変コレクタ負荷と並
    列に前記第二分相器トランジスタ要素のコレクタノード
    において実質的にエミッタホロワ形態で動作結合された
    低インピーダンス電流源用活性トランジスタ要素が設け
    られており前記第二トランジスタ要素における第一基準
    トランジスタ要素のエミッタ電流密度をミラー動作する
    ために補償用電流を供給し且つ前記二重トランジスタ要
    素のベースノードにおける電流ホギングを減少させてい
    ることを特徴とするTTL回路。
  3. 【請求項３】特許請求の範囲第２項において、前記第二
    トランジスタ要素のコレクタノードにおける可変コレク
    タ負荷が、前記第一基準トランジスタ要素のコレクタノ
    ードへの直接的接続なしに動作する補充回路を有してい
    ることを特徴とするTTL回路。
  4. 【請求項４】高及び低電位の信号を供給する出力端子
    と、前記出力端から接地へ電流をシンクさせるためのプ
    ルダウントランジスタ要素と、電源から前記出力端へ電
    流をソースするためのプルアップトランジスタ要素と、
    電流ミラー形態で動作結合されている二重分相器トラン
    ジスタ要素とが設けられており、前記分相器トランジス
    タ要素の第一のものが前記プルアップ及びプルダウント
    ランジスタ要素の夫々の導通状態を制御するために前記
    プルアップ及びプルダウントランジスタ要素へ結合され
    ており、且つ前記分相器トランジスタ要素の第二のもの
    が前記第一分相器トランジスタ要素及び前記プルアップ
    トランジスタ要素のコレクタノードへ直接接続すること
    なしに補充回路において動作結合されているコレクタノ
    ードを有しており、前記第二二重分相器トランジスタ要
    素のコレクタノードにおいて実質的にエミッタホロワ形
    態で動作結合されている低インピーダンス電流源用活性
    トランジスタ要素が設けられており、前記二重分相器ト
    ランジスタ要素のベースノードにおける電流ホギングを
    減少させるために前記第二分相器トランジスタ要素のエ
    ミッタを介してミラー電流を供給することを特徴とする
    TTL回路。
  5. 【請求項５】特許請求の範囲第４項において、前記電流
    源用要素は、前記補充回路と並列に前記第二分相器トラ
    ンジスタ要素のコレクタノードにおいてエミッタホロワ
    形態で結合されており、前記補充回路によって供給され
    るコレクタ電流と逆に変化する補償用可変電流を供給す
    ることを特徴とするTTL回路。
  6. 【請求項６】特許請求の範囲第５項において、前記二重
    分相器トランジスタ要素のベースノードへ動作結合され
    ているエミッタノードを持った入力トランジスタ要素が
    設けられており、且つ前記電流源用トランジスタ要素の
    ベースノードがベース駆動用の前記入力トランジスタ要
    素のコレクタノードへ結合されていることを特徴とする
    TTL回路。
  7. 【請求項７】TTL回路において、高及び低電位のデータ
    信号を供給する出力端と、前記出力端から接地へ電流を
    シンクするためのプルダウントランジスタ要素と、電源
    から前記出力端へ電流をソースするためのプルアップト
    ランジスタ要素と、前記プルアップ及びプルダウン要素
    の夫々の導通状態を制御するために前記プルアップ及び
    プルダウントランジスタ要素へ動作結合されている出力
    分相器トランジスタ要素を具備すると共に前記出力分相
    器トランジスタ要素と電流ミラー形態で動作結合されて
    いる少なくとも一個の第二分相器トランジスタ要素を具
    備する二重分相器トランジスタ要素とが設けられてお
    り、前記第二分相器トランジスタ要素は前記出力分相器
    トランジスタ要素及びプルアップトランジスタ要素のコ
    レクタノードへ直接接続することなしに前記第二分相器
    トランジスタ要素のコレクタノードへ結合されている補
    充回路と結合されており、電流ミラー形態の変化する電
    流要求に応答して前記第二分相器トランジスタ要素のエ
    ミッタを介してミラー電流を供給するために前記第二分
    相器トランジスタ要素のコレクタノードにおいて実質的
    にエミッタホロワ形態で動作結合されている低インピー
    ダンス電流源用活性トランジスタ要素が設けられてお
    り、前記二重分相器トランジスタ要素のベース駆動間に
    おける電流ホギングを減少させていることを特徴とする
    TTL回路。
  8. 【請求項８】特許請求の範囲第７項において、高及び低
    電位の入力信号を受取り且つ印加するために前記二重分
    相器トランジスタ要素へ動作結合されている入力トラン
    ジスタ要素が設けられており、前記電流源用トランジス
    タ要素のベースノードが前記入力トランジスタ要素のコ
    レクタノードへ結合されており、且つ前記二重分相器ト
    ランジスタ要素の夫々のベースノードが前記入力トラン
    ジスタ要素のエミッタノードへ並列に結合されているこ
    とを特徴とするTTL回路。
  9. 【請求項９】特許請求の範囲第７項において、前記第二
    分相器トランジスタ要素のエミッタ面積が、前記出力分
    相器トランジスタ要素のエミッタ面積よりも多少大きい
    ことを特徴とするTTL回路。
  10. 【請求項１０】特許請求の範囲第７項において、更に、
    前記出力端における低から高の電位の遷移期間中前記二
    重分相器トランジスタ要素のターンオフを加速するため
    に前記二重分相器トランジスタ要素のベースノードへ結
    合してACミラーキラー回路が設けられていることを特徴
    とするTTL回路。
  11. 【請求項１１】特許請求の範囲第10項において、前記AC
    ミラーキラー回路が、活性放電トランジスタ要素を有し
    ており、そのベースノードが前記電流源用トランジスタ
    要素のエミッタノードへ結合されていることを特徴とす
    るTTL回路。
  12. 【請求項１２】特許請求の範囲第７項において、前記第
    二分相器トランジスタ要素のコレクタノードが、可変コ
    レクタ電流を供給する補充回路において、前記第二分相
    器トランジスタ要素へ結合されていることを特徴とする
    TTL回路。
  13. 【請求項１３】特許請求の範囲第12項において、前記補
    充回路がJKフリップフロップ回路の交差フィードバック
    回路を有することを特徴とするTTL回路。
  14. 【請求項１４】特許請求の範囲第７項において、前記電
    流源用トランジスタ要素が、前記補充回路によって供給
    されるコレクタ電流と逆に変化する可変補償用コレクタ
    電流を供給するために前記補充回路と並列に前記第二分
    相器トランジスタ要素のコレクタノードへエミッタホロ
    ワ形態で結合されていることを特徴とするTTL回路。
  15. 【請求項１５】特許請求の範囲第７項において、更に、
    前記電流源用トランジスタ要素を少なくとも多少導通状
    態に維持するために前記電流源用トランジスタ要素へ結
    合されているバイアス回路を有することを特徴とするTT
    L回路。
  16. 【請求項１６】TTL−JKフリップフロップ回路におい
    て、高及び低電位の入力信号を受取るための第一及び第
    二マスタ入力回路が設けられており、入力信号に従って
    出力バッファ回路の状態を制御するために前記夫々の第
    一及び第二入力回路へ動作結合されている夫々の入力端
    を持った第一及び第二スレーブ出力バッファ回路が設け
    られており、前記第一及び第二出力バッファ回路の各々
    は、高及び低電位の出力信号を供給する出力端と、電源
    から前記出力端へ電流をソースするためのプルアップト
    ランジスタ要素と、前記出力端から低電位へ電流をシン
    クするためのプルダウントランジスタ要素と、前記夫々
    のプルアップ及びプルダウントランジスタ要素の導通状
    態を制御するために前記入力端及び前記プルアップ及び
    プルダウントランジスタ要素へ結合されている分相器ト
    ランジスタ要素とを有しており、更に、各々が前記入力
    回路の一方と前記出力バッファ回路の他方との間に動作
    結合されている交差フィードバックトランジスタ要素を
    具備する第一及び第二交差フィードバック回路が設けら
    れており、各出力バッファ回路は、前記プルアップ及び
    プルダウントランジスタ要素の夫々の状態を制御するた
    めに前記出力バッファ回路のプルアップ及びプルダウン
    トランジスタ要素へ動作結合されている出力分相器トラ
    ンジスタ要素と前記分相器トランジスタ要素とを電流ミ
    ラー形態で動作結合されている少なくとも一個の第二分
    相器トランジスタ要素とを具備する二重分相器トランジ
    スタ要素を有しており、前記第二分相器トランジスタ要
    素はそのコレクタノードにおいて前記プルアップトラン
    ジスタ要素及び出力端へ直接接続することなしに前記夫
    々の交差フィードバック回路へ結合されており、前記交
    差フィードバック回路内の前記交差フィードバックトラ
    ンジスタ要素を前記プルアップトランジスタ要素及び出
    力端から分離しており且つ前記出力端が高電位にある場
    合にフィードバックトランジスタのブレークダウンを回
    避することを特徴とするTTL−JKフリップフロップ回
    路。
  17. 【請求項１７】特許請求の範囲第16項において、更に、
    前記第二分相器トランジスタ要素のエミッタを介してミ
    ラー電流を供給するために前記第二分相器トランジスタ
    要素のコレクタノードにおいて実質的にエミッタホロワ
    形態で結合されている電流源用トランジスタ要素が設け
    られていることを特徴とするTTL−JKフリップフロップ
    回路。
  18. 【請求項１８】特許請求の範囲第17項において、前記交
    差フィードバック回路が、前記第二分相器トランジスタ
    のコレクタに可変コレクタ負荷を有しており、且つ前記
    電流源用トランジスタが前記交差フィードバック回路コ
    レクタ負荷電流と逆に変化する可変電流を供給するため
    に前記分相器トランジスタ要素のコレクタノードにおい
    て前記交差フィードバック回路と並列に動作結合されて
    いることを特徴とするTTL−JKフリップフロップ回路。
  19. 【請求項１９】特許請求の範囲第17項において、前記出
    力バッファ回路が入力トランジスタ要素を有しており、
    その入力トランジスタ要素のエミッタノードは前記二重
    分相器トランジスタ要素のベースノードへ動作結合され
    ており、且つ前記電流源用トランジスタ要素のベースノ
    ードは前記入力トランジスタ要素のコレクタノードへ結
    合されていることを特徴とするTTL−JKフリップフロッ
    プ回路。
  20. 【請求項２０】特許請求の範囲第17項において、前記電
    流源用トランジスタ要素のベースノードは入力信号と位
    相が異なる前記出力バッファ回路の電流ソースノードへ
    結合されていることを特徴とするTTL−JKフリップフロ
    ップ回路。
  21. 【請求項２１】特許請求の範囲第17項において、更に、
    前記出力端において低から高電位への遷移期間中前記二
    重分相器トランジスタ要素のターンオフを加速するため
    に前記二重分相器トランジスタ要素のベースノードに結
    合されている補充ACミラーキラー回路を有することを特
    徴とするTTL−JKフリップフロップ回路。
  22. 【請求項２２】特許請求の範囲第17項において、前記出
    力バッファ回路が、更に、前記電流源用トランジスタを
    少なくとも多少導通状態に維持するために前記電流源用
    トランジスタのエミッタノードと接地との間に動作結合
    されているバイアス回路を有することを特徴とするTTL
    −JKフリップフロップ回路。
  23. 【請求項２３】特許請求の範囲第17項において、前記電
    流源用トランジスタ要素がダーリントントランジスタ要
    素対を有することを特徴とするTTL−JKフリップフロッ
    プ回路。
  24. 【請求項２４】TTL−JKフリップフロップ回路におい
    て、高及び低電位の入力信号を受取るためのＪ及びＫ入
    力回路が設けられており、前記入力信号に従ってＱ及び
    出力バッファ回路の状態を制御するために夫々のＪ及
    びＫ入力回路へ動作結合されている夫々の入力端を具備
    するＱ及び出力バッファ回路が設けられており、前記
    各Ｑ及び出力バッファ回路は高及び低電位の出力信号
    を供給するための出力端を具備しており、電源から出力
    端へ電流をソースするためのプルアップトランジスタ要
    素が設けられており、出力端から低電位へ電流をシンク
    するためのプルダウントランジスタ要素が設けられてお
    り、且つ前記夫々のプルアップ及びプルダウントランジ
    スタ要素の導通状態を制御するために前記入力端及び前
    記プルアップ及びプルダウントランジスタ要素へ結合さ
    れている分相器トランジスタ要素が設けられており、更
    に前記Ｊ入力回路と前記出力バッファ回路の分相器ト
    ランジスタ要素のコレクタノードとの間に動作結合され
    ている第一交差フィードバックトランジスタ要素を具備
    する第一交差フィードバック回路が設けられると共に、
    前記Ｋ入力回路と前記Ｑ出力バッファ回路の分相器トラ
    ンジスタ要素のコレクタノードとの間に動作結合されて
    いる第二交差フィードバックトランジスタ要素を具備す
    る第二交差フィードバック回路が設けられており、各Ｑ
    及び出力バッファ回路は、前記プルアップ及びプルダ
    ウントランジスタ要素の夫々の導通状態を制御するため
    に前記プルアップ及びプルダウントランジスタ要素へ動
    作結合されている出力分相器トランジスタ要素を具備す
    ると共に前記出力分相器トランジスタ要素を電流ミラー
    形態で動作結合されている少なくとも１個の第二分相器
    トランジスタ要素を具備する二重分相器トランジスタ要
    素を有しており、前記第二分相器トランジスタ要素は前
    記プルアップトランジスタ要素及び出力端へ直接接続す
    ることのないコレクタノードを具備しており、交差フィ
    ードバック回路及び交差フィードバックトランジスタ要
    素が前記第二分相器トランジスタ要素のコレクタノード
    へ動作結合されておりその際に前記出力端が高電位にあ
    る場合にフィードバックトランジスタのブレークダウン
    を防止するために、前記交差フィードバックトランジス
    タ要素を前記プルアップトランジスタ要素及び前記出力
    バッファ回路の出力端から分離させることを特徴とする
    TTL−JKフリップフロップ回路。
  25. 【請求項２５】特許請求の範囲第24項において、各Ｑ及
    び出力バッファ回路は、更に、前記二重分相器トラン
    ジスタ要素のベース駆動において電流ホギングを発生す
    ることなしに前記二重分相器トランジスタ要素のエミッ
    タにおいて実質的に等しいエミッタ電流密度を供給する
    ために前記交差フィードバック回路コレクタ負荷電流と
    逆に変化する可変ミラー電流を供給するために前記第二
    分相器トランジスタ要素のコレクタノードにおいて前記
    交差フィードバック回路と並列に動作結合されている電
    流源用トランジスタ要素を有することを特徴とするTTL
    −JKフリップフロップ回路。
  26. 【請求項２６】特許請求の範囲第25項において、各出力
    バッファ回路が、更に、前記電流源用トランジスタ要素
    を多少導通状態に維持するために、前記電流源用トラン
    ジスタ要素のエミッタと接地との間に動作結合されてい
    る電流源用トランジスタバイアス回路を有することを特
    徴とするTTL−JKフリップフロップ回路。
  27. 【請求項２７】特許請求の範囲第25項において、各出力
    バッファ回路が、前記二重分相器トランジスタ要素のベ
    ースへ結合されているエミッタを具備する入力トランジ
    スタを有しており、且つ前記電流源用トランジスタ要素
    のベースが前記入力トランジスタ要素のコレクタへ結合
    されていることを特徴とするTTL−JKフリップフロップ
    回路。
  28. 【請求項２８】特許請求の範囲第25項において、前記補
    充分相器トランジスタ要素のエミッタ面積が前記出力分
    相器トランジスタ要素のエミッタ面積よりも多少大きい
    ことを特徴とするTTL−JKフリップフロップ回路。
  29. 【請求項２９】特許請求の範囲第25項において、前記電
    流源用トランジスタ要素のコレクタノードへ結合して小
    電流制限用抵抗が設けられていることを特徴とするTTL
    −JKフリップフロップ回路。
JP2052875A 1989-03-06 1990-03-06 非電流ホギング二重分相器ｔｔｌ回路 Expired - Fee Related JP2987170B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US320,281 1989-03-06
US07/320,281 US4958090A (en) 1989-03-06 1989-03-06 Non-current hogging dual phase splitter TTL circuit

Publications (2)

Publication Number Publication Date
JPH02278917A JPH02278917A (ja) 1990-11-15
JP2987170B2 true JP2987170B2 (ja) 1999-12-06

Family

ID=23245701

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2052875A Expired - Fee Related JP2987170B2 (ja) 1989-03-06 1990-03-06 非電流ホギング二重分相器ｔｔｌ回路

Country Status (6)

Country Link
US (1) US4958090A (ja)
EP (1) EP0386541B1 (ja)
JP (1) JP2987170B2 (ja)
KR (1) KR900015468A (ja)
CA (1) CA2011429A1 (ja)
DE (1) DE69012375T2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2643761B1 (fr) * 1989-02-24 1994-09-09 Sgs Thomson Microelectronics Circuit de sortie compatible ttl a vitesse de commutation elevee
US5808508A (en) * 1997-05-16 1998-09-15 International Business Machines Corporation Current mirror with isolated output
JP4863818B2 (ja) * 2006-08-29 2012-01-25 セイコーインスツル株式会社 温度センサ回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3591856A (en) * 1967-11-07 1971-07-06 Texas Instruments Inc J-k master-slave flip-flop
NL7017918A (ja) * 1970-12-09 1972-06-13
FR2427010A1 (fr) * 1978-05-26 1979-12-21 Cii Honeywell Bull Dispositif de regulation de l'ampl
US4255670A (en) * 1979-01-24 1981-03-10 Fairchild Camera And Instrument Corp. Transistor logic tristate output with feedback
US4287433A (en) * 1979-01-24 1981-09-01 Fairchild Camera & Instrument Corp. Transistor logic tristate output with reduced power dissipation
US4661727A (en) * 1984-07-19 1987-04-28 Fairchild Semiconductor Corporation Multiple phase-splitter TTL output circuit with improved drive characteristics
US4677320A (en) * 1985-05-02 1987-06-30 Fairchild Semiconductor Corporation Emitter coupled logic to transistor transistor logic translator
US4698525A (en) * 1985-12-03 1987-10-06 Monolithic Memories, Inc. Buffered Miller current compensating circuit
US4777391A (en) * 1987-07-17 1988-10-11 Signetics Corporation Bipolar multiplexer having a select buffer circuit with a charging and discharging circuit
US4855622A (en) * 1987-12-18 1989-08-08 North American Philips Corporation, Signetics Division TTL compatible switching circuit having controlled ramp output

Also Published As

Publication number Publication date
US4958090A (en) 1990-09-18
DE69012375D1 (de) 1994-10-20
EP0386541A3 (en) 1991-01-09
EP0386541B1 (en) 1994-09-14
JPH02278917A (ja) 1990-11-15
EP0386541A2 (en) 1990-09-12
KR900015468A (ko) 1990-10-27
CA2011429A1 (en) 1990-09-06
DE69012375T2 (de) 1995-04-20

Similar Documents

Publication Publication Date Title
JP2852959B2 (ja) Ｅｃｌ／ｃｍｌからｔｔｌへの高速変換回路
JPH02179120A (ja) 負荷制御エミッタ結合論理過渡ドライバ
US4835420A (en) Method and apparatus for signal level conversion with clamped capacitive bootstrap
JPH0261817B2 (ja)
WO1985002955A1 (en) Transient active pull-down
US4677320A (en) Emitter coupled logic to transistor transistor logic translator
JP3314940B2 (ja) 出力プルダウントランジスタ用ｔｔｌトライステート回路
JPH0752835B2 (ja) 多重位相分割器ｔｔｌ出力回路
JP2987170B2 (ja) 非電流ホギング二重分相器ｔｔｌ回路
JPS61177022A (ja) 遷移加速回路
US4945265A (en) ECL/CML pseudo-rail circuit, cutoff driver circuit, and latch circuit
EP0432605A2 (en) High speed ECL/CML to TTL translator circuit
JPH0161259B2 (ja)
JPH0629824A (ja) 論理信号切り換え回路
US4945263A (en) TTL to ECL/CML translator circuit with differential output
JP2963188B2 (ja) スタンバイ電力散逸を減少させたｅｃｌカットオフドライバ回路
US4458162A (en) TTL Logic gate
US6211722B1 (en) Low voltage high speed multiplexer and latch
EP0438953A1 (en) High speed push-pull driver having current mirror pull-down
JP3508921B2 (ja) 差動ダイオード・トランジスタ論理（ｄｄｔｌ）回路の改良
JPH06343036A (ja) マルチプレクサ回路
JPH0738581B2 (ja) Ｅｃｌ回路
JPH04227326A (ja) 高速反転用ヒステリシスｔｔｌバッファ回路
EP0203700A2 (en) Logic level translators
US5122684A (en) Current-injection logic (I2 L) driver for increasing fan-out

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees