JPH02179120A - 負荷制御エミッタ結合論理過渡ドライバ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、一般的にエミッタ結合論理（ＥＣＬ）回路に
関し、さらに詳しくは、その振幅および持続時間が負荷
の電荷によって決定されるパルスによってエミッタ・フ
ォロアの出力で容量性負荷を放電する回路に関する。

（従来の技術） 歴史的に、バイポーラ・トランジスタ技術の最も重要な
利点の１つは、比較的小さな装置面積で大きな抵抗性お
よび容量性負荷を駆動できる能力であった０例えば、代
表的なエミッタ結合論理ゲートは、ＤＣレベルを回復す
るトランジスタのエミッタ・フォロア出力段に接続され
たエミッタ結合論理段によって構成される。エミッタ・
フォロア出力段は、出力トランジスタの°エミッタ・ベ
ース電圧の指数関数であるＥＣＬゲートの出力における
出力電流を供給する。高フアンアウト動作が可能である
が、これは、エミッタ結合論理ゲートの高い入力インピ
ーダンスとエミッタ・フォロア出力段の低い出力インピ
ーダンスによるものである。初期の伝統的なエミッタ・
フォロア出力段は、一般的にＥＣＬゲートの出力とエミ
ッタ・フォロア出力段に零入力電流（ｑｕｉｅｃ＃ｃｅ
ｎｔｃｕｒｒｅｎｔ）を設定する負の電源レールとの間
に「プルダウンＪ装置として接続したレジスタを有して
いた。このような従来技術によるＥＣＬゲートが、該ゲ
ートの出力が第１論理レベルから第２論理レベルに切換
わるときに放電されたければならない大きな容量性負荷
で動作する場合に、問題が発生する。従来技術によるＥ
ＣＬゲートの場合、放電電流は抵抗を通ってゲートの負
の供給レールへ流れなければならない、この抵抗の値は
エミッタ・フォロア・トランジスタのｒオン」抵抗より
もずっと大きいから、コンデンサの放電はその充電より
もずっと遅いが、その理由は、放電が抵抗によって決め
られたほぼ一定の速度で行われるからである。そのため
、これに続くゲートに加えられる入力論理信号はスキュ
ーされる。これは極めて望ましくないが、その理由は、
スキューされたエツジによって残りの回路設計に困難が
加わるからである。

放電時間を短くするため、ＥＣＬゲートのエミッタ・フ
ォロア段に接続された抵抗の値を小さくすることもでき
る。しかし、これによって静止電力の消散が望ましくな
い程度にまで増加するが、その理由は、エミッタ・フォ
ロア出力段を流れる静止電流が増加するためである。

従来知られている他の駆動回路は「プルダウン」ＰＮＰ
トランジスタを含み、このトランジスタのエミッタは出
力端子に接続され、コレクタは負の電源レールに接続さ
れ、ベースはエミッタ・フォロアを駆動する同じ信号に
よって駆動される電流パスに接続されている。しかし、
この技術は、競争力のある性能を得るのに十分な品質を
有するＰＮＰトランジスタを作るプロセスを提供するこ
とは不可能である。

さらに池の従来から知られている駆動回路は、「プルダ
ウン」ＮＰＮトランジスタを有し、このトランジスタは
、出力端子に接続されたコレクタ、負の電源レールに接
続されたエミッタ、およびコンデンサによってエミッタ
・フォロアを駆動する信号と反対の信号に接続されたベ
ースを有する。

この回路は、高い放電電流と低いスタンバイ電流を生成
するが、この放電電流は負荷容量に比例しない。

他の従来から知られている駆動回路は、米国特許第４，
６７５，５５４号に開示され、これは上述した回路と同
様のものである。

さらに従来から知られている他の駆動回路は、米国特許
第４．６８７，９５３号に開示され、この場合、ダイナ
ミックＥＣＬ過渡駆動回路が開示され、これは「プルダ
ウン」トランジスタのベースに対する電流を増加する電
流強化部を有している。この電流強化部は、差動結合さ
れた第１および第２トランジスタによって構成され、こ
れらのトランジスタは出力端子に接続されたコレクタと
電流源によって負の電源レールに接続されたエミッタを
有する。第１トラジスタのベースは電流源電圧に接続さ
れ、第２トランジスタのベースは自己のコレクタに接続
されると共に抵抗によって「プルダウン」トランジスタ
のベースに接続される。さらに、コンデンサが第２トラ
ンジスタのベースと出力端子に電流を供給するトランジ
スタのベースとの間に接続される。この回路の放電電流
は負荷容量に比例しない。

複合論理回路でバイポーラＥＣＬゲートを利用するため
には、ＥＣＬゲートの静的電力要求が速度を犠牲にしな
いで減少することが必要である。

さらに、バイポーラＥＣＬゲートは、ＥＣＬゲートの静
止電力の放散を最小に押えながら、同時に大きな容量性
負荷が高速で駆動できるように、過’ａ　電源と引込み
電流を提供できなければならない。

したがって、必要とされるのは、振幅および持続時間が
負荷の電荷によって決定されるパルスによってエミッタ
・フォロアの出力で容量性負荷を放電するＢＣＬ過渡駆
動回路である。

（発明が解決しようとする課！り したがって、本発明の目的は、改良したＥＣＬ過渡ドラ
イバを提供することである。

本発明の他の目的は、プルダウン電流が負荷容量に比例
するＥＣＬ過渡ドライバを提供することである。

本発明のさらに他の目的は、スタンバイ用のＤＣｚ流に
対する要求の低いＥＣＬ過渡ドライバを提供することで
ある。

本発明のさらに他の目的は、出力のプルダウンの期間だ
け大きな負荷放電電流を有するＥＣＬ過渡ドライバを提
供することである。

（課題を解決するための手段および作用）１つの形態で
本発明の上記およびその他の目的を達成する場合、容量
性負荷を駆動するための過渡ドライバが提供され、これ
は第１信号を発生するための論理回路を具備する。プル
アップ・トランジスタは、出力端子に接続され、第１信
号に応答してこれに対して電圧を選択的に供給する。プ
ルダウン・トランジスタは、出力端子に接続され、第２
信号に応答してこれからの電流を選択的に引き込む、比
較器回路は、プルダウン手段、論理回路、および出力端
子に接続され、第１信号と出力端子の出力電圧に応答し
て選択的に第２信号を発生し、この第２信号は負荷の電
荷と関連する持続時間を有する。

本発明の上記およびその他の目的、特徴、並びに利点は
添付図と関連して以下の詳細な説明から一層良く理解で
きる。

（実施例） 第１図を参照すると、本発明によるドライバ回路のブロ
ック図はロジック回路１１を具備し、このロジック回路
はゲート、抵抗、または記憶セル等のいずれの形式のロ
ジックによって構成することも可能である０本発明は、
後続の図にエミッタ結合ロジックとして示されているが
、他のロジック類で実施することもまた可能である。プ
ルアップ回路１２は、出力端子１３に接続されてドライ
バ回＃１１１からのデジタル信号１４に応答して電流を
この出力端子に供給し、プルダウン回路１５は、この出
力端子１３に接続されてＡＮＤゲート１６からの信号に
応答して出力端子から電流を引き込む、比較器回路１７
は、出力端子１３に接続されて出力端子で出力電圧を受
け取ると共に、ＡＮＤゲート１６に接続されプルダウン
回路１５を動作させる（イネーブルする）、ＡＮＤゲー
ト１６は、さらにロジック回路１１に接続され、ロジッ
ク回路１１および比較器回１１７からの信号に応答して
プルダウン回路１５を動作させる。

ロジック回路１１からの第１のデジタル状態を有する信
号１４は、出力端子１３へ電流を供給するためプルアッ
プ回路１２を動作させ、この電流は出力端子に接続され
ている容量性負荷１９を充電する。ロジック回路１１か
らの信号１゛４が第２のデジタル状態に変化した場合、
プルアップ回路１２はもはや出力端子１３に電流を供給
せず、プルダウン回路１５は出力端子からの電流を引き
込む、信号１４および１８は、反転デジタル信号によっ
て構成される。信号１８が第２のデジタル状態に変化し
、出力端子１３の出力電圧が基準電圧を超えた場合、比
較器回路１７はプルダウン回路１５を動作させる。この
動作を行わせるパルス（ｅｎａｂｌｉｎｇ　　ｐｕｌｓ
ｅ）の振幅と持続期間（時間を積分したもの）は、負荷
に対する電荷によって決定される。この動作は、以下に
述べるより詳細な実施例によってさらに説明される。

第２図を参照すると、ＥＣＬ（エミッタ結合論理）技術
による第１図に示すブロック図の詳細な回路は、一対の
差動結合トランジスタ２１および２２を具備し、これら
のトランジスタのコレクタはそれぞれ抵抗２３および２
４によって電源電圧端子■。０に接続され、ベースはそ
れぞれ入力端子２５および基準電圧ＶＢＢに接続され、
エミッタは電流源トランジスタ２６のコレクタに接続さ
れている。トランジスタ２６のベースは電流源電圧■。

８に接続され、エミッタは抵抗２７によって電源電圧端
子■ＥＥに接続されている。エミッタ・フォロワ・トラ
ンジスタ２８、すなわちプルアップ・トランジスタのコ
レクタは、電源電圧端子Ｖ。０に接続され、ベースはト
ランジスタ２２のコレクタに接続され、エミッタは出力
端子２９に接続されている。プルダウン・トランジスタ
３１のコレクタは、出力端子２９に接続され、エミッタ
は抵抗３２によって電源電圧端子ＶＥＥＤに接続されて
いる。

差動結合トランジスタ３３および３４のコレクタは、そ
れぞれトランジスタ２１のコレクタおよび電源電圧端子
Ｖ。０に接続され、ベースはそれぞれ基準電圧ＶＢＢお
よび出力端子２９に接続され、エミッタは電流源トラン
ジスタ３５のコレクタに接続されている。トランジスタ
３５のベースは、電流′ａ電圧Ｖ　　　に接続され、エ
ミッタはＳＤ 抵抗３６によって電源電圧端子■　　　に接続さＥＤ れている、トランジスタ３７のコレクタは、電源電圧端
子Ｖ。０に接続され、ベースはトランジスタ２１のコレ
クタに接続されている。ダイオード結合されたトランジ
スタ３８のコレクタおよびベースはトランジスタ３７の
エミッタに接続され、エミッタはトランジスタ３１のベ
ースおよび抵抗３９によって電源電圧端子Ｖ　　　に接
続されてＥＤ いる。

動作時、出力が最初Ｈ（高レベル）の状態であると仮定
すると、トランジスタ３４は、電流源トランジスタ３５
から電流を引き出す、入力がＨからＬ（低レベル）に切
り替わった場合、差動対であるトランジスタ２１および
２２の状態が切り替わり、電流を抵抗２３から抵抗２４
に流し、トランジスタ２１のコレクタを電源電圧■。０
に向がって上昇させる。トランジスタ２１の上昇コレク
タ電圧１８は、トランジスタ３７および３８のベース・
エミッタ接合を介して流れ、プルダウン・トランジスタ
３１のベースで電圧上昇を起こす。

トランジスタ３１はより導通し、放′ｔｋ電流を与えて
出力電圧Ｖ　　　を引き下げる。この出力電圧ＵＴ ｖｏＵ工が■ＢＢより低下した場合、差動トランジスタ
３３および３４は状態を切り替え、トランジスタ３３が
トランジスタ３５の電流を引き寄せる。このトランジス
タ３３の電流は、トランジスタ３７のベースにおける電
圧降下・を起こすよう抵抗２３を介してプルダウンされ
、トランジスタ３７はトランジスタ３１を流れる電流を
減少させて侍ｔＲ電流値に戻し、ＨからＬへの遷移を完
了する。

ＬからＨへの遷移は、トランジスタ２８が出力電圧Ｖ　
　　の上昇縁用に充電電流を供給することＵＴ によって、従来のエミッタ・フォロワの様式で達成され
る。

第３図を参照し、他の実施例によって、どのようにして
トランジスタ３３のベースにバイアス電圧を与えるかを
示す、第２図と同じ第３図の構成部品は、同じ参照番号
によって示す、トランジスタ４１のコレクタは電源電圧
端子Ｖ。０に接続され、ベースはトランジスタ３４のコ
レクタと抵抗４２によって電源電圧端子Ｖ。Ｃに接続さ
れ、エミッタはトランジスタ３３のベースおよび電流源
トランジスタ４３のコレクタの両方に接続されている。

このトランジスタ４３のベースは、電流源電圧Ｖ　　　
に接続され、エミッタは抵抗４４にＳＤ よって電源電圧端子Ｖ　　　に接続されている。

ＥＤ この回路の実施例によって、差動トランジスタ３３およ
び３４のスイッチング特性をより厳密に制御する方法が
提供される。トランジスタ３３のベース電圧は、トラン
ジスタ４１のベース・エミッタ間電圧に抵抗４２の両端
の電圧を加えたものである。トランジスタ３３のベース
電圧は、抵抗４２の大きさを調整することによって決め
ることができ、プルダウン・トランジスタ３１の遮断タ
イミングを制御し、これによって出力電圧■。ＵＴのオ
ーバーシュートとアンダーシュートを制御するのに役立
つ、オフセット電圧４０は、ヒステリシスを調整する（
ｃｅｎｔｅｒ）ために加えることができる。

第４図を参照して、池の実施例によって、どのようにし
て電源の補償を実行するかを示す、第２図と同じ第４図
の構成部品は同じ参照番号によって示される。トランジ
スタ４５のコレクタは抵抗４９によって電源電圧端子■
。０に、およびトランジスタ５０のベースに接続され、
ベースは電圧ＶＣ３Ｄに接続され、エミッタは抵抗５１
によって電源電圧端子Ｖ　　　に接続されている。トラ
ＥＤ ンジスタ５０のコレクタは、電源電圧端子Ｖ。０に接続
され、エミッタはダイオード結合されたトランジスタ５
７のコレクタおよびベースに接続されている。トランジ
スタ５７のエミッタは抵抗５８によって電源電圧端子■
　　　に、およびトラＥＤ ンジスタ４６のベースに接続されている。トランジスタ
４６のコレクタは、トランジスタ３８のベースにおよび
抵抗４７によってトランジスタ３８のコレクタに接続さ
れ、エミッタは抵抗４８によって電源電圧端子Ｖ　　　
に接続されている。こＥＤ の実施例によって、電源電圧Ｖ　　　の変化を補ＥＤ 償する方法が提供される。トランジスタ４６および抵抗
４８によって構成される電流源によって、抵抗４７の両
端の電圧が設定される。バイアス電圧Ｖ　　　′は、ト
ランジスタ４６のベースに供ＳＤ 給され、１対１で、■　　　電圧の変化を抵抗４ＥＤ ７の両端の電圧変化に反映させる方法で■ＢＥＤ電圧の
変化を補償する。トランジスタ４５．５０および５７並
びに抵抗４９．５１および５８は、複数のプルダウン回
路１５に電圧■　　　を供給ＳＤ する、抵抗対２３と４９、および３６と５１が整合する
ことによって、電圧■　　　が適切に調節ＥＤ される、この単一ゲイン増幅器の構成によって、トラン
ジスタ３８のベースからＶ　　　へ一定のＥＤ 電圧差を生じさぜ、抵抗３９およびトランジスタ３１の
待機電流をＶ　　　の変化に影響されず維ＥＤ 持する。

第５図を参照し、さらに池の実施例によって、どのよう
にして本発明の２重差動モードを実施するかを示す、第
２図と同じ第５図の構成部品は、同じ参照番号によって
示される０図の左側の部品は、図の右側から反映された
ものなので、同様の部品はダッシュ符号（′）で識別す
る。この実施例の部品はトランジスタ５１を有し、この
トランジスタ５１のコレクタは電源電圧端子Ｖ。０に接
続され、ベースはトランジスタ２１のコレクタに接続さ
れ、エミッタは抵抗５３によって接続点５２に接続され
ている。電流源トランジスタ５４のコレクタは接続点５
２に接続され、ベースは電流源電圧Ｖ　　　に接続され
、エミッタは抵抗５５ＳＤ によって電源電圧端子■　　　に接続されている。

ＥＤ トランジスタ３３のコレクタは接続点５２に接続されて
いる。トランジスタ５６のコレクタは電源電圧端子Ｖ。

０に接続され、ベースは接続点５２に接続され、エミッ
タはトランジスタ３１のベースに接続されると共に抵抗
５７によって電源電圧端子■　　　に接続されている。

この実施例は、ＥＤ 正しいロジック・レベルを相補出力側（トランジスタ２
１および２２のコレクタ）上で取り戻すことによって差
動的に動作する方法を提供する。第２図の回路の場合、
プルダウン・トランジスタ３１が遮断された場合、トラ
ンジスタ３３は抵抗２３を介して電流を引き込み、通常
差動対のスイッチングから生じる論理Ｈを失い、相補出
力を得られなくする。第５図に示す実施例は、論゛理ゲ
ート１１とプルアップ回路１２との間に「段（ｓｔａｇ
ｅ）」を加えることによってこの問題を解決する。ここ
で抵抗２３から電流を直接引出すトランジスタ３３の代
わりに、これはトランジスタ５１および抵抗５３のエミ
ッタ・フォロワ段を介して電流を引き込む、トランジス
タ５１のベース電流のみが抵抗２３を介して引き込まれ
、その正しい論理レベルを維持する。トランジスタ５４
および抵抗５５によって構成される電流源は、エミッタ
・フォロワ段にバイアスを設定する。差動トランジスタ
３３および３４において飽和を避けるため、これらのト
ランジスタはＶ　　　、、ＥＣＬ直列ゲＢ −トの第２レベルに基準を下げられる。トランジスタ５
１および５６は、第２図に示すトランジスタ３７および
３８が行ったのと同じレベルシフト機能を行う、この説
明は、ダッシュ符号で識別される相補出力側にも適用で
きる。

第６図を参照し、本発明の他の実施例のブロック図によ
って、どのようにして論理ゲートからのシングル・エン
ド入力のみによって能動的プルダウンを実行するかを示
ず、第１図と同じ第６図の構成部品は、同じ参照番号に
よって示す、この実施例によれば、比較器回路５９が接
続され、出力端子１３の出力信号および論理回路１１か
らのデジタル信号１４に応答してプルダウン回路１５を
動作（イネーブル）させる、これらの動作は、以下の回
路図による実施例についての議論によってさらによく理
解されるであろう。

第７図は、第６図に示す回路の実施例を電気回路図的に
示し、この実施例はトランジスタ６１を有し、このトラ
ンジスタのコレクタは電源電圧端子Ｖ。Ｃに接続され、
ベースはトランジスタ２２のコレクタに接続され、エミ
ッタはトランジスタ３３のベースおよび電流源トランジ
スタ６２のコレクタに接続されている。トランジスタ６
２のベースは電流源電圧Ｖ　　　に接続され、エミッタ
ＳＤ は抵抗６３によって電源電圧端子Ｖ　　　に接続ＥＤ されている、トランジスタ３３のコレクタは抵抗６４に
よって電源電圧端子Ｖ　　、およびトランＣ ジスタ３７のベースに接続されている。この実施例はト
ランジスタ２２のコレクタのみをドライバへの入力とし
て使用する。トランジスタ２２のコレクタ電圧は、２つ
のエミッタ・フォロワ６１および２８に供給される。ト
ランジスタ６２および抵抗６３によって構成される電流
源によってバイアスされるトランジスタ６１は、トラン
ジスタ３３ヘベース電流を供給するために使用される。

比較器回路５９は、前述の実施例のように出力電圧と基
準電圧とを比較する代わりに、負荷時の圧力電圧■　　
　をトランジスタ６１のエミッタの無ＵＴ 負荷時出力電圧と比較する。したがって、プルダウン・
パルスは、降下遷移が終了するまで停止しない。

ここで、エミッタ・フォロワの出力でパルスによって容
量性負荷を放電する回路が提供され、このパルスの振幅
および持続時間は負荷の電荷によって決まることが理解
される。

【図面の簡単な説明】

第１図は、本発明の好適な実施例のブロック図である。 第２図は、第２実施例としての好適な実施例の概略構成
図である。 第３図は、第３実施例としての好適な実施例の概略構成
図である。 第４図は、第４実施例としての好適な実施例の概略構成
図である。 第５図は、第５実施例としての好適な実施例の概略構成
図である。 第６図は、本発明の第６実施例のブロック図である。 第７図は、前記第６実施例を回路で構成した第７実施例
の概略構成図である。 （主要符号の説明） １１・・・ロジック回路（ドライバ）、１２・・・プル
アップ回路、１３・・・出力端子、１４゜１８・・・デ
ジタル信号、１５・・・プルダウン回路、１６・・・Ａ
ＮＤゲート、１７．５９・・・比較器回路、１９・・・
容量性負荷、２１．２２．３３．３４・・・差動トラン
ジスタ、２３゜２４．２７．３２，３６，３９，４２．
４４゜４７．４８．４９，５１，５３，５５，５７，５
８　６３．６４・・・抵抗、２５・・・入力端子、２６
．３５．４３，５４．６２・・・電流源トランジスタ、
２８・・・プルアップ・トランジスタ、２９・・・出力
端子、３１・・・プルダウン・トランジスタ、３７．４
１．４５．４６，５０，５１．５６．６１・・・トラン
ジスタ、３８．５７・・・ダイオード結合トランジスタ
、５２・・・接続点、■ＢＢ”　’基準電几、”ｃｓ’
　Ｖｃｓｐ　”　’　Ｙｊｈａ源電圧、■ＣＣ’　■Ｅ
Ｅ’　■ＥＥＤ・・・電源電圧端子、ＶｏＵＴ・・・出
力電圧。

Claims (1)

1. 【特許請求の範囲】 １、負荷を駆動するための回路において、前記回路は： 前記負荷に接続された出力端子； 第および第２信号を与える論理手段； 前記出力端子に接続され、前記第１信号に応答して前記
   出力端子に対して電圧を選択的に供給するプルアップ手
   段； 前記出力端子に接続され、第３信号に応答して前記出力
   端子からの電流を選択的に引き込むプルダウン手段； 前記出力端子に接続され、前記負荷の電荷と関連する時
   間積分を有する第４信号を選択的に提供する比較器手段
   ；および 前記プルダウン手段、前記論理回路手段および前記比較
   器手段に接続され、前記第２および第４信号に応答して
   前記第３信号を提供するゲート手段； を具備することを特徴とする負荷を駆動するための回路
   。 ２、第１および第２電源電圧端子をさらに有し、前記比
   較器手段は： 第１電流源； 前記ゲート手段に接続され前記第４信号を提供するコレ
   クタ、基準電圧を受け取るように接続されたベース、お
   よび前記第１電流源によつて前記第２電源電圧端子に接
   続されたエミッタを有する第１トランジスタ；および 前記第１電源電圧端子に接続されたコレクタ、前記出力
   端子に接続されたベース、および前記第１電流源によっ
   て前記第２電源電圧端子に接続されたエミッタを有する
   第２トランジスタ； を具備することを特徴とする請求項１記載の回路。 ３、前記プルアップ手段は、前記第１電源電圧端子に接
   続されたコレクタ、前記論理手段に接続され前記第１信
   号を受信するベース、および前記出力端子に接続された
   エミッタを有する第３トランジスタを具備することを特
   徴とする請求項２記載の回路。 ４、前記プルダウン手段は、前記出力端子に接続された
   コレクタ、前記ゲート手段に接続され前記第３信号を受
   信するベース、および前記第２電源電圧端子に接続され
   たエミッタを有する第４トランジスタを具備することを
   特徴とする請求項３記載の回路。 ５、前記プルダウン手段は、さらに： 第１抵抗；および 前記第１電源電圧端子に接続されたコレクタ、前記ゲー
   ト手段に接続され前記第３信号を受信するベース、およ
   び前記第４トランジスタのベースに接続されると共に前
   記第１抵抗によって前記第２電源電圧端子に接続された
   エミッタを有する第５トランジスタ； を具備することを特徴とする請求項４記載の回路。 ６、前記論理手段が： 入力端子； 第２抵抗； 第３抵抗： 第２電流源： 前記第２抵抗によつて前記第１電源電圧端子に接続され
   ると共に前記論理ゲートに接続されて前記第２信号を提
   供するコレクタ、前記入力端子に接続されたベース、お
   よび前記第２電流源によつて前記第２電源電圧端子に接
   続されたエミッタを有する第６トランジスタ；および 前記第ヨ抵抗によつて前記第１電源電圧端子に接続され
   たコレクタ、前記基準電圧を受け取るように接続された
   ベース、および前記第２電流源によって前記第２電源電
   圧端子に接続されたエミッタを有する第７トランジスタ
   ； を具備することを特徴とする請求項５記載の回路。 ７、前記ゲート手段は前記第１および第６トランジスタ
   のコレクタを前記第５トランジスタのベースと接続する
   ための接続点を具備することを特徴とする請求項６記載
   の回路。 ８、前記比較器は、さらに： 抵抗； 第２電流源；および 前記第１電源電圧端子に接続されたコレクタ、前記第２
   トランジスタの前記コレクタに接続されると共に前記抵
   抗によって前記第１電源電圧端子に接続されたベース、
   前記第２電流源によって前記第２電源電圧端子に接続さ
   れると共に前記第１トランジスタのベースに接続された
   エミッタを有する第３トランジスタ； を具備することを特徴とする請求項２記載の回路。 ９、前記比較器は、さらに： 抵抗； 第２電流源；および 前記第１電源電圧端子に接続されたコレクタ、前記第２
   トランジスタの前記コレクタに接続されると共に前記抵
   抗によって前記第１電源電圧端子に接続されたベース、
   および前記第２電流源によって前記第２電源電圧端子に
   接続されると共に前記第１トランジスタのベースに接続
   されたエミッタを有する第５トランジスタ； を具備することを特徴とする請求項４記載の回路。 １０、前記プルダウン手段は、さらに： 抵抗； 第２電流源；および 前記第５トランジスタのエミッタに接続されたコレクタ
   、前記第２抵抗によって自己のコレクタに接続されると
   共に前記第２電流源によつて前記第２電源電圧端子に接
   続されたベース、および前記第４トランジスタのベース
   に接続されたエミッタを有する第５トランジスタ； を具備することを特徴とする請求項４記載の回路。 １１、前記ゲート手段は： 抵抗； 第２電流源；および 前記第１電源電圧端子に接続されたコレクタ、前記論理
   手段に接続され前記第２信号を受信するベース、および
   接続点に接続されたエミッタを有する第５トランジスタ
   であって、前記接続点は前記第２電流源によって前記第
   ２電源電圧端子に接続されると共に前記第１トランジス
   タのコレクタに接続された前記第５トランジスタ； を具備することを特徴とする請求項４記載の回路。 １２、前記ゲート手段は： 第２抵抗； 第２電流源；および 前記第１電源電圧端子に接続されたコレクタ、前記論理
   手段に接続され前記第２信号を受信するベース、および
   接続点に接続されたエミッタを有する第６トランジスタ
   であって、前記接続点は前記第２電流源によって前記第
   ２電源電圧端子に接続されると共に前記第１トランジス
   タのコレクタに接続された前記第６トランジスタ； を具備することを特徴とする請求項５記載の回路。