JPH0161259B2 - - Google Patents

Info

Publication number
JPH0161259B2
JPH0161259B2 JP56159534A JP15953481A JPH0161259B2 JP H0161259 B2 JPH0161259 B2 JP H0161259B2 JP 56159534 A JP56159534 A JP 56159534A JP 15953481 A JP15953481 A JP 15953481A JP H0161259 B2 JPH0161259 B2 JP H0161259B2
Authority
JP
Japan
Prior art keywords
transistor
current
transistors
collector
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56159534A
Other languages
English (en)
Other versions
JPS57125521A (en
Inventor
Ei Dooraa Jatsuku
Emu Mosurei Josefu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS57125521A publication Critical patent/JPS57125521A/ja
Publication of JPH0161259B2 publication Critical patent/JPH0161259B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/086—Emitter coupled logic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
    • H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Description

【発明の詳細な説明】 本発明はエミツタ接地デバイスの特性を有する
固定論理ゲート回路若しくはスイツチ回路に関す
るものである。更に具体的に言えば、本発明は回
路の電力を減じながらトランジシヨン速度を高め
るようにトランジスタの飽和を利用して大きな容
量のキヤパシタを得る様にした電流制御ゲート回
路に関する。
特に本発明はデータ処理装置等で用いられる
LSI技術に関連している。この様な装置は論理レ
ベル・トランスレータ、特に電流スイツチング型
のトランスレータを必要としている。従来、種々
の電流スイツチング技術を用いた回路が知られて
いる。典型的な回路はCML（カレント・モード・
ロジツク）若しくはECL（エミツタ・カツプル
ド・ロジツク）である。
通常、論理レベル・トランスレータは、DTL
（ダイオード・トランジスタ・ロジツク）やTTL
（トランジスタ・トランジスタ・ロジツク）レベ
ルの２進信号をCML若しくはECLレベルの２進
信号に変換するために電流源、電流スイツチング
素子及びカソードホロワを用いている。この変換
技術は２進表示のデータを記憶し且つ処理するた
めに用いられている。最近のLSI技術によるデー
タ処理装置は複数の異なつた部分に種々の型の論
理回路を含むのが普通である。装置内の或る部分
から他の部分へデータを転送するためには、信号
トランスレータによつて或る種類の論理信号を別
の種類の論理信号に変換することがしばしば必要
となつている。
信号トランスレータはダイオードや他の半導体
デバイスを用いて一定の電圧降下を得ることによ
つて或る２進信号レベルを他の２進信号レベルに
変換している。通常、この様なトランスレータは
入力信号及び出力信号の両方によつて共用される
共通接地体を含む。例えば、TTLレベルの入力
信号をCMLレベルの出力信号にする回路におい
ては、１本のバス・ラインが共通接地体として用
いられている。その様なバス・ラインに流れる
TTL電流はCML出力信号中にノイズを生じさせ
る傾向がある。これがこの種のトランスレータの
欠点である。更に、従来のトランスレータは
TTLレベルからCMLレベルに変換する２進信号
の正方向電圧及び負方向電圧に関して程度の異な
る遅延を生じる傾向がある。
最近のLSI技術による種々の電流制御論理ゲー
ト回路においては、比較的高速のレスポンスを可
能ならしめるためにトランジスタの飽和を避ける
回路設計がなされている。即ち、電流モード・ス
イツチングのためのトランジスタは、高速動作を
維持するように、不飽和領域において比較的低い
電圧スイングをもつて動作する様になつている。
例えば、米国特許第3501647号や第3523194号は、
電流モード・スイツチング回路においてトランジ
スタの飽和を回避することの重要性を強調してい
る。電流モード・スイツチング回路が論理ゲート
回路として用いられる場合、比較的高い又は比較
的低い２進信号電圧レベルが一方のトランジスタ
のベースに与えられ且つ基準電圧レベルが他方の
トランジスタのベースに与えられる。２進信号の
２つのレベルの中間のレベルが基準電圧レベルと
して用いられるので、２つのトランジスタのベー
スの間に電位差が生じる。従つて、それぞれ分離
したコレクタ回路及び共通エミツタ回路を有する
２つのトランジスタのいずれか一方が導通する。
共通エミツタ回路が電流源に接続されているこ
の様な論理ゲート回路はCMLゲート回路と呼ば
れている。典型的なCMLゲート回路の場合、２
つのトランジスタのコレクタから相補的な出力信
号が得られ、各出力信号は別々のエミツタホロ
ワ・トランジスタをバツフアとして転送されるの
が普通である。１対のデユアル・エミツタホロ
ワ・トランジスタを用いれば、CMLゲート回路
は低い出力インピーダンスを生じ、且つ出力電圧
レベルを２進入力信号に適合させる様な信号レベ
ルのシフトをもたらす。
出力エミツタホロワ・トランジスタの利点は種
種の文献に示されている。又、CMLゲート回路
における電力消費に関する主要な欠点も広く知ら
れている。この様な回路における過度の電力消費
は望ましくない。特にLSI技術分野においては、
電力消費に基く熱の発生により、パホーマンスが
低下しやすいのである。電力消費を減じるための
従来技術は、米国特許第3549899号や第3549900号
に示されている様に負荷電流スイツチを用いるこ
とによつて、デユアル・エミツタホロワ出力トラ
ンジスタのうちの一方のエミツタ電流だけを共通
負荷電流路に流すものである。
この様にして電力消費は減少するけれど、付加
的な素子が必要となつているので、回路は一層複
雑になつている。従つて、チツプのレイアウトに
関する問題が増え、一層広いチツプ領域が必要と
なる。負荷電流スイツチの代りに温度補償素子が
用いられる場合にもこの様な問題がある。しかし
ながら、動作速度を優先的に考えることが必要で
あるならば、チツプ領域の広がりも許容される。
動作速度と電力とチツプ領域とは相互に関係があ
り、いずれか１つの変化が残りの２つに影響を及
ぼす。
米国特許第3590274号に示されている様な従来
技術は周囲温度の変化に拘らずCMLゲート回路
（ノア回路として動作する）の２つの異なつた出
力レベルをそれぞれ一定に維持するための安定化
回路を用いている。安定化回路は電力消費の問題
を考慮して、発熱によるチツプ温度の変化の広い
範囲にわたつて出力を調整する。
従来の電流エミツタ・トランジスタ回路は不飽
和領域において動作するようになつている。トラ
ンジスタを飽和領域まで駆動することを避ける技
術が種々の文献に示されている。
逆にトランジスタの飽和を回路の動作速度に関
する好ましい現象として考えることに関して多く
の文献が調査された。しかしながら、従来技術に
おいては、飽和によりトランジスタが設計仕様か
ら外れた動作をするので、飽和領域での動作は望
ましくないと考えられている。次に列記する文献
(1)乃至(4)は、いずれも不飽和領域で動作するトラ
ンジスタを用いる従来の電流モード・スイツチン
グ回路を示している。
(1) 米国特許：3437831、3445680、3450896、
3458719、3501647、3509363、3522446、
3523194、3535546、3539824、3549899、
354900、3590274、3622799、3636384、
3648061、3679917、3686512、3728560、
3731120、3758791、3760190、3778646、
3787737、3816758、3942033、3955099、
3959666、4112314 (2) IBM Technical Disclosure Bulletin
Vol・14、No.１、June1971、第332及び333頁 (3) IBM Technical Disclosure Bulletin
Vol.14、No.５、October1971、第1610頁 (4) IBM Technical Disclosure Bulletin
Vol.18、No.10、March1976、第3249頁 これらの文献に示されている従来の回路はバイ
パス抵抗技術のために接合コンデンサ又は金属化
コンデンサを用いている。従つて、LSI回路にお
いて必要なコンデンサを形成するために、広いチ
ツプ領域が必要である。従来の電流モード論理デ
バイスに関しては、LSI回路の設計のための３つ
の基本的なパラメータである電力、動作速度、及
びチツプ領域のうち電力と動作速度とが優先的に
考慮され、それに応じてチツプ領域に関する考慮
がなされる様になつている。その結果、チツプの
コストが増す傾向がある。コストとパホーマンス
との分析の際パホーマンスを重視する分野もある
が、商業的な観点からは、コスト上の優劣が非常
に重要である。回路数が増えるにつれて、チツプ
領域の無駄を出来限り避けることが必要である。
最近のLSI技術分野においては、回路数が1500
乃至5000の範囲にあるマスタースライスが生成さ
れるので、コストは非常に重要な要素である。こ
の様なマスタースライスの場合、内部回路の電力
消費の許容範囲は0.3乃至2.0ｍＷである。この様
な低電力での動作においては、容量の大きいコン
デンサを駆動することは難しいけれど、必要であ
る。低電力でありながら、通常の電流モード・ス
イツチング回路と同等の速度で動作する電流制御
ゲート回路を設計することが半導体研究分野にお
ける１つの重要な課題である。
従来技術の雑音裕度、バイパス・コンデンサの
必要性、チツプ領域、動作速度等に関する欠点を
除去する様に、発明は新規な電流制御回路を提供
する。本発明は従来技術と違つて電流エミツタ・
デバイスを飽和領域で動作させることを特徴とし
ている。飽和状態のトランジスタによつてキヤパ
シタが得られるので、バイパス・コンデンサ技術
は用いられない。従来のTTL回路の場合、スイ
ツチング電流によつて直流状態における電力が定
められる。これに対して本発明による回路におい
ては、トランジシヨン中だけ高電力が必要とさ
れ、直流状態においては最小限の電力消費しか起
こらない。低電流レベルにおいては、電流源が飽
和領域で動作するので、電力消費は無視しうるほ
ど少ない。
この様に本発明の目的は飽和状態のトランジス
タのベース・コレクタ間キヤパシタの大きな容量
を利用する電流制御ゲート回路を提供することで
ある。
本発明の他の目的は電流制御ゲート回路におい
てバイパス・コンデンサを除去することによつて
必要とするチツプ領域を減じることである。
本発明の更に他の目的は低レベルの直流動作状
態において少ない電力消費でノア論理機能を発揮
する半導体ゲート回路を提供することである。
本発明の更に他の目的は共通エミツタ・デバイ
スの飽和トランジスタの大容量ベース・コレクタ
間キヤパシタに基く特性を利用する電流制御ゲー
ト回路を提供することである。
これらの目的に従つて、１以上の入力トランジ
スタ及び電流ミラーとして動作する１対のトラン
ジスタを含む新規な電流制御ゲート回路が設計さ
れた。回路の動作を損なうことなく任意の数の入
力トランジスタを設けることが可能である。電流
ミラー・トランジスタにおける低レベルの直流は
抵抗値の大きな抵抗器を介する直流バイアスによ
つて制御される。全ての入力トランジスタがオフ
のとき１対の電流ミラー・トランジスタの一方が
飽和し、又、入力トランジスタのいずれかがオン
のとき他方の電流ミラー・トランジスタが飽和す
ることが直流バイアスによつて保証される。全て
の入力トランジスタがオフのとき一方の電流ミラ
ー・トランジスタが飽和するので、入力トランジ
スタにおける電流はほぼ０になる。電流ミラー・
トランジスタの飽和により、そのコレクタ・ベー
ス間キヤパシタの容量が急に大きくなるので、入
力トランジスタ回路はエミツタ接地回路の特性を
示す。
従つて、入力トランジスタにおける正方向トラ
ンジシヨンは最初このキヤパシタを介して２つの
電流ミラー・トランジスタのベースに与えられ
る。電流ミラー・トランジスタはベースにおける
大きな正信号によつて過度に駆動されるので、コ
レクタ電流が急増する。
実施例において、出力トランジスタと１つの電
流ミラー・トランジスタとの間にシヨツトキバリ
ヤ・ダイオードが設けられ、入力トランジスタに
対する入力信号が正のとき、この電流ミラー・ト
ランジスタのコレクタにおける電圧レベルを一層
低下させる様になつている。従つて、この電流ミ
ラー・トランジスタの飽和は出力電圧が低レベル
になつた後にだけ起こる。
これから図面を参照しながら２つの実施例につ
いて詳しく説明する。
第１図は本発明の第１の実施例としての電流制
御ゲート回路を示している。この回路は制御され
る電流源、能動プツシユプル駆動手段、及び入力
から出力への単一のコレクタ・パスを有し、ノア
論理機能を発揮する。電圧源VC（2.0ボルト）、抵
抗器RB、トランジスタＴ４及びＴ５が電流源を
構成している。２つの論理入力信号はトランジス
タＴ１及びＴ２のベースに接続されている入力端
子１及び２に与えられる。この実施例では２つの
入力トランジスタしか用いられていないけれど、
本発明はこれに限定されるものではない。トラン
ジスタＴ４及びＴ５は電流ミラーとして結合され
ている。即ち、これらのトランジスタのベース及
びエミツタはそれぞれ相互接続されており、且つ
エミツタは接地されている。トランジスタＴ３は
エミツタホロワとして動作する。
入力トランジスタＴ１及びＴ２がオフのときト
ランジスタＴ４が飽和し、入力トランジスタＴ１
及びＴ２のいずれかがオンのときトランジスタＴ
５が飽和することを可能ならしめる様に、抵抗器
RBを介してトランジスタＴ４及びＴ５のベース
に十分なバイアスが与えられている。トランジス
タＴ３に関するエミツタホロワ構成において、ト
ランジスタＴ５が飽和すると、トランジスタＴ３
のベース及びエミツタ・ノードの電圧レベルは低
下する。２つの入力信号が両方とも論理０を表わ
す低レベルのとき、電圧源VCがトランジスタＴ
４の飽和電流ISを定める。２つの入力信号のいず
れかが論理１を表わす高レベルのとき、抵抗器
RBがトランジスタＴ５の飽和電流を定める。ト
ランジスタＴ４及びＴ５の小さな直流電流は抵抗
器RBの抵抗値によつて制御可能である。
トランジスタＴ１及びＴ２の入力信号が共に論
理１のとき、論理０の出力信号を維持する様に抵
抗器RB、トランジスタＴ５，Ｔ４、シヨツトキ
バリヤ・ダイオードSBD１、及び抵抗器RCに関
連したフイードバツク・パスが形成される。一
方、両入力信号が論理０のときには、トランジス
タＴ４が飽和してトランジスタＴ１及びＴ２の電
流をほぼ０にする。
本発明の重要な特徴はトランジシヨン中に電力
を伝達するために、飽和状態のトランジスタＴ４
又はＴ５のコレクタ．ベース間キヤパシタを利用
することである。その結果、低レベル直流動作中
の電力消費は非常に少ない。
トランジスタＴ１及びＴ２が共にオフのとき起
こるトランジスタＴ４の飽和により、このトラン
ジスタＴ４のコレクタ・ベース間キヤパシタの容
量は数百pf／ｍＡの割合で急激に増大する。従つ
て、入力端子１及び２のいずれかに生ずる正方向
信号は最初そのキヤパシタを介してトランジスタ
Ｔ５のベースに与えられる。この様な容量性結合
は２つの効果をもたらす。先ず第１に、トランジ
スタＴ４のコレクタ・ベース間キヤパシタの容量
が大きいことにより、トランジスタＴ１及びＴ２
はエミツタ接地デバイスの特性を示す。第２の効
果は、トランジスタＴ４及びＴ５が直流過駆動の
ための大きな正信号をベースに受け、コレクタ電
流を急激に増すことである。トランジスタＴ１及
びＴ２のいずれかがオンのとき、シヨツトキバリ
ヤ・ダイオードSBD１がトランジスタＴ５の飽
和を可能ならしめる。なお、第３図及び第４図か
ら明らかな様に、トランジスタＴ５の飽和は出力
電圧が低レベルに引き下げられた後に起こる。ト
ランジスタＴ５はエミツタホロワ様式で接続され
ているトランジスタＴ３のベースが低レベルのと
きオンになり、トランジスタＴ３のベースが高レ
ベルのときオフになる。
次にノア・ゲート回路としての第１図の回路の
動作について述べる。
先ず両入力信号が共に低レベルになる場合につ
いて考察する。トランジスタＴ１及びＴ２がオフ
になると、トランジスタＴ４はその電流要件のた
めに即座に飽和する。なお、抵抗器RBの抵抗値
は比較的高く定められているので、トランジスタ
Ｔ４はベースからの作用により飽和するのでな
く、コレクタからの作用により飽和する。トラン
ジスタＴ４のコレクタ・ベース間キヤパシタの容
量は急激に増大し、トランジスタＴ１及びＴ２の
電流を減じる。トランジスタＴ３はベースの電圧
レベルが高くなるので、出力電圧レベルを高くす
る。
この様に両入力信号が共に低レベルのとき、ト
ランジスタＴ１及びＴ２はオフであり、電流はほ
とんど０である。トランジスタＴ４は飽和領域ま
で駆動され、トランジスタＴ３は出力信号を高レ
ベルに維持する。トランジスタＴ５は飽和してい
ず、最小限度のオン状態になつている。この場
合、トランジスタＴ５はほとんど０といつてもよ
い程のわずかな電流しか必要としない。従つて、
入力信号が共に低レベルの場合、電流及び電力消
費は実質的に０である。
次に、２つの入力信号のいずれかが低レベルか
ら高レベルになるトランジシヨン中の動作につい
て考察する。トランジスタＴ１又はＴ２がオンに
なろうとするとき、それらのエミツタにはトラン
ジスタＴ４の大容量のキヤパシタが関連してい
る。従つて、トランジスタＴ４は急激にオンにな
り、トランジスタＴ３のベースを低レベルにす
る。この際、トランジスタＴ１又はＴ２における
正方向トランジシヨン電圧（dv／dt）はトラン
ジスタＴ４のベースに反映され、そのベースは急
激に高レベルになる。電流ミラー効果により、ト
ランジスタＴ４及びＴ５は強くオンになり、トラ
ンジスタＴ４のコレクタ・ベース間キヤパシタを
除去する。トランジスタＴ５が必要とする電流は
低レベル直流値の約３乃至４倍である。トランジ
スタＴ３のベースが低レベルのときトランジスタ
Ｔ５はコレクタ電流の急増により強くオンにな
る。第４図に示されている様に、トランジシヨン
中、トランジスタＴ５は強くオンになつて１ミリ
アンペアを越える電流、即ち0.3ミリアンペアで
あるオン・レベル電流の約３乃至４倍の電流を流
す。
この様なトランジシヨンの後の定常状態におい
て、トランジスタＴ１（又はＴ２）がオンである
ことにより、トランジスタＴ４は不飽和状態にな
る。トランジスタＴ１は抵抗器RC及びクラン
プ・トランジスタＴ６の組合わせを介して電流を
受ける。トランジスタＴ３は弱いオン状態にな
り、出力信号はトランジスタＴ３のエミツタホロ
ワによつて低レベルに維持される。この動作中の
電力は抵抗器RCの抵抗値によつて定められる。
即ち、高レベル入力信号が与えられるときの回路
の電力消費は抵抗器RCに依存している。その抵
抗値が低くなると電力が増大し、抵抗値が高くな
ると電力が減少する。回路の必要な電力は、トラ
ンジスタＴ４及びＴ５に必要とされる電流に電源
電圧を乗じたものである。
第２図は第２の実施例を示している。これはク
ランプ・トランジスタＴ６の代りにシヨツトキバ
リヤ・ダイオードSB２を用いている点を除いて
第１の実施例と同等である。第１の実施例は大き
な電圧スイング（約＋0.5V乃至＋1.3Vの入力信
号）及び雑音裕度を有する。第２の実施例では電
圧スイングは抑制されるが（約＋0.75V乃至＋
1.3Vの入力信号）、動作速度は一層速くなる。シ
ヨツトキバリヤ・ダイオードSBD２は入力トラ
ンジスタＴ１又はＴ２が飽和するのを阻止する。
以上の様に本発明に従つて飽和状態のトランジ
スタの大容量のコレクタ・ベース間キヤパシタを
利用することにより、LSI技術に従つて回路を形
成するのに必要となるチツプ領域は、別個にコン
デンサを用いる従来技術の場合よりも小さくてよ
く、又、後者と同等の速度で動作するときの電力
消費も減少する。ノア回路として構成されると
き、プツシユプル様式で出力信号を生じる。こう
して低電力で高速動作の可能な新規な電流制御ゲ
ート回路が得られる。飽和領域まで駆動されるト
ランジスタの使用により、チツプ領域の相当な節
約がなされ、又、電力消費はトランジシヨン中を
除いて非常に少ない。
【図面の簡単な説明】
第１図は本発明の第１の実施例としての電流制
御ゲート回路を示す図、第２図は本発明の第２の
実施例としての電流制御ゲート回路を示す図、第
３図及び第４図は電流制御ゲート回路の電圧波形
及び電流波形を示す図である。 １及び２……入力端子、３……出力端子、Ｔ１
乃至Ｔ６……トランジスタ、RB及びRC……抵抗
器、SBD１及びSBD２……シヨツトキバリヤ・
ダイオード。

Claims (1)

  1. 【特許請求の範囲】 １ 電圧源と、 それぞれ、ベース、コレクタ、エミツタを有
    し、それぞれのベースが共に第１の抵抗手段を介
    して上記電圧源に接続されており、且つそれぞれ
    のエミツタが共通電位点に接続されていて、電流
    ミラーとして作用する第１及び第２のトランジス
    タと、 入力論理信号を受けとるためのベース、第２の
    抵抗手段を介して上記電圧源に接続されたコレク
    タ、及び上記第１のトランジスタのコレクタに接
    続されたエミツタを有する入力トランジスタと、 上記入力トランジスタのコレクタに接続された
    ベース、上記電圧源に接続されたコレクタ、及び
    上記第２のトランジスタのコレクタ及び出力端子
    に接続されたエミツタを有する出力トランジスタ
    とを有し、 上記入力論理信号に従つて上記入力トランジス
    タがオフ状態になるときには、上記第１のトラン
    ジスタを飽和状態にし、且つ上記入力論理信号に
    従つて上記入力トランジスタがオン状態になると
    きには、上記第２のトランジスタを飽和状態にす
    るための電流を上記第１及び第２のトランジスタ
    のベースに供給する様に上記第１の抵抗手段が設
    定されている電流制御ゲート回路。
JP56159534A 1980-12-30 1981-10-08 Current control gate circuit Granted JPS57125521A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/221,684 US4409498A (en) 1980-12-30 1980-12-30 Transient controlled current switch

Publications (2)

Publication Number Publication Date
JPS57125521A JPS57125521A (en) 1982-08-04
JPH0161259B2 true JPH0161259B2 (ja) 1989-12-27

Family

ID=22828884

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56159534A Granted JPS57125521A (en) 1980-12-30 1981-10-08 Current control gate circuit

Country Status (4)

Country Link
US (1) US4409498A (ja)
EP (1) EP0055341B1 (ja)
JP (1) JPS57125521A (ja)
DE (1) DE3169190D1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4531067A (en) * 1983-06-29 1985-07-23 International Business Machines Corporation Push-pull Darlington current sink (PPDCS) logic circuit
US4539493A (en) * 1983-11-09 1985-09-03 Advanced Micro Devices, Inc. Dynamic ECL circuit adapted to drive loads having significant capacitance
US4559458A (en) * 1984-04-06 1985-12-17 Advanced Micro Devices, Inc. Temperature tracking and supply voltage independent line driver for ECL circuits
US4605864A (en) * 1985-01-04 1986-08-12 Advanced Micro Devices, Inc. AFL (advanced fast logic) line driver circuit
US4682056A (en) * 1985-10-16 1987-07-21 International Business Machines Corporation Switching circuit having low speed/power product
JPS63240128A (ja) * 1987-03-27 1988-10-05 Toshiba Corp 論理回路
US4910425A (en) * 1987-10-05 1990-03-20 Mitsubishi Denki Kabushiki Kaisha Input buffer circuit
JPH0748653B2 (ja) 1987-10-05 1995-05-24 三菱電機株式会社 半導体集積回路装置
CA1296395C (en) * 1988-05-23 1992-02-25 Gene Joseph Gaudenzi Current source technology
US5321320A (en) * 1992-08-03 1994-06-14 Unisys Corporation ECL driver with adjustable rise and fall times, and method therefor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS533049A (en) * 1976-06-30 1978-01-12 Hitachi Ltd Logical circuit
JPS5588430A (en) * 1978-12-22 1980-07-04 Ibm Unsaturated nor logic circuit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3501647A (en) * 1966-09-08 1970-03-17 Rca Corp Emitter coupled logic biasing circuit
DE2019283B2 (de) * 1969-05-01 1977-07-28 Sony Corp, Tokio Differentialverstaerker
US3590274A (en) * 1969-07-15 1971-06-29 Fairchild Camera Instr Co Temperature compensated current-mode logic circuit
US4145621A (en) * 1972-03-04 1979-03-20 Ferranti Limited Transistor logic circuits
US4039867A (en) * 1976-06-24 1977-08-02 Ibm Corporation Current switch circuit having an active load
US4112314A (en) * 1977-08-26 1978-09-05 International Business Machines Corporation Logical current switch
US4308469A (en) * 1979-11-23 1981-12-29 International Business Machines Corp. Unity gain emitter follower bridge circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS533049A (en) * 1976-06-30 1978-01-12 Hitachi Ltd Logical circuit
JPS5588430A (en) * 1978-12-22 1980-07-04 Ibm Unsaturated nor logic circuit

Also Published As

Publication number Publication date
US4409498A (en) 1983-10-11
DE3169190D1 (en) 1985-04-11
EP0055341A2 (en) 1982-07-07
EP0055341A3 (en) 1982-12-08
EP0055341B1 (en) 1985-03-06
JPS57125521A (en) 1982-08-04

Similar Documents

Publication Publication Date Title
JP2996301B2 (ja) 負荷及び時間適応電流供給ドライブ回路
JP3025278B2 (ja) 負荷制御エミッタ結合論理過渡ドライバ
JPS6347012B2 (ja)
US4897564A (en) BICMOS driver circuit for high density CMOS logic circuits
EP0317271A2 (en) Method and apparatus for coupling an ECL output signal using a clamped capacitive bootstrap circuit
EP0185673A4 (en) SUPPLY VOLTAGE DEPENDING ON LINE DRIVER WITH TEMPERATURE COUPLING FOR ECL SWITCHING.
US4835420A (en) Method and apparatus for signal level conversion with clamped capacitive bootstrap
US5089724A (en) High-speed low-power ECL/NTL circuits with AC-coupled complementary push-pull output stage
US4577125A (en) Output voltage driver with transient active pull-down
US4112314A (en) Logical current switch
JPH0161259B2 (ja)
JPH0257733B2 (ja)
US5027013A (en) Method and apparatus for coupling an ECL output signal using a clamped capacitive bootstrap circuit
JPH0154890B2 (ja)
JP3314940B2 (ja) 出力プルダウントランジスタ用ｔｔｌトライステート回路
US4912344A (en) TTL output stage having auxiliary drive to pull-down transistor
JP2564426B2 (ja) 電流ミラー・プルダウンを有する高速プッシュプル・ドライバ
US4709166A (en) Complementary cascoded logic circuit
US4531067A (en) Push-pull Darlington current sink (PPDCS) logic circuit
KR0182286B1 (ko) 접지 되튀기 격리 및 고속 출력 회로
US4458162A (en) TTL Logic gate
US4839540A (en) Tri-state output circuit
NL8205034A (nl) Verbeteringen van of betrekking hebbende op drie-status logische ketens.
US5338980A (en) Circuit for providing a high-speed logic transition
JPH02226809A (ja) 抵電力過渡現象除去回路