KR0182286B1 - 접지 되튀기 격리 및 고속 출력 회로 - Google Patents

접지 되튀기 격리 및 고속 출력 회로 Download PDF

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존 지. 웨브
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Abstract

출력 버퍼회로가 외부에서 공급된 접지전압에 연결하기 위한 두개의 분리된 접지리드를 포함하는 간단한 집적회로 패키지를 사용하는 것이 유리하다. 하나 이상의 출력 버퍼의 풀 다운 트랜지스터를 통과하는 비교적 큰 풀 다운 전류가 리드 프레임의 제1접지 리드를 통해 외부접지로 공급되며, 잔여회로는 리드 프레임의 제2접지 리드를 통해 외부접지에 접속된다. 풀 다운 전류에서의 전이는 단지 풀 다운 트랜지스터에만 영향을 줄뿐 출력버퍼의 잔여 구성요소들에는 영향을 주지 않는 접지 되튀기를 발생시킬 것이다. 이같은 방식에 있어서, 출력 풀 다운 트랜지스터로의 베이스 구동력은 접지 되튀기로 인해 감소되지않으며, 출력 전압의 고전압에서 저전압으로의 전이는 접지 되튀기의 존재에 의해 열화되지 않는다. 변형 실시예에 있어서, 출력 전이의 바람직한 특성을 제공하도록 접지 되튀기의 양이 제어된다.

Description

접지 되튀기 격리 및 고속 출력 회로
제1도는 종래의 전형적인 출력 풀 다운(pull down) 구조를 예시하는 다이아그램.
제2도는 종래의 중간 속도 출력 버퍼회로의 회로도.
제3도는 종래의 고속 출력회로의 회로도.
제4도는 제3도의 회로의 스위칭을 예시하는 파형 그래프.
제5도는 제3도의 종래의 회로의 스위칭 및 본 발명의 교습에 포함된 스위칭 속도의 향상을 예시하는 파형 그래프.
제6도는 단일 외부 접지 핀에 접속된 두개의 분리된 접지리드를 포함하는 종래의 집적회로 패키지를 예시한다.
제7도는 종래의 전형적인 출력회로의 모델을 예시하는 개략적 다이아그램.
제8도는 본 발명의 교습에 따라 구성된 출력 스테이지의 한 실시예를 예시하는 개략적 다이아그램.
제9도는 본 발명의 교습에 따라 구성된 출력회로의 변형 실시예의 개략적 다이아그램.
제10도는 본 발명의 교습에 따라 구성된 출력회로의 변형 실시예의 개략적 다이아그램.
[발명의 배경]
본 발명은 집적회로 특히, 출력버퍼 스테이지(output buffer stage) 및, 출력 전압이 고전압에서 저전압으로 스위칭될 때 그 출력 스테이지의 강하 시간에 관한 것이다.
제1도는, 복수개의 출력버퍼(103-1 내지 103-N)를 지니는 집적회로를 포함하는 전형적인 집적회로 패키지(100)를 예시하는 다이아그램이다. 출력버퍼(103-1 내지 103-N)의 접지 리드(ground lead)는 인덕턴스(101)를 지니는 패키지(100)의 리드를 통해 외부접지(102)에 접속된다. 각각의 출력버퍼(103-1 내지 103-N)는 대응되는 로드(112-1 내지 112-N)에 제각기 접속된다. 전류가 하나이상의 로드(112-1 내지 112-N)로 부터 싱크되면, 그 전류는 인덕턴스(101)를 통해 접지(102)로 흐른다. 모든 출력 버퍼(103-1 내지 103-N)가 로드(112-1 내지 112-N)로 부터 로드 전류(Iload)를 싱크한다면, 인덕턴스(101)는 전류(N; Iload)를 이동시킨다.
잘 공지된 바와 같이, 인덕턴스(101)는 접지 되튀기, 즉, 접지(102) 보다 높은 유효 접지전압의 증가를 초래하는 바, 이 때 인덕터(101)를 통해 흐르는 전류량의 변화가 발생된다. 예컨대 출력 버퍼(103-1)가 정상 상태에서 로드(112-1)로 부터 전류를 싱크한다면, 로드(112-1)는 접지(102)의 전압과 거의 동일한 전압으로 유지된다. 인덕터(101)를 통해 부가 전류를 싱크하도록 하나 이상의 다른 출력 버퍼를 스위칭한다면, 로드(112-1)에 인가된 접지 전압은 인덕터(101)를 통과하는 전류가 과도적으로 증가하는 동안 상승할 것이다.
제2도는, 종래의 전형적인 중간속도 출력 버퍼의 개략적 다이아그램이다. 전류를 로드(212)에 제각기 소오스 및 싱크시키는 출력 풀업 트랜지스터(233) 및 출력 풀다운 트랜지스터(235)를 제어하도록 노드(N21)에 입력신호가 인가된다. 노드(N21)에 논리 1 입력 신호가 인가됨에 따라, 트랜지스터(222)가 턴 온(turn on)됨으로써, 다이오드(224)가 역바이어스되며, 풀업 트랜지스터(225)가 베이스 구동력을 트랜지스터(226)에 공급하게 한다. 따라서, 트랜지스터(226)가 턴온됨으로써, 트랜지스터(229)를 턴오프시키며, 이어서 위상 반전 트랜지스터(232)를 턴온시킨다. 위상반전 트랜지스터(232)가 턴 온 됨에 따라, 풀 업 트랜지스터(233)가 턴 오프되고 풀 다운 트랜지스터가 턴 온 됨으로써, 로드(212)로부터 인덕터(201)를 통해 접지(202)로 전류(Iload)를 싱크시킨다. 이것은, 제4도에 도시된 바와 같이 로드(212)에 가해진 전압이 고전압에서 저전압으로 스위칭되게한다. 고전압 신호가 노드(N21)에 인가되는 시간과 로드(212)에 인가된 출력전압이 저전압으로 되는 시간 사이의 지연은 다음의 두가지 메카니즘 즉, 노드(N21)와 출력 트랜지스터(233,235) 사이의 회로를 통과하는 전파지연 및, 로드(212)에 인가된 전압이 순간적으로 접지로 강하되는 것을 방지하는 패키지 인덕턴스(201)의 존재에 의해 초래되는 강하시간에 의해 발생된다.
중요하게는, 중간 속도 회로(200)가 비교적 큰 시정수를 지니는 노드(N21)를 포함하는데, 그 이유는 커패시터(220) 및 풀 업 레지스터(221)가 비교적 큰 값을 지니기 때문이다. 또한, 회로(200)는 위상반전 트랜지스터(232)의 베이스에서 노드(N22)를 포함하는 바, 이는 노드(N22)상의 다소 작은 기생 커패시턴스 때문에 비교적 작은 시정수를 지닌다.
제3도는 종래의 전형적인 고속 출력 버퍼의 회로도이다. 고속 출력 버퍼(300)는, 제2도의 트랜지스터(226,229)에 의해 제공된 반전이 제거된 것을 제외하고는 제2도의 중간속도 출력 버퍼(200)와 유사하다. 이것은 비교적 큰 유효 시정수를 지니는 노드(N32)를 초래시키는데, 그 이유는 노드(N32)는 트랜지스터(332) 및 다이오드(324)를 통해 노드(N31)에 종속되기 때문이다. 이것은 로드(312)에 인가된 출력신호의 고-저전압 전이 속도를 느리게하는 반면, 적은 전파지연을 제공하는 효과를 지닌다.
공교롭게도, 인덕터(301)를 통과하는 전류가 변하기 때문에, 인덕터(301)는 트랜지스터(332,335)로 형성된 공통 에미터 증폭기에 대한 피드백 임피던스로서 작용한다. 노드(N32)가 큰 RC 시정수를 지니기 때문에, 노드(N32)상의 전압은 공통 에미터 증폭기에 대한 작은 신호로서 작용한다. 인덕터(301)에 의해 제공된 피드백 임피던스의 효과는 전류이득을 감소시켜 출력 에지율을 감소시킨다.
제5도에는, 제4도의 전파지연보다 적은 전파 지연을 보여주지만 인덕턴스 효과로 인한 전체 지연의 비율이 증가되는, 제3도의 고속 출력 버퍼 회로(300)와 연관된 파형 그래프가 예시되어 있다.
제6도에는 두개의 분리된 접지 리드(61,62)를 포함하는 종래의 집적회로 리드 프레임(60)을 예시하는 바, 상기 리드(61,62)는 리드프레임(60)의 공동(64)내에 배치된 집적회로 상의 접지의 분리 접속을 위한 것이며, 또한 핀(63)에서 회로 접지와의 최종 접속을 위한 것이다. 종래에는, 접지 잡음 문제를 최소화하기 위하여 상기와 같은 패키지가 사용되어 왔다.
제7도는 종래의 전형적인 출력회로의 모델을 예시하는 개략적 다이아그램이다.
[발명의 요약]
본 발명의 교습에 의하면, 외부에서 공급된 접지 전압에 접속시키기 위한 두개의 분리된 접지 리드를 포함하는 간단한 집적회로 패키지를 사용하는 것이 유리한 신규한 출력 버퍼회로가 교습된다. 본 발명의 교습에 의하면, 하나 이상의 출력 버퍼의 풀 다운 트랜지스터를 통과하는 비교적 큰 풀 다운 전류는 리드 프레임의 제1접지 리드를 통해 외부접지로 공급되며, 잔여회로는 리드프레임의 제2접지 리드를 통해 외부 접지에 접속된다. 이같은 방식에 있어서, 풀 다운 전류의 과도 현상은, 단지 풀 다운 트랜지스터에만 영향을 주며 출력 버퍼의 잔여 구성요소에는 영향을 주지않는 접지 되튀기를 발생시킬 것이다. 이같은 방식에 있어서, 출력 풀 다운 트랜지스터에 대한 베이스 구동력은 접지 되튀기 때문에 감소되지않으며, 출력 전압의 고-저전압 전이는 접지 되튀기의 존재에 의해 열화되지 않는다. 변형실시예에 있어서, 출력 전이의 바람직한 특성을 제공하도록 접지 되튀기의 양이 제어된다.
[실시예]
제8도는, 본 발명의 교습에 따라 구성된 출력 버퍼의 한 실시예의 개략적 다이아그램이다. 출력 버퍼(800)가 그 출력 버퍼(800)의 구동기 회로에 외부 접지(802)를 접속시키는 접지 인덕턴스(803-1)를 포함하는 바, 그 인덕턴스는 제6도에 예시된 집적회로 패키지의 리드(61)에 상응한다. 또한, 출력 버퍼(800)는 외부접지(802)에 출력 풀 다운 트랜지스터(835)를 접속시키는 제2인덕터(803-2)를 포함하는 바, 그 인덕터는 제6도에 예시된 집적회로 패키지의 리드(62)에 상응한다. 기준 전압 공급원(882)은, 트랜지스터(822)와의 공통 에미터 구조로 전류원(823)에 접속된 트랜지스터(880)의 베이스에 바이어스 전압(Vref)을 제공한다. 입력 노드(N81)에 고전압 신호가 인가됨에 따라, 트랜지스터(822)가 턴 온됨으로써, 트랜지스터(880)가 턴 오프되며 노드(N82)의 전압이 고전압으로 상승된다. 이것은 위상 반전 트랜지스터(832)가 턴 온됨으로써, 출력 풀 업 트랜지스터(833)를 턴 오프시키며, 출력 풀 다운 트랜지스터(835)를 턴 온시킨다. 이같은 동작은, 풀 다운 전류(Iload)가 로드(812)로부터 풀 다운 트랜지스터(835)를 거쳐 인덕터(803-2)를 통과하여 접지(802)로 싱크되게 한다. 인덕터(803-2)에 의해 초래된 접지 되튀기가 출력 풀 다운 트랜지스터(835)의 에미터에만 가해질뿐 인덕터(803-1)를 통해 접지에 접속된 구성 요소에는 영향을 주지않는데, 그 이유는 인덕터(803-1)를 통과하는 현저한 전이 전류가 전혀 존재하지 않기 때문이다.
본 발명의 교습에 의하면, 작은 시정수, 결과적으로는 빠른 입력 에지율이 낮은 커패시턴스로 인해 노드(N82)에 제공됨으로써, 출력 전압의 고-저전압 전이가 매우 신속하게 되어 스위칭 속도를 향상시킨다. 더욱이, 이같은 작은 시정수가 제2도의 종래의 중간속도 출력버퍼 회로의 경우와 같이, 노드(N81)와 노드(N82) 사이에 부가적인 반전을 필요로하지 않고 노드(N82)에 제공된다. 따라서, 노드(N81)와 노드(N82) 사이의 부가적인 반전이 없기 때문에, 제2도의 중간 속도 회로(200)와 비교해 볼 때 전파지연이 감소된다.
풀 다운 출력 트랜지스터에 영향을 주는 전압관계식이 제7도를 참조로하여 이하 설명된다. 제7도는, 풀 다운 전류(Iload)가 풀 다운 트랜지스터(704)를 거쳐 패키지 인덕턴스(705)를 통해 접지(706)에 유도될때의 출력 풀 다운 트랜지스터 회로(700)의 일부를 예시한다.
V2=V1-Vbe(1)
식 중, V1=출력 풀 다운 트랜지스터(704)의 베이스에 걸린 전압; V2=출력 풀 다운 트랜지스터(704)의 에미터에 걸린 잡음 접지 전압; Vbe=출력 풀 다운 트랜지스터(704)의 베이스-에미터 전압강하.
V2=L di/dt (2)
L=패키지 인덕턴스(705)의 인덕턴스; I=출력 풀 다운 트랜지스터(704)를 통해 흐르는 풀 다운 전류.
출력 풀 다운 트랜지스터(704)가 턴 온될 때 V2가 V1-Vbe를 초과할 수 없기 때문에, 작은 값의 V1(또는 느린 상승시간)이 V2의 크기, 결과적으로는 패키지 인덕턴스(705)를 통한 전류변화의 크기를 제한하는 바, 다음과 같은 관계식을 취한다. 즉,
V1=L dI/dt (3)
작은 V1, 즉, L dI/dt가 작기 때문에, 출력 로드에서의 전하 제거의 범위를 제한함으로써 출력 에지율을 제한한다. 따라서, V1의 작은 스윙 또는 노드(701)에 인가된 입력신호의 느린 고-저전압 전이 때문에, 전압(V1)은 di/dt, 결과적으로는 로드(707)에 인가된 출력 전압의 고-저전압 전이의 속도를 제한한다.
최대 출력 스위칭 속도를 제공하기 위하여 dVout/dt을 최대화하는 것이 바람직한 바, 여기서 Vout은 로드(700)에 가해진 출력 전압이다. 용량성 로드에 대해서,
식 중, C는 로드의 커패시턴스.
그러므로, 큰 출력 에지율(높은 dVout/dt)를 달성하기 위하여, 잡음 접지전압(V2)의 값이 커야 한다. 식(6)으로부터,
식(6)과 식(2)을 결합하면
따라서,
그러므로, 출력 전이 속도를 증가시키기 위해서는 입력 전이 속도(dV1/dt)가 증가되어야 한다.
그러므로, 출력 신호의 고-저전압 전이 속도를 최대로 하기 위하여, 접지 되튀기가 최대로 되어야할 것이며 또한 입력 에지율이 최대로 되어야 한다. 물론, 그 같은 회로의 사용자가 허용할 수 있는 접지 되튀기의 양이 제한된다. 그러나, 본 발명의 교습에 의하면, 종래 기술의 교습에 비해 접지되튀기가 바람직스럽게 증가되어 명백한 장점, 즉, 로드에 가해진 출력전압의 신속한 고-저전압 전이가 달성된다.
본 발명의 변형 실시예에 있어서, 노드(N82 또는 N83) 상의 전압 진폭을 제어하는 수단 또는, 노드(N82 또는 N83)에서의 전압의 비를 제어하는 수단이 제공된다. 예컨대 그 같은 수단은, 예컨대 하나 이상의 다이오드 또는 트랜지스터를 통해 정적 접지(899)로 바람직한 노드를 클램핑(clamping)하는 것을 포함한다. 노드(N82)상의 전압이 미리 결정된 레벨을 초과하는 것을 차단함으로써, 출력 신호의 에지율이 출력신호상에 허용된 접지 되튀기의 양과는 반대로 제어된다.
본 발명의 또 다른 실시예에 있어서, 출력에지율/접지 되튀기는, 접지 인덕턴스(803-2)와 병렬된 커패시턴스를, 바람직하게는 집적 회로상에 포함된 복수개의 출력 버퍼에 접속된 로드 커패시턴스의 합과 같은 양으로 첨가시킴으로써 제어된다. 물론, 그 같은 기술은 어떤 로드 커패시턴스가 집적회로의 각각의 출력 터미널에 접속된 것이 공지될 때 가장 유리하다. 그러나, 그 같은 경우가 아닐 때 조차, 예컨대 집적회로가 여러 가지 로드 커패시턴스를 지니는 다수의 시스템에 사용될 수 있는 비교적 일반적인 디바이스일때에는, 접지 인덕턴스(803-2)와 병렬된 커패시턴스를 포함하므로써 여전히 개선점이 있을 수 있다. 본 발명의 변형 실시예에 있어서, 더 작은 값의 커패시턴스가 트랜지스터(832 또는 835)의 베이스에 접속되고 트랜지스터(832)를 통해 인덕터(803-2)에 반영됨으로써, 트랜지스터(835)의 베타값으로 승산될 커패시턴스의 값과 같은 유효 커패시턴스를 제공한다.
제9도는 본 발명의 교습에 따라 구성된 출력 풀 다운 회로의 또 다른 실시예의 개략적 다이아그램이다. 제9도의 출력 풀 다운 회로(900)는 제8도의 회로와 유사하지만, 트랜지스터(932)의 베이스와 인덕터(903-2) 사이에 과도 전류를 제공하도록 트랜지스터(990) 및 커패시터(991)를 포함한다. 회로 요소(990,991)는 출력 풀 다운 트랜지스터(935)의 에미터 전압이 접지(902) 이하로 강하하는 동안 위상 반전 트랜지스터(932)가 턴 온되는 것을 방지하는 작용을 한다. 이 같은 작용은, 동일 집적회로상에 포함된 다른 출력 회로를 통과하는 접지 전류가 변하기 때문에 발생한다. 그 같은 접지 이하의 에미터 전압은, 위상 반전 트랜지스터(932)가 위상 반전 트랜지스터(932)의 베이스에 가해진 비교적 낮은 전압에서도 조차 턴 온되게 하는 것이 일반적이다. 회로 요소(990,991)를 포함하는 경우, 상기와 같은 짧은 기간동안 커패시터(991)는, 위상반전 트랜지스터(932)가 턴 오프 상태로 유지되게 하도록 짧게 턴 온되는 트랜지스터(990)에 베이스 구동력을 공급한다. 역으로, 출력 전압이 저전압인 경우, 트랜지스터(990)는 잡음 접지(998)가 패키지 인덕턴스(903-2)를 통과하는 전류를 스위칭하는 다른 출력 회로 때문에 전압을 변화시킬 때조차 턴 온되지 않은 것이다.
제8도 및 제9도에 예시된 본 발명의 실시예가 출력 풀 업 및 풀 다운 트랜지스터 모두를 포함하지만, 본 발명이 개방 콜렉터 출력 스테이지에도 동일하게 사용할 수 있다는 것은 본 발명의 교습에 비추어볼 때 당업자에게 쉽게 이해될 것이다.
본 발명의 변형실시예에 있어서, 노드(N92)상의 전압 진폭을 제어하는 수단이 제공된다. 노드(N92)상의 전압이 미리 결정된 레벨을 초과하는 것을 방지함으로써, 출력 신호의 에지율이 출력신호에 허용된 접지 되튀기의 양과는 반대로 제어된다.
본 발명의 또 다른 실시예에 있어서, 출력 에지율/접지 되튀기는, 접지 인덕턴스(903-2)와 병렬된 커패시턴스를, 바람직하게는 집적회로상에 포함된 복수개의 출력 버퍼에 접속된 로드 커패시턴스의 합과 같은 양으로 첨가시킴으로써 제어된다. 본 발명의 변형 실시예에 있어서, 더 작은 값의 커패시턴스가 트랜지스터(932 또는 935)의 베이스에 접속되어 베타값으로 승산된다.
제10도는, 제9도에 도시된 실시예와 유사하며 유사한 참조번호를 갖는 본 발명의 변형 실시예의 개략적 다이아그램이다. 그러나, 제10도의 실시예는, 출력 터미널(917)이 고전압상태일 때 트랜지스터(932)가 우연히 턴 온되는 것을 방지하도록 트랜지스터(1001,1003), 레지스터(1002) 및 다이오드(1004)를 포함한다. 이것은 노드(998)에 발생된 잡음 접지 전압이 노드(999)에 발생된 정적 접지 전압에 대하여 저전압으로 오동작하는 경우, 예컨대 동일 집적회로상에 이것 또는 다른 출력 스테이지에서의 전류(Iload)가 증가된 전류의 양을 전도하기 시작할 때 발생할 수 있다. 이 기간동안, 노드(998)상의 잡음 접지 전압이 노드(999)상의 정적 접지 전압에 대하여 더 낮은 전압으로 됨으로써, 트랜지스터(932)의 베이스-에미터 접합양단간의 전압을 증가시킨다. 이 때, 제10도의 실시예의 교습에 의하면, 트랜지스터(1003)가 감소된 에미터 전압 때문에 턴 온됨으로써, 트랜지스터(932)의 베이스를 풀 다운시키며, 트랜지스터(932)가 우연히 턴 온되는 것을 방지한다. 트랜지스터(1001) 및 레지스터(1002)가 트랜지스터(1003)에 베이스 구동력을 제공하며, 다이오드(1004)가 트랜지스터(1003)의 베이스 전압을 노드(999)에 발생된 정적접지 전압보다 약 0.6V 높은 전압으로 클램프한다. 상기 발명이 예시를 통해 다소 상세하게 그리고 이해를 돕기 위하여 기술되었지만, 본 발명의 교습에 비추어 볼 때 어떤 변형예 및 수정예가 첨부된 청구범위의 사상 또는 범위를 벗어나지 않고 구현될 수 있다는 것이 당업자에게는 자명해질 것이다.

Claims (13)

  1. 외부에서 공급된 제1공급 전압을 수신하는 제1공급 전압 리드; 외부에서 공급된 제2공급 전압을 수신하는 제2공급 전압 리드(888); 입력 신호를 수신하는 입력 수단으로서, 시정수가 큰 입력 수단(831,820); 상기 입력 신호에 응답하여 출력 신호를 제공하는 출력 터미널; 상기 출력 터미널에 연결된 제1전류 리드, 상기 제2공급 전압 리드(888)를 통해 상기 외부에서 공급된 제2공급 전압에 연결된 제2전류 리드, 및 제어리드를 지니는 출력 풀 다운 트랜지스터(835); 상기 입력 신호에 응답하여 상기 출력 풀 다운 트랜지스터의 제어리드에 제어 신호를 제공하는 구동기 수단으로서, 시정수가 작으며, 상기 제1공급전압에 연결되어 있고 상기 외부에서 공급된 제2공급전압에 연결되어 있는 구동기 수단(825,831,832,836); 상기 입력 수단 및 상기 구동기 수단의 입력 리드를 연결하는 수단으로서, 전류원(823), 상기 전류원에 연결된 에미터, 상기 입력 수단에 연결된 베이스, 및 상기 제1공급전압 리드에 연결된 콜렉터를 지니는 제1트랜지스터(822), 및 상기 전류원에 연결된 에미터, 바이어스 전압에 연결되어 있는 베이스, 및 상기 구동기 수단의 입력 리드에 연결된 콜렉터를 지니는 제2트랜지스터(880)를 포함하는 상기 연결수단을 포함하는 출력 회로.
  2. 제1항에 있어서, 상기 제2공급 전압을 상기 구동기 수단에 공급하는 제3공급 전압 리드(899); 상기 제2공급 전압 리드(888) 및 상기 외부에서 공급된 제2공급 전압사이에 연결된 제1인덕턴스(803-2); 및 상기 제3공급 전압 리드(899) 및 상기 외부에서 공급된 제2공급 전압사이에 연결된 제2인덕턴스(803-1)를 더 포함하는 출력 회로.
  3. 제2항에 있어서, 상기 제1 및 제2인덕턴스는 반도체 디바이스를 수용하는 리드 프레임의 제1 및 제2패키지 리드에 의해 제공되는 출력 회로.
  4. 제1항에 있어서, 상기 구동기 수단은, 상기 제1공급 전압에 연결된 제1전류 터미널, 상기 출력 풀 다운 트랜지스터(835)의 제어 리드에 연결된 제2전류 터미널, 및 상기 구동기 수단의 입력 리드에 연결된 제어 리드를 지니는 제어 트랜지스터(832)를 포함하는 출력 회로.
  5. 제4항에 있어서, 상기 제어 트랜지스터(832)의 제어 리드상의 전압을 제한하는 수단을 더 포함하는 출력 회로.
  6. 제1항에 있어서, 상기 출력 터미널에 연결된 제1전류 리드, 상기 제1공급전압 리드를 통해 상기 외부에서 공급된 제1공급전압에 연결된 제2전류 리드, 및 제어 리드를 지니는 출력 풀업 트랜지스터(833)를 더 포함하고, 상기 구동기 수단은 상기 입력 신호에 응답하여 상기 출력 풀 업 트랜지스터의 제어리드에 제어 신호를 제공하는 출력 회로.
  7. 제6항에 있어서, 상기 제2공급 전압을 상기 구동기 수단에 공급하는 제3공급 전압 리드(899); 상기 제2공급 전압 리드(888) 및 상기 외부에서 공급된 제2공급 전압사이에 연결된 제1인덕턴스(803-2); 및 상기 제3공급 전압 리드(899) 및 상기 외부에서 공급된 제2공급 전압사이에 연결된 제2인덕턴스(803-1)를 더 포함하는 출력 회로.
  8. 제7항에 있어서, 상기 제1 및 제2인덕턴스는 반도체 디바이스를 수용하는 리드 프레임의 제1 및 제2패키지 리드에 의해 제공되는 출력 회로.
  9. 제6항에 있어서, 상기 구동기 수단은, 상기 제1공급전압에 연결된 제1전류 터미널, 상기 출력 풀 다운 트랜지스터의 제어 리드에 연결된 제2전류 터미널, 및 상기 구동기 수단의 입력 리드에 연결된 제어 리드를 지니는 제어 트랜지스터(832)를 포함하는 출력 회로.
  10. 제9항에 있어서, 상기 제어 트랜지스터(832)의 제어 리드상의 전압을 제한하는 수단을 더 포함하는 출력 회로.
  11. 제2항에 있어서, 상기 제1인덕턴스와 병렬로 연결된 커패시턴스를 더 포함하는 출력 회로.
  12. 제11항에 있어서, 상기 커패시턴스는 상기 출력 터미널에 가해진 로드 커패시턴스와 거의 동일한 출력 회로.
  13. 제11항에 있어서, 상기 커패시턴스는 베타 값으로 승산된 커패시턴스를 포함하는 출력 회로.
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