JP2759577B2 - バッファ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は到来信号をバッファ処
理して出力するバッファ回路に関し、特に、半導体集積
回路装置などの半導体装置において信号出力部に設けら
れる出力バッファ回路に関する。

【０００２】

【従来の技術】半導体集積回路装置などの半導体装置に
おいては、信号の波形整形または次段回路を高速で駆動
するためにバッファ回路が用いられる。バッファ回路の
１つに、装置（または機能ブロック）内で処理された信
号を外部へ出力するためのバッファ回路がある。

【０００３】図１４は、一般的なたとえば半導体集積回
路装置である半導体装置の構成を概略的に示す図であ
る。図１４において、半導体装置５００は、入力信号Ｄ
に対し所望の処理を行なう内部回路５０２と、この内部
回路５０２からの信号をバッファ処理して出力する出力
バッファ５０４を含む。出力バッファ５０４の出力はこ
の半導体装置５００と別に設けられた外部回路５１０の
入力部へ与えられる。この半導体装置５００は、１つの
半導体チップであってもよく、また半導体チップ内にお
ける１つの機能を実行する機能ブロックであってもよ
い。出力バッファ５０４は、この内部回路５０２から与
えられた信号に従って出力信号線（出力バッファ５０４
と外部回路５１０との間の信号線）を高速で駆動する。

【０００４】図１５は、出力バッファに用いられる従来
の出力バッファ回路の構成を示す図である。図１５にお
いて、出力バッファ回路５２０は、２段の縦続接続され
たインバータ回路５２２および５２４を含む。この出力
バッファ回路５２０の出力は図１４に示す外部回路５１
０の入力部へ与えられる。一般に回路の入力部にはイン
ピーダンスが存在する。図１５においては、このインピ
ーダンスを外部負荷回路５３０として示す。外部負荷回
路５３０は、寄生インピーダンスを含み、互いに並列に
設けられる容量性負荷５３２および抵抗性負荷５３４を
含む。

【０００５】出力バッファ回路５２０はこの外部負荷回
路５３０を高速でかつ正確に駆動するために、大きな駆
動力を有しており、特にインバータ回路５２４の駆動力
は大きくされる。

【０００６】動作時においては、この出力バッファ回路
５２０は入力信号ＶＩＮに応答して外部負荷回路５３０
に含まれる容量性負荷５３２の充電および放電を行な
う。このとき出力バッファ回路５２０から出力される信
号ＶＯＵＴは、この外部負荷回路５３０の容量性負荷５
３２および抵抗性負荷５３４の容量値および抵抗値で決
定される時定数に従って変化する。

【０００７】信号線には寄生容量（これは容量性負荷５
３２に等価的に含まれる）に加えて寄生インダクタンス
５３６が存在する。この出力バッファ回路５２０からの
出力信号ＶＯＵＴが高速で変化する場合この寄生インダ
クタンスによりスイッチングノイズが発生する。

【０００８】出力バッファ回路５２０からの出力信号Ｖ
ＯＵＴの論理レベルが変化する場合には、この出力信号
線に電流変化が生じる。この電流変化に従って寄生イン
ダクタンス５３６に電圧が誘起される。寄生インダクタ
ンス５３６により誘起される電圧の大きさは電流の変化
率に比例する。この寄生インダクタンス５３６による誘
起電圧は出力バッファ回路５２０からの出力信号の電圧
変化と反対の方向に生じる。したがって、図１６に示す
ように、出力バッファ回路５２０からの出力信号ＶＯＵ
Ｔにリンクギングが発生し、信号のオーバーシュートお
よびアンダーシュートが生じる。このオーバーシュート
およびアンダーシュートのようなリンギングが発生した
場合、信号が安定状態となるまでに時間を要することに
なり、動作速度が低下する。

【０００９】また、半導体集積回路装置が高速化される
につれ、出力バッファ回路５２０からの出力信号ＶＯＵ
Ｔの変化速度も大きくなる。この場合、誘起電圧も大き
くなり、「スイッチング雑音」として回路動作に悪影響
を及ぼす。特に、この寄生インダクタンス５３６による
誘起電圧は、出力バッファ回路５２０に含まれるインバ
ータ回路５２４のプルダウントランジスタを介して接地
電位へと伝達される。このため、図１４に示す半導体装
置５００における接地電位が変化する「グラウンドバウ
ンス」と呼ばれる現象（図１６において、出力信号ＶＯ
ＵＴの立下がりに発生するリンギングに対応）が生じ、
回路動作に悪影響を及ぼす。

【００１０】すなわち、図１４に示す構成において、出
力バッファ５０４が“Ｌ”レベルの信号を出力している
場合、この誘起電圧により、外部回路５１０の入力部に
含まれる入力素子のしきい値電圧よりもその信号レベル
が高くなり、出力バッファ５０４から“Ｈ”の信号が出
力されたと外部回路５１０において誤って判断される場
合が生じる。また、図１４に示す構成において、半導体
装置５００に含まれる入力バッファ（特に図示せず）の
しきい値がこのグラウンドバウンスにより変化するた
め、負のグラウンドバウンスが発生した場合には、入力
信号Ｄの“Ｌ”レベルよりもこの半導体装置５００の入
力バッファのしきい値が低くなり、誤動作が生じるとい
う問題が発生する。

【００１１】またこの外部負荷回路５３０の負荷が大き
い場合には、出力バッファ回路５２０は高速でこの外部
負荷回路５３０を駆動するために大きな駆動力をもって
いる。この場合、出力バッファ回路５２０からの出力信
号変化が急激になる。この場合、図１７に示すように、
信号の変化時に大きな電流が電源線または接地線に流れ
る。電源線または接地線は通常パッケージのリードフレ
ームまたはボンディングワイアなどにより比較的大きな
寄生インダクタンスを有している。したがって、この大
きな電流変化に従って電源電位Ｖｄｄまたは接地電位Ｖ
ｓｓに「電圧スパイク」と呼ばれるノイズが発生し、こ
の「電圧スパイク」により出力バッファ回路５２０から
の出力信号ＶＯＵＴにリンギングが生じ、外部回路５１
０における誤動作が生じやすいという問題が生じる。

【００１２】上述のような大きな電源電流または接地電
流でなくても、急激な電流変化であれば、その寄生イン
ダクタンス成分により電源線または接地線にノイズが発
生する。電源線および接地線は半導体装置内において数
多くの回路に接続されているため、この電源線のノイズ
または接地線のノイズは半導体装置または外部装置の誤
動作を招く原因となる。

【００１３】さらに、外部負荷がそれほど大きくない場
合であっても、出力バッファからの出力信号の変化が急
激であれば同様にノイズが発生する原因となる。今、図
１８に示すように、出力バッファ５０４が、４つの出力
バッファ回路５５０、５５２、５５４、および５５６を
含む場合を考える。出力バッファ回路５５０〜５５６は
それぞれＣＭＯＳインバータ回路で構成する。出力バッ
ファ回路５５０〜５５６は、それぞれ共通に動作電源電
位Ｖｄｄおよび接地電位Ｖｓｓを供給する電源線および
接地線に接続される。

【００１４】今、出力バッファ回路５５０の入力信号Ｖ
Ａが“Ｈ”レベルに留まり、残りの入力信号ＶＢ、ＶＣ
およびＶＤが“Ｌ”から“Ｈ”へ立上る場合を考える。
この状態では、出力バッファ回路５５０の出力が“Ｌ”
であり、残りの出力バッファ回路５５２、５５４および
５５６の出力は“Ｌ”へと立ち下がる。出力信号が
“Ｌ”となる場合には、その外部負荷容量５６２、５６
４および５６６の充電電荷が接地線へ放電される。この
場合、出力バッファ回路５５２、５５４および５５６の
信号変化が急激であれば、外部負荷容量５６２、５６４
および５６６からの放電電流Ｉが急激に接地線へ流れ込
む。これにより、接地線へは大きな放電電流が急激に流
れ込むこととなり、接地線の電位Ｖｓｓが変動する（図
１８においてＮで示す）。この接地線に発生したノイズ
（電圧スパイクＮ）は出力バッファ回路５５０を介して
出力され、出力信号ＶＡ０にノイズＮが重畳されること
になる。これにより、出力信号ＶＡ０が誤って“Ｈ”と
判定される場合が生じる。

【００１５】逆にまた入力信号ＶＡが“Ｌ”に固定さ
れ、残りの入力信号ＶＢ、ＶＣおよびＶＤが“Ｈ”から
“Ｌ”へ変化した場合には、電源電位Ｖｄｄを与える電
源線から外部負荷容量５６２、５６４および５６６へ急
激に充電電流が流れ込むこととなり、電源電位Ｖｄｄに
ノイズが発生する。このノイズが出力バッファ回路５５
０を介して出力され、出力信号ＶＡ０にノイズが発生す
る。

【００１６】したがって、インバータ回路などを用いた
バッファ回路においては、その出力信号の変化が急激で
あるため、外部負荷を駆動する際に生じる充放電電流の
急激な変化により出力信号にノイズまたはリンギングが
発生したり、電源線または接地線に電圧スパイクなどの
ノイズが発生し、誤動作が生じる。そこでこのようなノ
イズを低減するために種々の対策が施されている。

【００１７】図２０は、従来の出力バッファ回路の構成
を示す図であり、たとえば特開昭６０−１３６２３８号
公報に示されている。図２０に示す出力バッファ回路
は、２段の縦続接続されたインバータ回路１０３および
１００を含む。インバータ回路１００は、電源電位Ｖｄ
ｄを供給する電源ノード１と接地電位Ｖｓｓを供給する
接地ノード２との間に相補接続されたｐチャネルＭＯＳ
トランジスタ１０１およびｎチャネルＭＯＳトランジス
タ１０２を含む。トランジスタ１０１および１０２は、
外部負荷を駆動するために、トランジスタサイズが大き
くされており、大きな電流駆動能力を有する。この出力
バッファ回路はさらに、インバータ回路１０３の出力部
とインバータ回路１００の入力部との間に設けられた容
量１０４を含む。容量１０４はその一方電極がノード１
０３ａに接続され、その他方電極が接地電位Ｖｓｓを供
給する接地ノード２に接続される。次に動作についてそ
の動作波形図である図２１を参照して説明する。

【００１８】入力ノード３へ与えられる入力信号が
“Ｌ”から“Ｈ”へ立上がると、インバータ回路１０３
の出力は“Ｈ”から“Ｌ”へ立下がる。このインバータ
回路１０３の出力レベルの変化は、容量１０４に充電さ
れた電荷を放電することと等価である。このため、ノー
ド１０３ａの電位の立下りはゆるやかとなる。ノード１
０３ａの電位レベルがインバータ回路１００に含まれる
ｐチャネルＭＯＳトランジスタ１０１のしきい値電圧１
０１ａよりも低くなると、このｐチャネルＭＯＳトラン
ジスタ１０１が導通状態となり、出力ノード４は電源ノ
ード１から充電され始める。このノード１０３ａの電位
低下に伴って、トランジスタ１０１がオン状態へ移行
し、トランジスタ１０２が徐々にオフ状態へ移行し、こ
れにより出力ノードの電位がゆるやかに上昇する。この
出力ノード４の電位上昇速度を遅くすることにより、電
源ノード１から急激に電流が流れ込むことを防止して、
電源線に急激な電流変化が発生するのを抑え、これによ
りノイズの発生を防止することを図る。ノード１０３ａ
の電位が接地電位Ｖｓｓレベルの“Ｌ”に達すると、ト
ランジスタ１０１はオン状態、トランジスタ１０２がオ
フ状態となり、出力ノード４の電位は電源電位Ｖｄｄレ
ベルの“Ｈ”に保持される。

【００１９】入力ノード３へ与えられる信号が“Ｈ”か
ら“Ｌ”へ立下がる場合には、インバータ回路１０３の
出力が“Ｌ”から“Ｈ”へ上昇する。このインバータ回
路１０３の出力の上昇速度は容量１０４の充電速度に律
速される。このため、インバータ回路１００の入力信号
の立上がりがゆるやかとなる。このノード１０３ａの電
位がｎチャネルＭＯＳトランジスタ１０２のしきい値電
圧１０２ａよりも高くなると、ｎチャネルＭＯＳトラン
ジスタ１０２が導通状態となり、出力ノード４が接地電
位Ｖｓｓ２へと放電される。これにより出力ノード４の
電位がゆるやかに低下し始める。

【００２０】最終的に、ノード１０３ａの電位レベルが
電源電位Ｖｄｄレベルの“Ｈ”に到達すると、トランジ
スタ１０１がオフ状態、トランジスタ１０２がオン状態
となり、出力ノード４は接地電位Ｖｓｓレベルの“Ｌ”
に保持される。この出力ノード４の“Ｌ”レベルへの駆
動時においても、その信号変化を緩やかとすることによ
り、接地ノード２へ流れ込む電流の変化速度を小さくし
て、接地線の電流変化速度を低減し、これによりノイズ
の発生を抑制する。

【００２１】すなわち、電源線または接地線へ流れ込む
電流の変化速度を小さくすることにより、この電源線ま
たは接地線または出力信号線に信号のリンギングまたは
電圧スパイクなどのノイズが発生するのを防止してい
る。

【００２２】ここで、出力ノード４の電立変化速度がノ
ード１０３ａの電位変化速度により決定されるのは、一
般にＭＯＳトランジスタが供給する電流量はそのゲート
電圧により決定されるからである（飽和動作時ドレイン
電流Ｉｄはそのゲート電圧Ｖｇの２乗に比例する）。

【００２３】

【発明が解決しようとする課題】上述のような図２０に
示す出力バッファ回路においては、出力段に設けられた
インバータ回路１００の入力ノード１０３ａの電位変化
速度をゆるやかにしている。このため、ｐチャネルＭＯ
Ｓトランジスタ１０１およびｎチャネルＭＯＳトランジ
スタ１０２のゲート電圧が中間値にある期間が長くな
る。このため、トランジスタ１０１および１０２が同時
に導通状態となる時間が長くなり、電源ノード１から接
地ノード２へ貫通電流が流れ、無駄な消費電流が多くな
るという問題が生じる。

【００２４】また、この出力段のインバータ回路１００
が動作し始める時間は、ノード１０３ａの電位がｐチャ
ネルＭＯＳトランジスタ１０１のしきい値電圧１０１ａ
よりも低くなったときまたはこのｎチャネルＭＯＳトラ
ンジスタ１０２のしきい値電圧１０２ａよりも高くなっ
た時点である。このため、出力ノード４の電位変化開始
に、入力ノード３へ与えられた信号の変化時点よりもそ
れぞれＤ１およびＤ２の遅延時間が必要とされる。この
ため、出力バッファ回路における遅延が長くなり、高速
応答特性（遅延特性）が悪くなり、装置全体としての高
速動作性能を悪化させるという問題が生じる。

【００２５】上述のような貫通電流および応答特性の問
題を解決するための構成として、図２２に示すような出
力バッファ回路が提案されている。

【００２６】図２２は従来の出力バッファ回路の変更例
を示す図であり、たとえば特開昭６１−２６０７１９号
公報に示されている。図２２に示す出力バッファ回路
は、入力ノード３へ与えられた信号に応答して出力ノー
ド４を駆動する比較的小さな駆動力を有するバッファ回
路２０１と、入力ノード３の信号に応答して出力ノード
４を駆動する比較的大きな駆動力を有しかつハイインピ
ーダンス出力状態を有する３状態バッファ回路２０２
と、入力ノード３と出力ノード４のそれぞれの信号電位
に応じてバッファ回路２０２の動作を制御する制御回路
２０３を含む。

【００２７】制御回路２０３は、入力ノード３の信号と
出力ノード４の信号とを受ける一致検出回路２１１と、
この一致検出回路２１１の出力を受けるインバータ回路
２１２を含む。インバータ回路２１２の出力が３状態バ
ッファ回路２０２の制御端子へ与えられる。バッファ回
路２０１は、比較的小さな駆動力を有しており、このた
めトランジスタサイズが小さくされている。一方、３状
態バッファ回路２０２は、大きな駆動力を有し、そのト
ランジスタサイズは大きくされている。次に動作につい
てその動作波形図である図２３を参照して説明する。

【００２８】入力ノード３へ与えられる信号電位が
“Ｈ”へ立上がると、バッファ回路２０１はその出力ノ
ード４の電位を上昇させる。バッファ回路２０１はその
駆動力が小さいため、出力ノード４の電位はゆるやかに
上昇する。入力ノード３の電位が“Ｈ”に立上がると
き、出力ノード４の電位はまだ十分に立上がっていない
ため、制御回路２０３に含まれる一致検出回路２１１は
その両入力の電位の論理値が異なるため、“Ｌ”の信号
を出力し、したがってインバータ回路２１２からノード
２０５へ与えられる信号の電位レベルは“Ｈ”へ立上が
る。これにより３状態バッファ回路２０２はハイインピ
ーダンス出力状態となる。

【００２９】出力ノード４の電位がある電位に到達する
と、入力ノード３と出力ノード４の電位レベルが一致し
一致検出回路２１１の出力が“Ｈ”となり、インバータ
回路２１２からノード２０５へ与えられる信号レベルは
“Ｌ”となる。これにより３状態バッファ回路２０２が
活性状態となり、その大きな駆動力により出力ノード４
を“Ｈ”レベルへと駆動する。この後は、出力ノード４
は大きな駆動力を有する３状態バッファ回路２０２によ
り駆動され、その電位レベルは“Ｈ”で安定する。

【００３０】入力ノード３へ与えられる信号が“Ｈ”か
ら“Ｌ”へ低下する場合、入力ノード３の電位の低下に
応答して、一致検出回路２１１の出力が“Ｌ”となり、
応じてノード２０５の出力が“Ｈ”となる。これにより
３状態バッファ回路２０２はハイインピーダンス出力状
態となり、出力ノード４は駆動力の小さなバッファ回路
２０１で駆動され、その電位レベルがゆるやかに下降す
る。出力ノード４の電位がある所定レベルにまで低下す
ると、一致検出回路２１１の出力が“Ｌ”となり、ノー
ド２０５の電位レベルが“Ｌ”となる。これにより、３
状態バッファ回路２０２が活性化され、出力ノード４は
高速で“Ｌ”まで駆動される。この状態においては、出
力ノード４は大きな駆動力を有するバッファ回路２０２
により“Ｌ”に安定に保持される。

【００３１】すなわち、この図２２に示すバッファ回路
の構成においては、入力ノード３に与えられた信号に応
答して出力ノード４をバッファ回路２０１で駆動するこ
とによりこの出力ノード４の電位変化を緩やかとし、か
つ出力ノード４の電位が目標値に近づくと駆動能力の大
きなバッファ回路２０２を用いて出力ノード４を駆動す
ることにより、定状状態での駆動能力を大きくして、出
力ノード４の信号電位の安定化を図っている。

【００３２】この図２２に示すバッファ回路の構成にお
いては、入力ノード３に与えられる信号に応答して出力
ノード４はバッファ回路２０１で駆動されるため、信号
応答特性における遅延の問題は解消される。また、入力
ノード３へ与えられる入力信号変化が直接バッファ回路
２０１および２０２へ与えられるため、このバッファ回
路２０１および２０２がＣＭＯＳトランジスタの構成を
備えていても、貫通電流が流れる期間は極めて短くな
り、消費電流を低減するという問題を解消することがで
きる。

【００３３】しかしながら、この図２２に示すバッファ
回路の構成の場合、バッファ回路２０１および３状態バ
ッファ回路２０２と２つのバッファ回路が必要とされる
ため、回路規模が大きくなり、半導体集積回路において
用いる場合には、このバッファ回路の占有面積が大きく
なり、集積化に対する大きな障害となる。

【００３４】また、出力ノード４の電位変化速度をゆる
やかにする場合、この電位変化速度はバッファ回路２０
１の駆動能力で一意的に決定される。このバッファ回路
２０１の駆動力は、構成要素であるトランジスタのサイ
ズにより決定される。特に、この電流供給能力は、ＭＯ
Ｓトランジスタ（絶縁ゲート型電界効果トランジスタ）
を用いた場合一般に、そのゲート幅Ｗにより決定され
る。このため、出力ノード４における電位変化速度を所
望の値に設定するのが困難であるという問題が生じる。
またＭＯＳトランジスタの充放電電流はドレイン電流Ｉ
ＤＳで決定されるが、この電流ＩＤＳはゲート幅Ｗとゲ
ート長Ｌとの比、すなわちＷ／Ｌに比例するため、一度
このトランジスタサイズが決定されれば、たとえば製造
後においてこのサイズを修正するのは困難であるため、
容易に所望の電流／電位変化速度を得るのが困難である
という問題が生じる。

【００３５】それゆえ、この発明の目的は、遅延特性に
優れ、小占有面積かつ低消費電流でさらに所望の出力信
号変化速度を容易に得ることのできるバッファ回路を提
供することである。

【００３６】

【課題を解決するための手段】この発明に係るバッファ
回路では、要約すれば、容量を用いた容量分割方式によ
り出力素子の制御電極電圧を決定することにより出力ノ
ードの電位変化速度を決定する。出力ノードの電位が所
望の電位レベルに到達した時点でこの制御電極電圧を最
終値に設定し、出力素子を高駆動力状態に設定して出力
ノードの電位を安定に保持する。

【００３７】すなわち、請求項１に係るバッファ回路
は、第１の電位供給源に結合されて制御電極へ与えられ
る信号に応答して出力ノードを第１のレベルへと駆動す
るための出力素子と、第１の電位供給源と出力素子の制
御電極との間に設けられる第１の容量性素子と、第２の
電位供給源に結合される一方電極と他方電極とを有する
第２の容量性素子と、入力ノードへ与えられる第２のレ
ベルの信号に応答して活性化され、第１および第２の容
量性素子をそれぞれ短絡する短絡手段と、入力ノードへ
与えられる第１のレベルの信号に応答して活性化され、
第２の容量性素子の他方電極を出力素子の制御電極へ接
続する接続手段と、入力ノードへ与えられる信号を所定
時間遅延する遅延手段と、この遅延手段からの第１のレ
ベルの信号に応答して活性化され、出力素子の制御電極
を第２の電位供給源に結合する結合手段を備える。この
結合手段は短絡手段の不活性化の後かつ接続手段の活性
化の後に活性状態とされる。

【００３８】請求項２に係るバッファ回路は、第１の電
位供給源へ結合され、制御電極に与えられる信号に応答
して出力ノードを第１のレベルへと駆動すたるめの出力
素子と、この第１の電位供給源と出力素子の制御電極と
の間に結合される第１の容量性素子と、第２の電位供給
源に結合される一方電極と他方電極とを有する第２の容
量性素子と、入力ノードへ与えられる第２のレベルの信
号に応答して活性化され、第１および第２の容量性素子
をそれぞれ短絡するための短絡手段と、入力ノードへ与
えられる第１のレベルの信号に応答して活性化され、第
２の容量性素子の他方電極を出力素子の制御電極へ接続
する接続手段と、出力ノードの電位が所定の電位に到達
したか否かを検出する電位検出手段と、この電位検出手
段の出力に応答して出力素子の制御電極を第２の電位供
給源へ結合する結合手段とを備える。

【００３９】請求項３に係るバッファ回路は、第１の電
位供給源に結合され、制御電極へ与えられる信号に応答
して出力ノードを第１のレベルへと駆動するための第１
のスイッチング素子と、この第１のスイッチング素子の
制御電極と第１の電位供給源との間に結合される第１の
容量素子と、第２の電位供給源に結合される一方電極と
他方電極とを有する第２の容量素子と、第１の容量素子
と並列に設けられ、入力ノードへ与えられる信号に応答
してこの第１の容量素子の一方電極と他方電極とを短絡
する第２のスイッチング素子と、第２の容量素子と並列
に設けられ、入力ノードへ与えられる信号に応答してこ
の第２の容量素子の一方電極と他方電極とを短絡する第
３のスイッチング素子と、入力ノードへ与えられる信号
に応答して、第２の容量素子の他方電極を第１のスイッ
チング素子の制御電極へ結合する第４のスイッチング素
子と、入力ノードへ与えられた信号を所定時間遅延する
遅延手段と、この遅延手段の出力に応答して第１のスイ
ッチング素子の制御電極を第２の電位供給源に結合する
第４のスイッチング素子とを備える。

【００４０】請求項４に係るバッファ回路は、第１の電
位供給源に結合され、制御電極へ与えられる信号に応答
して出力ノードを第１の電位レベルへと駆動するための
第１のスイッチング素子と、第１の電位供給源と第１の
スイッチング素子の制御電極との間に結合される第１の
容量素子と、第２の電位供給源に結合される一方電極と
他方電極とを有する第２の容量素子と、第１の容量素子
と並列に設けられ、入力ノードへ与えられる信号に応答
してこの第１の容量素子を短絡するための第２のスイッ
チング素子と、第２の容量素子と並列に設けられ、入力
ノードへ与えられた信号に応答してこの第２の容量素子
を短絡するための第３のスイッチング素子と、入力ノー
ドへ与えられる信号に応答して、この第２の容量素子の
他方電極を第１のスイッチング素子の制御電極へ接続す
る第４のスイッチング素子と、出力ノードの電位が所定
の電位に到達したか否かを検出する電位検出手段と、こ
の電位検出手段からの電位検出信号に応答して、第１の
スイッチング素子の制御電極を第２の電位供給源へと接
続する第５のスイッチング素子とを含む。

【００４１】請求項５に係るバッファ回路は、第１の電
位供給源に結合され、制御電極に与えられる信号に応じ
てこの第１の電位供給源から電流／電圧を供給する第１
のＭＯＳ型トランジスタと、第１のＭＯＳ型トランジス
タの出力信号に応答して出力ノードを第１の電位レベル
にまで駆動するためのバイポーラ型トランジスタと、第
１の電位供給源と第１のＭＯＳ型トランジスタの制御電
極との間に結合される第１の容量素子と、この第１の容
量素子と並列に設けられ、入力ノードへ与えられる信号
に応答して、第１の容量素子を短絡するための第２のＭ
ＯＳ型トランジスタと、第２の電位供給源に結合される
一方電極と他方電極とを有する第２の容量素子と、この
第２の容量素子と並列に設けられ、入力ノードへ与えら
れる信号に応答して第１の容量素子の一方電極と他方電
極とを短絡する第３のＭＯＳ型トランジスタと、入力ノ
ードへ与えられる信号に応答してこの第２の容量素子の
他方電極を第１のＭＯＳ型トランジスタの制御電極へ接
続する第４のＭＯＳ型トランジスタと、入力ノードへ与
えられた信号を所定時間遅延する遅延手段と、この遅延
手段出力に応答して、第１のＭＯＳ型トランジスタの制
御電極を第２の電位供給源へ結合する第５のＭＯＳ型ト
ランジスタとを含む。

【００４２】請求項６に係るバッファ回路は、制御電極
に与えられる信号に応答して出力ノードから電流／電圧
を伝達するためのＭＯＳトランジスタと、このＭＯＳト
ランジスタの出力に応答して出力ノードを第２の電位レ
ベルへと駆動するバイポーラ型トランジスタと、第２の
電位供給源とＭＯＳトランジスタの制御電極との間に結
合される第１の容量素子と、この第１の容量素子と並列
に設けられ、入力ノードへ与えれる信号に応答して第１
の容量素子を短絡するための第１のスイッチング素子
と、第１の電位供給源と結合される一方電極と他方電極
とを有する第２の容量素子と、この第２の容量素子と並
列に設けられ、入力ノードへ与えられた信号に応答して
この第２の容量素子の一方電極と他方電極とを短絡する
ための第２のスイッチング素子と、入力ノードへ与えら
れる信号に応答してこの第２の容量素子の他方電極をＭ
ＯＳトランジスタの制御電極へ結合する第３のスイッチ
ング素子と、入力ノードへ与えられた信号を所定時間遅
延するための遅延手段と、この遅延手段の出力に応答し
てＭＯＳトランジスタの制御電極を第１の電位供給源へ
結合する第４のスイッチング素子とを含む。請求項７に
係るバッファ回路は、制御電極へ与えられる信号に応答
して第１の電位供給源から電圧／電流を伝達するＭＯＳ
トランジスタと、このＭＯＳトランジスタの出力に応答
して出力ノードを第１の電位レベルへ駆動するバイポー
ラ型トランジスタと、ＭＯＳトランジスタの制御電極と
第１の電位供給源との間に設けられる第１の容量素子
と、この第１の容量素子と並列に設けられ、入力ノード
へ与えられる信号に応答して第１の容量素子を短絡する
第１のスイッチング素子と、第２の電位供給源に結合さ
れる一方電極と他方電極とを有する第２の容量素子と、
入力ノードへ与えられる信号に応答してこの第２の容量
素子の一方電極と他方電極とを短絡するための第２のス
イッチング素子と、入力ノードへ与えられる信号に応答
してこの第２の容量素子の他方電極をＭＯＳトランジス
タの制御電極へ接続する第３のスイッチング素子と、出
力ノードの電位が所定電位に到達したか否かを検出する
電位検出手段と、この電位検出手段からの電位到達検出
信号に応答してＭＯＳトランジスタの制御電極を第２の
電位供給源へ結合する第４のスイッチング素子とを含
む。

【００４３】請求項８に係るバッファ回路は、制御電極
へ与えられる信号に応答して出力ノードから電流／電圧
を伝達するためのＭＯＳトランジスタと、このＭＯＳト
ランジスタの出力に応答して出力ノードを第２の電位レ
ベルへと駆動するためのバイポーラ型トランジスタと、
第２の電位供給源とＭＯＳトランジスタの制御電極との
間に設けられる第１の容量素子と、この第１の容量素子
と並列に設けられ、入力ノードへ与えられる信号に応答
してこの第１の容量素子を短絡するための第１のスイッ
チング素子と、第１の電位供給源に結合される一方電極
と他方電極とを有する第２の容量素子と、この第２の容
量素子と並列に設けられ、入力ノードへ与えられる信号
に応答してこの第２の容量素子の一方電極と他方電極と
を短絡するための第２のスイッチング素子と、入力ノー
ドへ与えられる信号に応答してこの第２の容量素子の他
方電極をＭＯＳトランジスタの制御電極へ結合する第３
のスイッチング素子と、出力ノードが所定電位レベルに
到達したか否かを検出する電位検出手段と、この電位検
出手段の出力に応答してＭＯＳトランジスタの制御電極
を第１の電位供給源へ結合する第４のスイッチング素子
とを備える。

【００４４】

【作用】請求項１に係る発明によれば、第１および第２
の容量性素子の容量分割により出力素子の制御電極電圧
が決定され、出力素子はその制御電極電圧に応じて一定
の電流を流し、出力ノードをゆるやかに駆動する。出力
ノードの電位が所定の電位に到達すると遅延手段の出力
によりこの出力素子の制御電極電圧が第２の電位レベル
となり、出力素子は十分なオン状態となり、その大きな
駆動力で出力ノードを駆動する。

【００４５】請求項２記載の発明によれば、第１および
第２の容量性素子の容量分割により出力素子の制御電極
電圧が決定され、出力素子はこの制御電極電圧に応じて
出力ノードと第１の電位供給源との間に一定の電流の流
れを生じさせて出力ノードをゆるやかに駆動する。出力
ノードの電位が所定電位レベルに到達した後にはこの制
御電極電圧が第２の電位レベルとなり、出力素子は大き
な駆動力で出力ノードを駆動する。

【００４６】請求項３に係る発明によれば、第２および
第３のスイッチング素子が短絡状態に保持していた第１
および第２の容量素子が短絡状態から開放された後に第
４のスイッチング素子により第１のスイッチング素子の
制御電極電圧をその容量分割により決定する。このた
め、この第１のスイッチング素子の制御電極は高速で第
１および第２の容量素子の容量分割により決定される電
圧値に変化し、第１のスイッチング素子は応答の遅れな
く制御電極電圧に応じて出力ノードをゆるやかに駆動す
る。所定時間が経過し出力ノードの電位レベルが所定値
に到達した後には、この出力トランジスタの制御電極が
第５のスイッチング素子により第２の電位レベルに設定
され、第１のスイッチング素子は高速で大きな駆動力で
出力ノードを駆動する。

【００４７】請求項４に係るバッファ回路においては、
第２および第３のスイッチング素子が第１および第２の
容量素子を短絡状態に保持しかつ第４のスイッチング素
子がこの第１の容量素子および第２の容量素子を分離す
る。入力信号に応答して第１および第２の容量素子が短
絡状態から開放された後に、第４のスイッチング素子に
より第１の容量素子および第２の容量素子が接続され
る。このようにして高速で第１のスイッチング素子の制
御電極電圧が決定され、第１のスイッチング素子は応答
の遅れなくその制御電極電圧に応じて出力ノードをゆる
やかに駆動する。次いで出力ノードの電位レベルが所定
の電位レベルに到達すると、第５のスイッチング素子が
導通し、第１のスイッチング素子の制御電極電圧を第２
の電位レベルに設定する。これにより第１のスイッチン
グ素子大きな駆動力で出力ノードを駆動する。

【００４８】請求項５に係るバッファ回路においては出
力部にバイポーラ型トランジスタとＭＯＳ型トランジス
タとが設けられる。バイポーラ型トランジスタはＭＯＳ
トランジスタにより駆動される。ＭＯＳ型トランジスタ
はその制御電極電圧に応じて電圧／電流をバイポーラ型
トランジスタへ与える。これにより大きな電流駆動力を
有するバイポーラ型トランジスタを用いて出力ノードを
駆動しても最初は緩やかに出力ノードが駆動され、次い
で所定時間経過にＭＯＳ型トランジスタがオン状態とな
るとバイポーラ型トランジスタも大きな駆動力で出力ノ
ードを駆動する。これにより大きな外部負荷であっても
応答の遅延なく高速かつ確実に出力ノードを駆動するこ
とができる。

【００４９】請求項６にかかるバッファ回路において
は、ＭＯＳ型トランジスタは出力ノードを電位供給源と
してバイポーラ型トランジスタを駆動する。ＭＯＳ型ト
ランジスタの制御電極電圧は容量素子による容量分割に
より決定される。これによりバイポーラ型トランジスタ
は比較的ゆるやかに出力ノードを第２の電位レベルへと
駆動する。所定時間が経過すると、ＭＯＳ型トランジス
タの制御電極電圧が第２の電位レベルとなり、ＭＯＳ型
トランジスタはオン状態となり、バイポーラ型トランジ
スタは大きな駆動力でこの出力ノードを第２の電位レベ
ルへと駆動する。これにより、大きな外部負荷を駆動す
る場合であってもノイズを発生することなくかつ応答の
遅れが生じることなく出力ノードを駆動することができ
る。

【００５０】請求項７に係るバッファ回路によれば、Ｍ
ＯＳ型トランジスタがその制御電極電圧に応じてバイポ
ーラ型トランジスタを駆動する。ＭＯＳ型トランジスタ
の制御電極電圧が第１および第２の容量の容量分割によ
り決定されるときには、バイポーラ型トランジスタは比
較的ゆるやかに出力ノードを第１の電位レベルへと駆動
する。これにより大きな駆動力を有するバイポーラ型ト
ランジスタを用いて出力ノードを駆動しても、応答の遅
れがなくかつノイズの発生を生じることなく安定に出力
ノードを第１の電位レベルへと駆動することができる。

【００５１】ＭＯＳ型トランジスタの制御電極電圧が第
２の電位レベルへ第４のスイッチング素子を介して結合
された場合にはバイポーラ型トランジスタは、大きな駆
動力により安定に出力ノードを第１の電位レベルへ保持
する。

【００５２】請求項８に係るバッファ回路においては、
ＭＯＳ型トランジスタは出力ノードを電位供給源として
バイポーラ型トランジスタを駆動する。ＭＯＳ型トラン
ジスタの制御電極電圧は第１および第２の容量素子の容
量分割により決定される。この状態においてはＭＯＳ型
トランジスタはバイポーラ型トランジスタを介して、比
較的ゆるやかに出力ノードを第２の電位レベルへと駆動
する。ＭＯＳ型トランジスタの制御電極電圧が第１の電
位レベルとなった場合にはＭＯＳ型トランジスタおよび
バイポーラ型トランジスタがともに十分なオン状態で駆
動され動作し、出力ノードをバイポーラ型トランジスタ
ガ大きな駆動力で駆動する。これにより、応答の遅れお
よびノイズの発生が生じることなく安定に出力ノードを
駆動することができる。

【００５３】

【実施例】［実施例１］図１はこの発明の第１の実施例
であるバッファ回路の構成を示す図である。図１におい
て、バッファ回路は、動作電源電位Ｖｄｄを供給する電
源ノード１に結合され、制御電極ノード５ａに与えられ
る信号に応答して、出力ノード４を動作電源電位Ｖｄｄ
レベルにまで駆動するためのｐチャネルＭＯＳトランジ
スタ５と、接地電位Ｖｓｓを供給する接地ノード２に結
合され、制御電極ノード６ａに与えられる信号に応答し
て出力ノード４を接地電位Ｖｓｓレベルへ駆動するため
のｎチャネルＭＯＳトランジスタ６とを含む。

【００５４】バッファ回路はさらに、電源ノード１と制
御電極ノード５ａとの間に結合されるキャパシタ７と、
入力ノード３へ与えられる信号に応答してこのキャパシ
タ７の一方電極７ａおよび他方電極７ｂを短絡／開放す
るｐチャネルＭＯＳトランジスタ９と、その一方電極８
ｂが接地ノード２へ接続されるキャパシタ８と、入力ノ
ード３の信号をインバータ回路１３を介してそのゲート
に受け、キャパシタ８の一方電極８ｂと他方電極８ａと
を短絡／開放するｎチャネルＭＯＳトランジスタ１１
と、このインバータ回路１３からの出力信号に応答して
キャパシタ８の他方電極８ａを制御電極ノード５ａへ接
続するｐチャネルＭＯＳトランジスタ１０を含む。

【００５５】バッファ回路はさらに、入力ノード３へ与
えられた信号を所定時間遅延するための遅延回路３３
と、この遅延回路３３の出力に応答して制御電極ノード
５ａを接地ノード２へ結合するｎチャネルＭＯＳトラン
ジスタ１２を含む。トランジスタ９とトランジスタ１０
とはほぼ同相でオン・オフ状態となり、トランジスタ１
０とトランジスタ１１とは相補的にオン・オフ状態とな
る。

【００５６】バッファ回路はさらにトランジスタ６を駆
動するために、トランジスタ６の制御電極ノード６ａと
接地ノード２との間に設けられるキャパシタ１５と、入
力ノード３へ与えられる信号に応答してこのキャパシタ
１５の一方電極１５ａと他方電極１５ｂとを短絡／開放
するｎチャネルＭＯＳトランジスタ１６と、一方電極１
４ｂが電源ノード１へ結合されるキャパシタ１４と、イ
ンバータ回路１３の出力信号に応答してこのキャパシタ
１４の一方電極１４ａと他方電極１４ｂとを短絡／開放
するｐチャネルＭＯＳトランジスタ１７と、インバータ
回路１３からの出力信号に応答してキャパシタ１４の他
方電極１４ａを制御電極ノード６ａへ接続するｎチャネ
ルＭＯＳトランジスタを含む。トランジスタ１８とトラ
ンジスタ１６とはほぼ同相でオン・オフ状態となり、ト
ランジスタ１７とトランジスタ１８とは相補的にオン・
オフ状態となる。

【００５７】バッファ回路はさらに、入力ノード３へ与
えられた信号を所定時間遅延する遅延回路２０と、遅延
回路２０からの出力信号に応答して制御電極ノード６ａ
を電源ノード１へ結合するｐチャネルＭＯＳトランジス
タ１９を含む。次にこの図１に示すバッファ回路の動作
をその動作波形図である図２を参照して説明する。

【００５８】入力ノード３の電位が“Ｌ”の状態を考え
る。この状態においては、トランジスタ９がオン状態、
トランジスタ１６がオフ状態にある。またインバータ回
路１３から出力される信号すなわちノード１３ａの信号
は“Ｈ”である。したがって、トランジスタ１１および
１８がオン状態、トランジスタ１０および１７がオフ状
態にある。

【００５９】トランジスタ９がオン状態であるため、制
御電極ノード５ａは電源電位Ｖｄｄレベルにある（信号
５０）。したがって、トランジスタ５はオフ状態であ
る。またキャパシタ７および８はそれぞれトランジスタ
９およびトランジスタ１１によりそれぞれ短絡されてお
り、キャパシタ８の他方電極８ａは制御電極ノード５ａ
から分離されている。また遅延回路３３の出力はこの状
態では“Ｌ”にあるため、トランジスタ１２はオフ状態
にある。

【００６０】一方トランジスタ６については、トランジ
スタ１９がオン状態であり、制御電極ノード６ａは電源
電位Ｖｄｄレベルにある（信号６０）。したがって、ト
ランジスタ６はオン状態にあり、出力ノード４は接地電
位Ｖｓｓレベルに維持される（信号４０）。

【００６１】次いで、入力ノード３へ与えられる信号が
“Ｈ”へ立上がると、トランジスタ９がオフ状態とさ
れ、またトランジスタ１６がオン状態となる。

【００６２】またインバータ回路１３からの出力信号が
“Ｌ”へ立下がるため、トランジスタ１０がオン状態、
トランジスタ１１がオフ状態となり、またトランジスタ
１７がオン状態、トランジスタ１８がオフ状態となる。

【００６３】トランジスタ６はその制御電極ノード６ａ
の電位がトランジスタ１６により放電され（信号６
１）、接地電位レベルとなりオフ状態となる。

【００６４】一方、遅延回路３３の出力はその比較的大
きな遅延時間のために“Ｌ”の状態を維持しており、ト
ランジスタ１２はオフ状態にある。この状態において
は、それまで電源電位Ｖｄｄレベルにあったキャパシタ
７の他方電極７ｂとそれまで接地電位レベルにあったキ
ャパシタ８の他方電極８ａと接続される。この状態にお
いては制御電極ノード５ａはハイインピーダンス状態に
おいてキャパシタ７およびキャパシタ８に接続される。
キャパシタ７の他方電極７ｂは電源電位Ｖｄｄレベルに
あり、キャパシタ８の他方電極８ａは接地電位Ｖｓｓレ
ベルにある。したがって、このキャパシタ７とキャパシ
タ８とを制御電極ノード５ａへ接続することにより、電
荷の移動が生じ、キャパシタ７とキャパシタ８の容量比
で決定される電位に制御電極ノード５ａの電位は瞬時に
変化する（信号５１）。

【００６５】キャパシタ７とキャパシタ８の容量分割に
より決定される電圧は電源ノード１へ与えられる動作電
源電位Ｖｄｄよりも低い（信号５２）。したがって、こ
の制御電極ノード５ａの電位がｐチャネルＭＯＳトラン
ジスタ５のしきい値電圧よりも低くなり、トランジスタ
５が導通する。トランジスタ５はその制御電極ノード５
ａに与えられる電圧に応じて所定のドレイン電流を供給
する。出力ノード４はこのトランジスタ５から供給され
る一定のドレイン電流に従ってゆるやかに上昇する。こ
のとき、トランジスタ５の制御電極ノード５ａはキャパ
シタ７とキャパシタ８における電荷の移動（電荷保存
則）によりその制御電極電圧が決定されており、この制
御電極電圧は瞬時に確定状態となるため、ゲート電圧を
キャパシタを用いてゆるやかに変化させる場合に比べて
その応答開始に遅れが生じない。すなわち、入力ノード
３における信号が“Ｈ”へ立上がるとほぼ同一のタイミ
ングで出力ノード４の電位がゆるやかに上昇し始める
（信号４１）。

【００６６】トランジスタ５から出力ノード４へ供給さ
れるドレイン電流は制御電極ノード５ａの電圧で決定さ
れる。この制御電極ノード５ａの電圧はキャパシタ７と
キャパシタ８の容量の比で決定される。このため、出力
ノードの電位変化速度はキャパシタ７とキャパシタ８の
容量比を変更することにより所望の値に設定することが
できる。この場合、バッファ回路が集積化されていて
も、所望の電圧変化速度が得られない場合には、製造後
のテスト工程において、レーザトリミング技法などを用
いて容易に調整することができるため、小さな駆動力を
有するバッファ回路を用いて出力ノードをゆるやかに駆
動する構成に比べて、容易かつ正確に出力ノードの電位
変化速度を設定することができる。

【００６７】また、トランジスタサイズに従って出力ノ
ード駆動力を決定する構成の場合（図２２の構成）、製
造工程においてマスク位置合わせずれなどによりトラン
ジスタサイズに製造パラメータの変動に起因する変動が
生じ、所望の出力変化特性を得ることができない場合が
生じる。この場合トランジスタサイズの調整は製造後は
ほとんど不可能である。しかしながら本実施例のように
キャパシタの容量比を用いて電圧変化速度を決定する場
合、テスト工程において容易にその容量比を調整するこ
とができる。この容量７、８は「外付け」とすることが
できる。

【００６８】また、容量の比という相対的な値をパラメ
ータとして用いているため、製造工程においてマスク合
わせずれが生じても両者がともに同じずれを受けるた
め、その比に変動は生じず、正確に所望の出力電圧変化
特性を得ることができる。

【００６９】さらに、トランジスタ６は、その制御電極
ノード６ａの電位がトランジスタ１６を介して接地ノー
ド２へ放電される。このためトランジスタ６は高速でオ
フ状態となり、トランジスタ５およびトランジスタ６を
介して電源ノード１から接地ノード２へ流れる貫通電流
の発生を確実に防止することができる。

【００７０】キャパシタ７とキャパシタ８の容量比で決
定された制御電極ノード５ａの電位は、それに接続され
るトランジスタ９および１１およびトランジスタ１２が
いずれもオフ状態であるためしばらくその電位レベルを
保持する（信号５２）。

【００７１】この図２において信号５２で示す電位に応
じてトランジスタ５が所望のドレイン電流を流す定電流
動作を行なうため、出力ノード４の信号は一定の割合で
上昇する。したがって、出力ノード４における急激な電
位変化は生じないためノイズの発生を確実に防止するこ
とができる。この状態は遅延回路３３の出力が“Ｈ”に
到達するまで続けられる。

【００７２】次いで所定の遅延時間が経過し、遅延回路
３３の出力が“Ｈ”になると、トランジスタ１２がオン
状態となり、制御電極ノード５ａの電位は接地電位Ｖｓ
ｓレベルへと放電される（信号５３）。この状態におい
ては、既に出力ノード４は“Ｈ”レベルに到達してお
り、トランジスタ５は不飽和状態となりかつ十分にオン
状態となり、その大きな駆動力により安定に出力ノード
４の“Ｈ”を保持する（信号５４）。

【００７３】ここで、ＭＯＳトランジスタの供給電流Ｉ
ｄｓは次式で与えられる。｜Ｖｄｓ｜＜｜Ｖｇｓ−｜Ｖ
ｔｈ｜｜のとき Ｉｄｓ＝Ｋ｛２（Ｖｇｓ−｜Ｖｔｈ｜）Ｖｄｓ−Ｖｄｓ｝、 ｜Ｖｄｓ｜≧｜Ｖｇｓ−｜Ｖｔｈ｜｜のとき Ｉｄｓ＝Ｋ（Ｖｇｓ−｜Ｖｔｈ｜）² 、 ただし、Ｖｇｓはゲート・ソース間電圧、Ｖｄｓはドレ
イン・ソース間電圧、Ｖｔｈはしきい値電圧である。

【００７４】次に入力ノード３の信号が“Ｈ”から
“Ｌ”へ変化する場合の動作について説明する。入力ノ
ード３の信号が“Ｈ”にある間は、トランジスタ９がオ
フ状態、トランジスタ１６がオン状態である。遅延回路
２０の出力が“Ｈ”であるため（遅延回路２０と遅延回
路３３はほぼ同じ遅延時間を有する）、トランジスタ１
９がオフ状態である。インバータ回路１３の出力信号は
“Ｌ”であるため、トランジスタ１０および１７がオン
状態、トランジスタ１１およびトランジスタ１８がオフ
状態にある。

【００７５】入力ノード３の信号が“Ｌ”へ立下がる
と、トランジスタ９がオン状態、トランジスタ１６がオ
フ状態となる。これにより、制御電極ノード５ａの電位
はトランジスタ９により高速で電源電位Ｖｄｄレベルま
で引上げられる（信号５５）。トランジスタ５は高速で
オフ状態となる。

【００７６】一方、遅延回路２０の出力はまだ“Ｈ”に
ある。しかしながら、インバータ回路１３からの出力信
号が“Ｈ”へ立上がると、トランジスタ１８がオン状
態、トランジスタ１７がオフ状態となる。トランジスタ
１６は既にオフ状態にある。したがって、制御電極ノー
ド６ａはトランジスタ１６および１９がともにオフ状態
であるため、キャパシタ１４およびキャパシタ１５の容
量比により決定される電位へ高速で変化する（信号６
３）。

【００７７】すなわち、これまでトランジスタにより電
源ノード１に結合されていたキャパシタ１４の他方電極
１４ａとそれまで接地ノード２にトランジスタ１６によ
り結合されていたキャパシタ１５の他方電極１５ｂとが
トランジスタ１８を介して接続される。このとき、制御
電極ノード６ａはハイインピーダンス状態であるため、
このキャパシタ１４およびキャパシタ１５の電荷保存則
により、キャパシタ１４とキャパシタ１５の容量比で決
定される電圧に瞬時に変化する。この制御電極ノード６
ａの電位の立上がりに応答してトランジスタ６がオン状
態となる。制御電極ノード６ａの電位レベル（信号６
４）はトランジスタ６を飽和状態で駆動し、トランジス
タ６はその制御電極ノード６ａに与えられる電圧に従っ
て定電流動作をし、一定のドレイン電流を接地ノード２
へ放電する。これにより、出力ノード４の“Ｈ”の電位
レベルはゆるやかに下降する（信号４３）。

【００７８】所定の遅延時間が経過すると、すなわち出
力ノード４の電位が“Ｌ”レベルに到達すると、遅延回
路２０の出力が“Ｌ”へ立下がり、トランジスタ１９が
オン状態となる。これにより制御電極ノード６ａが電源
ノード１に結合されその電位レベルが電源電位Ｖｄｄレ
ベルにまで上昇する（信号６５）。これによりトランジ
スタ６が十分にオン状態となり、大きな駆動力で安定に
出力ノード４を接地電位Ｖｓｓレベルの“Ｌ”に維持す
る。この状態は次に入力ノード３に与えられる信号レベ
ルが変化するかまたは回路動作が終了するまで（電源断
時）続けられる（信号６０および信号５０）。

【００７９】この出力ノード４の放電動作時において
も、トランジスタ５は既にオフ状態へ移行しているた
め、電源ノード１から接地ノード２へ電流が流れること
はなく、消費電流が低減される。またキャパシタ１４お
よびキャパシタ１５により決定される制御電極ノード６
ａの電位は、トランジスタ１６、１７および１９がオフ
状態の間は電荷のリーク経路が存在しないため、ほぼ一
定の状態でこの制御電極ノードを所望の電圧レベルに保
持することができ（信号６４）、これによりトランジス
タ６は安定に定電流動作を実行することができる。この
ため、出力ノード４の電位変化はゆるやかに生じ、ノイ
ズの発生などが防止される。

【００８０】上述の説明においては、遅延回路２０およ
び３３の有する遅延時間は、出力ノード４の電位が
“Ｈ”（信号４２）または“Ｌ”（信号４０）に到達す
るのに要する時間よりも長くされている。しかしなが
ら、この遅延回路２０および３３の有する遅延時間は、
図２において時刻Ｔ１で示すように、出力ノード４の電
位レベルが完全に“Ｈ”に到達する前の時刻Ｔ１に遅延
回路３３の出力が変化してもよく、また同様に遅延回路
２０の出力の変化は出力ノード４の変化が“Ｌ”に到達
する前に生じてもよい。すなわち、出力ノード４の電位
レベルが所定電位レベルに到達した時点で大きな駆動力
を有するトランジスタ５または６をそのドレイン電流が
最大となるように構成されてもよい。

【００８１】次に、この図１に示すバッファ回路の制御
電極ノードの電位変化を説明する。図３は、入力ノード
３の電位が“Ｌ”にあるときのキャパシタ７およびキャ
パシタ８の状態を示す図である。図３に示すように、入
力ノード３の電位レベルが“Ｌ”にある初期状態におい
ては、キャパシタ７は短絡されまたキャパシタ８も短絡
されており、制御電極ノード５ａは電源電位Ｖｄｄレベ
ルになる。

【００８２】図４は入力ノード３へ与えられた信号電位
が“Ｌ”から“Ｈ”へ立上がったときのキャパシタ７お
よび８の状態を示す図である。図４に示すようにこの状
態においては、キャパシタ７は短絡状態から開放され
る。一方、キャパシタ８はインバータ回路１３の有する
遅延により依然短絡状態にある。この状態においては制
御電極ノード５ａはハイインピーダンス状態にあり、キ
ャパシタ７の電極７ｂに充電された電荷が保持されてい
る。

【００８３】図５はこの入力ノード３の信号電位が
“Ｈ”へ立上がってからさらに時間が経過した後のキャ
パシタ７およびキャパシタ８の状態を示す図である。こ
の状態においては、インバータ回路１３の信号が“Ｌ”
に立下がり、キャパシタ８は短絡状態から開放されると
ともに、キャパシタ８は制御電極ノード５ａへ接続され
る。制御電極ノード５ａは既にハイインピーダンス状態
にある。このため、キャパシタ７に充電されていた電荷
がキャパシタ８へ移動する。このとき電荷の保存則によ
り、制御電極ノード５ａの電位Ｖは、このキャパシタ７
および８の容量値Ｃ７およびＣ８の比で決定される値す
なわちＶ＝Ｃ８・Ｖｄｄ／（Ｃ７＋Ｃ８）で与えられる
電位となる。この制御電極ノード５ａの電源電位Ｖｄｄ
から電位Ｖへの電位変化は制御電極ノード５ａがハイイ
ンピーダンス状態にあり、電荷の移動のみで行なわれる
ため、ほぼ瞬間的に制御電極ノード５ａの電位は確定す
る。

【００８４】図６は入力ノード３の電位が“Ｈ”に立上
がってから遅延回路３３が有する遅延時間が経過した後
の状態を示す図である。この状態においては、制御電極
ノード５ａは接地電位Ｖｓｓに結合され、キャパシタ８
の充電電荷が放電され、高速で制御電極ノード５ａの電
位は接地電位Ｖｓｓレベルに立下がる。

【００８５】上述のように、制御電極ノード５ａをハイ
インピーダンス状態に保持した状態でキャパシタ７とキ
ャパシタ８を接続することにより制御電極ノード５ａの
電位変化がほぼ瞬間的に発生するため、出力トランジス
タ５は入力ノード３の信号電位の変化に応答してほぼ即
座に出力ノード４を駆動し始めるため、応答特性におけ
る遅延が生じず、高速応答特性のバッファ回路が得られ
る。

【００８６】［実施例２］図７はこの発明の第２の実施
例であるバッファ回路の構成を示す図である。図７に示
すバッファ回路は、トランジスタ１２を駆動する遅延回
路３３とトランジスタ１９を駆動する遅延回路２０に代
えて出力ノード４の電位に応答してトランジスタ１２を
駆動するインバータ回路２１および２２と、出力ノード
４の電位に応答してトランジスタ１９を駆動するインバ
ータ回路２３および２４が設けられる点を除いて図１に
示す回路と同じ構成を有する。インバータ回路２１の入
力しきい値は高く設定され、一方、インバータ回路２３
のしきい値は低く設定される。インバータ回路の入力論
理しきい値を設定する構成は、インバータ回路がＣＭＯ
Ｓ構成の場合には各ＭＯＳトランジスタのしきい値電圧
を調整するかまたはトランジスタサイズを調整すること
により実現される。たとえば、インバータ回路２１の入
力しきい値電圧を高くするためには、このインバータ回
路がＣＭＯＳトランジスタで構成される場合、ｎチャネ
ルＭＯＳトランジスタのしきい値電圧を高く設定する
か、またはｐチャネルＭＯＳトランジスタのトランジス
タサイズを大きくすることにより実現される。しきい値
電圧の調整はＭＯＳトランジスタのチャネル領域への不
純物領域への不純物注入により所望の値に設定すること
ができる。図７に示すバッファ回路の他の構成は図１に
示すバッファ回路と同様である。図１に示すバッファ回
路では、出力ノード４の実際の電位レベルにかかわら
ず、所定時間が経過するとトランジスタ５または６が十
分なオン状態へ駆動されている。この図７に示すバッフ
ァ回路は出力ノード４における電位レベルに従ってトラ
ンジスタ５または６をオン状態へと駆動する。次にこの
図７に示すバッファ回路の動作をその動作波形図である
図８を参照して説明する。

【００８７】入力ノード３の電位が“Ｌ”から“Ｈ”へ
立上がり、制御電極ノード５ａの電位がキャパシタ７お
よび８の容量分割により決定される状態までは先に図１
および図２を参照して説明したバッファ回路の動作と同
様である。

【００８８】次いで、出力ノード４の電位が所定の電位
レベルすなわちインバータ回路２１の入力論理しきい値
２１ａよりも高くなると、インバータ回路２１の出力が
“Ｌ”となり、インバータ回路２２の出力が“Ｈ”とな
る。これにより、トランジスタ１２がオン状態となり、
制御電極ノード５ａの電位は接地電位Ｖｓｓへと低下す
る（信号５３）。これによりトランジスタ５は最大のド
レイン電流で出力ノード４を駆動する。出力ノード４の
電位は“Ｈ”へと高速で立上げられ、かつその“Ｈ”状
態は高駆動能力のトランジスタ５により安定に保持され
る。

【００８９】次に入力ノード３の電位が“Ｈ”から
“Ｌ”へ立下がる場合の動作について説明する。この場
合においても、トランジスタ５がオフ状態となり、一方
トランジスタ６の制御電極ノード６ａの電位がキャパシ
タ１４およびキャパシタ１５の容量分割により決定され
る電位に瞬時に変化する動作は図１および図２を参照し
て説明したバッファ回路の動作と同様である。この制御
電極ノード６ａの電位によりトランジスタ６が弱いオン
状態で駆動され、ゆるやかに出力ノード４の電位を放電
する（信号４３）。この出力ノード４の電位が所定電
位、すなわちインバータ回路２３の入力論理しきい値２
３ａよりも低くなると、インバータ回路２３の出力が
“Ｈ”となり、インバータ回路２４の出力が“Ｌ”とな
る。これに応答してトランジスタ１９がオン状態とな
り、制御電極ノード６ａは電源電位Ｖｄｄへと充電され
る。これによりトランジスタ６は十分なオン状態で駆動
され、出力ノード４を高速で放電し、出力ノード４の電
位を“Ｌ”レベルに設定する。この出力ノード４の
“Ｌ”レベルは高駆動能力のトランジスタ６により安定
に保持される。

【００９０】図７および図８に示すバッファ回路の構成
においては、キャパシタ７および８の容量比およびキャ
パシタ１４およびキャパシタ１５の容量比を変化させ、
出力ノード４の電位変化速度を変化させた場合において
も、容易にこのトランジスタ５およびトランジスタ６の
高駆動能力移行タイミングを正確に設定することができ
る。

【００９１】すなわち、適応用途に応じてキャパシタ
８、７、１４および１５の容量値、および出力ノード４
の電位変化速度を変更した場合、図１に示すバッファ回
路の場合、出力ノード４の実際の電位レベルにかかわら
ず所定時間経過後にトランジスタ５および６は高駆動能
力駆動状態へと移行される。このため、出力ノード４の
電位レベルが少し不安定になる懸念が生じる。

【００９２】しかしながらこの図７に示すように出力ノ
ード４の電位を検出しこの電位レベルに応じてトランジ
スタ５および６を高駆動能力状態へ移行させる構成によ
れば、確実にトランジスタ５および６が所望のタイミン
グで高駆動能力状態へと駆動され、出力ノード４の電位
を安定に変化させかつ安定状態を確実に保持することが
できる。

【００９３】［実施例３］図９はこの発明の第３の実施
例であるバッファ回路の構成を示す図である。図９に示
すバッファ回路は、図７に示すバッファ回路のキャパシ
タ７、８、１４および１５をＭＯＳ型キャパシタ７０、
８０、１４０および１５０で置換えた点を除いて同じ構
成を備える。したがってこの図９に示すバッファ回路の
動作は図７に示すバッファ回路と同様であり、その動作
説明は繰り返さない。

【００９４】図１および図７に示すバッファ回路におい
てはキャパシタは外付けで個別素子を用いて設けられて
もよく、また半導体集積回路装置内において他のトラン
ジスタ素子と同一の工程において形成されてもよい。外
付けでキャパシタを設ける場合には、所望の出力ノード
電位変化特性を容易に得ることができる。

【００９５】半導体集積回路装置においてキャパシタを
トランジスタと同一の製造工程で形成する場合、キャパ
シタの占有面積が大きくなるという問題がある。すなわ
ち、図１０に示すように、通常、集積回路装置内におい
てキャパシタは半導体基板６００上に形成されたたとえ
ば層間絶縁膜（または素子分離絶縁膜）６０１上に形成
される一方電極となる配線層６０２と、配線層６０２上
に形成される絶縁膜６０４と、この層間絶縁膜６０４上
に形成される他方電極となる配線層６０６を備える。こ
の配線層６０１および６０６は通常、半導体集積回路装
置内においては、トランジスタ製造時において形成され
る配線層と同一のレベルの配線層が利用される。この場
合配線層６０１と配線層６０６との間の層間絶縁膜６０
４の膜厚は比較的厚い。このため、所望の容量値を得る
ためにはキャパシタの占有面積を大きくする必要があ
る。一方このキャパシタとしてＭＯＳ型容量を用いた場
合その素子占有面積を小さくすることができる。

【００９６】すなわち、図１１に示すようにＭＯＳ型容
量は、半導体基板またはウェル領域７００の表面に形成
される不純物領域７０２および７０４と、この不純物領
域７０２および７０４の間のチャネル領域７２０上にゲ
ート絶縁膜７０６を介して形成されるゲート電極層７０
８を含む。不純物領域７０２および７０４が共通に接続
されて、ＭＯＳキャパシタの一方電極を形成し、ゲート
電極層７０８がＭＯＳ型キャパシタの他方電極を形成す
る。ゲート絶縁膜７０６は図１０に示す層間絶縁膜６０
４に比べて極めて薄い。このため、小占有面積で十分大
きな容量値を有する容量を実現することができる。動作
時においては、ＭＯＳ型キャパシタは、このチャネル領
域７２０に反転層が形成され、不純物領域７０２および
７０４が電気的に接続され、キャパシタの一方電極を形
成する。したがって、この出力用トランジスタ５および
６の制御電極ノードの電位決定のためのキャパシタとし
てＭＯＳ型キャパシタを用いた場合、その占有面積が大
幅に低減され、高密度高集積化された半導体集積回路装
置においてこの出力バッファ回路を適用するにあたって
極めて有効である。

【００９７】図９に示すバッファ回路においては、ｐチ
ャネルＭＯＳトランジスタのそばにはｐチャネルＭＯＳ
トランジスタを用いたＭＯＳ型キャパシタが配置され、
ｎチャネルＭＯＳトランジスタに隣接してｎチャネルＭ
ＯＳトランジスタを利用するＭＯＳ型キャパシタが形成
される。一般にＣＭＯＳ構成においては、ｐチャネルＭ
ＯＳトランジスタは電源側に配置され、ｎチャネルＭＯ
Ｓトランジスタは接地側に配置される。このため半導体
集積回路装置のレイアウトが容易となるためである。す
なわち、図１１に示すように、同一の半導体基板または
ウェル領域において、不純物領域７１２および７１４と
ゲート絶縁膜７１６とゲート電極層７１８とにより１つ
のＭＯＳトランジスタが形成される。このＭＯＳトラン
ジスタがｐチャネルＭＯＳトランジスタであれば電源ノ
ード１に近い位置に配置される。したがって、同一ウェ
ル領域内において隣接してＭＯＳキャパシタを同一導電
型のＭＯＳトランジスタを用いて形成することによりレ
イアウトが容易となる。

【００９８】しかしながら、この場合キャパシタとして
は接地側にｐチャネルＭＯＳトランジスタを用い、電源
側にｎチャネルＭＯＳトランジスタを用いてもよい。こ
の場合、隣接するトランジスタとは別のウェル領域によ
る分離または拡散層による分離などを行なう必要があ
り、少しレイアウト上で不利になる。しかしながらこの
場合でもバッファ回路の動作自体には影響はない。さら
に、キャパシタとしてｐチャネルＭＯＳトランジスタお
よびｎチャネルＭＯＳトランジスタを用いるのではな
く、ｐチャネルＭＯＳトランジスタのみまたはｎチャネ
ルＭＯＳトランジスタのみを用いることもできる。この
場合、直列に接続されるキャパシタが同一の導電型のＭ
ＯＳトランジスタを用いて形成されるため、容量の比率
を正確に設定することができ、より正確に所望の電位変
化速度を得ることもできる。

【００９９】［実施例４］図１２はこの発明の第４の実
施例であるバッファ回路の構成を示す図である。図１、
図７および図９に示したバッファ回路はすべてＣＭＯＳ
バッファ回路である。図１２に示すバッファ回路は出力
ステージにバイポーラ型トランジスタを含むＢｉＣＭＯ
Ｓバッファ回路である。バイポーラ型トランジスタはＭ
ＯＳトランジスタに比べて高い電流駆動力を備える。一
般に、バイポーラ型トランジスタを出力ステージに用い
て出力ノードを駆動した場合、その高い電流駆動力のた
めにノイズが発生しやすいという問題がある。しかしな
がら本発明にしたがえばこのようなＢｉＣＭＯＳバッフ
ァ回路においてもノイズを発生させることなくかつゲー
ト遅延をも生じさせることなく高速応答特性を有する安
定に動作するバッファ回路を得ることができる。

【０１００】図１２において、バッファ回路は出力ステ
ージに、制御電極ノード２５ａに与えられる電圧に応じ
て電源ノード１から電圧／電流を伝達するｐチャネルＭ
ＯＳトランジスタ２５と、トランジスタ２５の出力に応
答して出力ノード４を“Ｈ”へ駆動するためのｎｐｎバ
イポーラトランジスタ２７と、ｎｐｎバイポーラトラン
ジスタの出力電位レベルをレベルシフトするためのダイ
オード２８と、インバータ回路１３からの出力信号に応
答してこのバイポーラトランジスタ２７のベース蓄積電
荷を高速で引抜くためのｎチャネルＭＯＳトランジスタ
２６を含む。

【０１０１】ダイオード２８が設けられているのは、こ
の出力ノード４に接続される外部回路がＴＴＬレベルの
インタフェースを有するためであり、そのレベル調整の
ために設けられる。バイポーラトランジスタはそのベー
ス−エミッタ間降下電圧Ｖｂｅを備える。したがって、
出力ノード４の“Ｈ”レベルはＶｄｄ−Ｖｂｅ−Ｖｆで
ある。ここでＶｆはダイオード２８の順方向降下電圧で
ある。ダイオード２８はＰＮ接合ダイオードで構成され
てもよく、ショットキダイオードで構成されてもよい。

【０１０２】図１２に示すバッファ回路はさらに、制御
電極ノード２９ａへ与えられる信号電圧に応答して出力
ノード４から電圧／電流を伝達するｎチャネルＭＯＳト
ランジスタ２９と、トランジスタ２９の出力に応答して
出力ノード４を接地電位Ｖｓｓへ放電するためのｎｐｎ
バイポーラトランジスタ３１と、制御電極ノード２９ａ
に与えられる信号電位に応答して出力ノード４を接地電
位Ｖｓｓへ確実に放電するためのｎチャネルＭＯＳトラ
ンジスタ３２と、バイポーラトランジスタ３１のベース
と接地ノード２との間に設けられる抵抗素子３０を含
む。抵抗素子３０は、バイポーラトランジスタ３１のベ
ース−エミッタ間バイアスを与えるために設けられる。
バイポーラトランジスタ３１は前述のごとく、ベース−
エミッタ間降下電圧Ｖｂｅを備える。したがって、バイ
ポーラトランジスタ３１は出力ノード４をＶｂｅレベル
にまでしか放電しない。このため、この出力ノード４の
電位Ｖｂｅを最終的に接地電位Ｖｓｓレベルにまで放電
するためにｎチャネルＭＯＳトランジスタ３２が設けら
れる。残りの構成は図９に示すバッファ回路のものと同
じである。

【０１０３】次に動作について簡単に説明する。入力ノ
ード３の信号電位が“Ｌ”から“Ｈ”に立上がると、ト
ランジスタ２６がオフ状態となる。また、トランジスタ
２５の制御電極ノード２５ａがキャパシタ７０および８
０の容量比によって決定される電位に変化する。トラン
ジスタ２５はこの制御電極ノード２５ａに与えられた電
圧に応じて導通しドレイン電流をバイポーラトランジス
タ２７のベースへ供給する。このバイポーラトランジス
タ２７のベース電位が上昇しかつトランジスタ２５を介
してベース電流を供給されるとトランジスタ２７がオン
状態となり、高速で出力ノード４を駆動しその電位レベ
ルを上昇させる。このとき、トランジスタ２５の制御電
極電位は中間電位であり、バイポーラトランジスタ２７
のベースへこの制御電極ノード２５ａから伝達される電
位は電源電位Ｖｄｄレベルよりも低い（ＭＯＳトランジ
スタはしきい値電圧Ｖｔｈの電圧降下を生じさせる）。
したがって、バイポーラトランジスタ２７は、その大き
な電流駆動力が制限を受け、出力ノード４はゆるやかに
上昇する。出力ノード４の電位がある所定値（インバー
タ回路２１の入力論理しきい値）を超えるとトランジス
タ１２がオン状態となり、トランジスタ２５が完全にオ
ン状態となる。これにより、バイポーラトランジスタ２
７のベース電位は電源電位Ｖｄｄレベルとなり、バイポ
ーラトランジスタ２７はその最大のコレクタ電流をもっ
て出力ノード４を駆動する。これにより出力ノード４が
高駆動力で駆動されて安定に“Ｈ”レベルに保持され
る。

【０１０４】入力ノード３の電位が“Ｈ”から“Ｌ”に
立下がる動作について次に簡単に説明する。このとき、
トランジスタ１６がオフ状態となり、またトランジスタ
１９がオフ状態にある。ＭＯＳトランジスタ２９の制御
電極ノード２９ａがキャパシタ１４０とキャパシタ１５
０の容量値により決定される電位レベルに瞬時に移行す
る。これにより、ＭＯＳトランジスタ２９が弱いオン状
態となり、この制御電極ノード２９ａの電位により決定
されるドレイン電流を出力ノード４から引抜く。これに
応答して、抵抗素子３０の両端に電位が発生し、ｎｐｎ
バイポーラトランジスタ３１のベース−エミッタ間が順
方向にバイアスされ、トランジスタ３１が導通状態とな
る。このとき、トランジスタ３１のベース電位は制御電
極ノード２９ａの電位からトランジスタ２９のしきい値
電圧を引いた電位レベルである。このため、バイポーラ
トランジスタ３１は不飽和領域で動作し、出力ノード４
をゆるやかに接地電位レベルＶｓｓ方向へと放電する。
このバイポーラトランジスタ３１はベースエミッタ間の
電圧クランプ機能を備えているため、出力ノード４の電
位がこのバイポーラトランジスタ３１のベース−エミッ
タ間電圧Ｖｂｅレベルとなると、トランジスタ３１がカ
ットオフ状態となる。このとき、それ以前にインバータ
回路２３および２４によりトランジスタ１９がオン状態
となり、制御電極ノード２９ａの電位を電源電位Ｖｄｄ
レベルまで上昇させる。これにより、トランジスタ３２
がオン状態となり、この出力ノード４を確実に接地電位
Ｖｓｓレベルにまで放電する。

【０１０５】この状態においても、トランジスタ３２に
より高駆動力で出力ノード４が接地電位にまで駆動され
かつ高駆動力でこの出力ノード４の“Ｌ”レベルが安定
に保持される。インバータ回路２３の入力論理しきい値
はこのバイポーラトランジスタ３１のベース−エミッタ
間電圧Ｖｂｅよりも高い電位レベルに選択されてもよ
い。このとき、ｎｐｎバイポーラトランジスタ３１がオ
フ状態へ移行する前にｎチャネルＭＯＳトランジスタ３
２が弱いオン状態で動作し、その高い駆動力により出力
ノード４を駆動することができる。

【０１０６】ここで、トランジスタ２６は、入力ノード
３へ与えられた信号が“Ｈ”から“Ｌ”へ立下がるとき
にオン状態となり、ｎｐｎバイポーラトランジスタ２７
のベースに蓄積された電位を高速で接地ノード２へと放
電する。これによりトランジスタ２７は高速でオフ状態
となる。

【０１０７】この図１０に示すようなＢｉＣＭＯＳバッ
ファ回路の構成の場合、出力ノード４における信号変化
開始の遅延を小さくすることができる。

【０１０８】通常ＭＯＳトランジスタによる出力の後バ
イポーラトランジスタが駆動される。したがって、入力
ノード３から出力ノード４へと信号が伝搬するのに２段
のＭＯＳトランジスタによるゲート遅延を考慮する必要
がある。したがって、ＢｉＣＭＯＳ回路はＣＭＯＳバッ
ファ回路に比べて出力ノードにおける信号変化開始が遅
くなる。しかしながら、図１２に示すようにキャパシタ
の分圧方式により出力バイポーラトランジスタ駆動用の
ＭＯＳトランジスタのゲート電圧が瞬時に決定されるた
め、このＭＯＳトランジスタにおける応答の遅れはな
く、バイポーラトランジスタのオン／オフ動作に遅延が
なくなり、出力ノード４における信号変化開始の遅れが
ほとんどなくなる。これにより、高速応答特性に優れか
つ高駆動力を有し、大きな外部負荷をも確実に駆動する
ことのできるＢｉＣＭＯＳバッファ回路を得ることがで
きる。

【０１０９】この図１２に示す構成は、図１３に示す様
に遅延回路２２および３３を用いて出力駆動トランジス
タ２５および２９の制御電極を駆動する構成に適用され
ても上記第４の実施例と同様の効果が得られる。

【０１１０】なお、上記第１ないし第４の実施例に示す
バッファ回路においては、出力ノードを“Ｈ”にプルア
ップする回路部分と、出力ノード４を“Ｌ”レベルにプ
ルダウンする回路部分の両者にキャパシタの分圧方式に
従ってＭＯＳトランジスタの制御電極ノードの電圧を決
定している。しかしながら、このキャパシタ分圧方式に
従ってＭＯＳトランジスタの制御電極電圧を決定する構
成は出力ノードをプルアップする側のみまたは出力ノー
ド４をプルダウンする回路部分のみのいずれか一方にの
み用いられても十分に所望のノイズ低減の効果を得るこ
とができる。

【０１１１】さらに、上述の構成におけるバッファ回路
は単に外部負荷を駆動するための出力バッファ回路に限
定されず、たとえば半導体集積回路装置内において、大
きな負荷を駆動する部分、たとえばクロックバッファな
どのように基本動作タイミング信号を発生して数多くの
回路を駆動する回路部分であってもよい。

【０１１２】

【発明の効果】以上のように、請求項１ないし請求項８
記載の発明に従えば、キャパシタの分圧回路によって出
力駆動用ＭＯＳトランジスタの制御電極電圧を瞬時に決
定して生成しているため、出力ノードに現われる出力信
号の変化開始における遅延をなくすことができ、ノイズ
が生じることがない高速応答特性のバッファ回路が得ら
れる。

【０１１３】また請求項１ないし８記載の発明に従え
ば、入力ノードの信号が変化した場合には、この出力駆
動用トランジスタのゲート電極が瞬時に出力トランジス
タをオフ状態へ遷移させる電位レベルへと変化するた
め、このバッファ回路における貫通電流を大幅に低減す
ることができる。

【０１１４】さらに、出力駆動用のトランジスタの制御
電極の電圧をキャパシタの容量値により決定しているた
め、このキャパシタの容量の値を変更することにより出
力信号の変化速度を任意の値に容易かつ正確に設定する
ことができる。

【０１１５】また請求項１ないし請求項８記載の発明に
従えば、１つのバッファ回路のみで出力ノードが駆動さ
れるため、高駆動力の３状態バッファ回路と低駆動力の
バッファ回路を組合わせる回路構成に比べて大幅に回路
占有面積か低減され、集積度を高めることが可能とな
る。

【０１１６】また請求項２、請求項４、請求項７および
請求項８記載の発明に従えば、出力駆動用トランジスタ
の高駆動力移行タイミングを出力電位レベルに応じて設
定しているため、より確実に出力電位に応じて正確に高
駆動力で出力ノードを駆動することが可能となり、容量
比が変更された場合においても確実に所望の動作特性を
備えるバッファ回路を得るとができる。

【０１１７】さらに請求項５、請求項６、請求項７およ
び請求項８記載の発明に従えば、出力部をその制御電極
電圧がキャパシタの分圧回路により決定されるＭＯＳト
ランジスタを用いて出力バイポーラトランジスタを駆動
しているため、大きな外部負荷を駆動する場合において
も、所望の電位変化速度で確実にこの外部負荷を駆動す
ることが可能となるとともに、ＭＯＳトランジスタの制
御電極電圧が瞬時に与えられるため、このバイポーラト
ランジスタ駆動の開始タイミングに遅れが生じず、高速
応答特性を備えるノイズが発生することがない安定に動
作するバッファ回路を得ることができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例であるバッファ回路の
構成を示す図である。

【図２】図１に示すバッファ回路の動作を示す信号波形
図である。

【図３】図１に示すバッファ回路における出力ノードプ
ルアップ用トランジスタの制御電極電圧決定動作を説明
するための図である。

【図４】図１に示すバッファ回路の出力プルアップ用ト
ランジスタの制御電極電圧決定用のキャパシタ分圧回路
の動作を説明するための図である。

【図５】図１に示すバッファ回路の出力プルアップ用ト
ランジスタの制御電極電圧決定用のキャパシタ分圧回路
の動作を説明するための図である。

【図６】図１に示すバッファ回路の出力プルアップ用ト
ランジスタの制御電極電圧決定用のキャパシタ分圧回路
の動作を説明するための図である。

【図７】この発明の第２の実施例であるバッファ回路の
構成を示す図である。

【図８】図７に示すバッファ回路の動作を示す信号波形
図である。

【図９】この発明の第３の実施例であるバッファ回路の
構成を示す図である。

【図１０】キャパシタ分圧回路を構成するキャパシタの
断面構造を示す図である。

【図１１】図９に示すキャパシタの断面構造を示す図で
ある。

【図１２】この発明の第４の実施例であるバッファ回路
の構成を示す図である。

【図１３】この発明の第５の実施例であるバッファ回路
の構成を示す図である。

【図１４】半導体集積回路装置の一般的構成を示す図で
ある。

【図１５】従来の出力バッファ回路の構成を示す図であ
る。

【図１６】図１５に示す出力バッファ回路の動作を示す
信号波形図である。

【図１７】従来の出力バッファ回路における問題点を説
明するたの信号波形図である。

【図１８】従来の出力バッファの構成を示す図である。

【図１９】図１８に示す出力バッファの動作を示す信号
波形図である。

【図２０】従来の出力バッファ回路のさらに他の構成を
示す図である。

【図２１】図２０に示す出力バッファ回路の動作を示す
信号波形図である。

【図２２】従来の出力バッファ回路のさらに他の構成を
示すである。

【図２３】図２２に示す出力バッファ回路の動作を示す
信号波形図である。

【符号の説明】

１ 電源ノード ２ 接地ノード ３ 入力ノード ４ 出力ノード ５ 出力プルアップ用ＭＯＳトランジスタ ６ 出力プルダウン用ＭＯＳトランジスタ ７ キャパシタ ８ キャパシタ ９ ｐチャネルＭＯＳトランジスタ １０ ｐチャネルＭＯＳトランジスタ １１ ｎチャネルＭＯＳトランジスタ １２ ｎチャネルＭＯＳトランジスタ １３ インバータ回路 １４ キャパシタ １５ キャパシタ １６ ｎチャネルＭＯＳトランジスタ １７ ｐチャネルＭＯＳトランジスタ １８ ｎチャネルＭＯＳトランジスタ １９ ｐチャネルＭＯＳトランジスタ ２０ 遅延回路 ２１ 出力ノードの電位検出用のインバータ回路 ２２ インバータ回路 ２３ 出力ノードの電位検出用のインバータ回路 ２４ インバータ回路 ２５ ｐチャネルＭＯＳトランジスタ ２６ ｎチャネルＭＯＳトランジスタ ２７ ｎｐｎバイポーラトランジスタ ２８ ダイオード ２９ ｎチャネルＭＯＳトランジスタ ３１ ｎｐｎバイポーラトランジスタ ３２ ｎチャネルＭＯＳトランジスタ ３３ 遅延回路 ７０ ＭＯＳ型キャパシタ ８０ ＭＯＳ型キャパシタ １４０ ＭＯＳ型キャパシタ １５０ ＭＯＳ型キャパシタ なお、図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−129919（ＪＰ，Ａ) 特開 平１−268311（ＪＰ，Ａ) 特開 平１−167601（ＪＰ，Ａ) 実開 昭60−61843（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03K 17/16 H03K 17/56 H03K 17/687 H03K 19/00 101

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 第１のレベルの電位を供給する第１の電
   位供給源、 第２のレベルの電位を供給する第２の電位供給源、 制御電極を有しかつ前記第１の電位供給源へ結合され、
   前記制御電極へ与えられる信号に応答して出力ノードを
   前記第１のレベルへ駆動する出力素子、 前記第１の電位供給源に結合される一方電極と、前記制
   御電極に結合される他方電極とを有する第１の容量性素
   子、 前記第２の電位供給源に結合される一方電極と、他方電
   極とを有する第２の容量性素子、 入力ノードへ与えられる前記第２のレベルの信号に応答
   して活性化され、前記第１の容量性素子の前記一方電極
   と前記他方電極とを短絡しかつ前記第２の容量性素子の
   前記一方電極と前記他方電極を短絡する短絡手段、 前記入力ノードへ与えられる前記第１のレベルの信号に
   応答して活性化され、前記第２の容量性素子の前記他方
   電極を前記出力素子の前記制御電極へ接続する手段、 前記入力ノードへ与えられる信号を所定時間遅延する遅
   延手段、および前記遅延手段からの前記第１のレベルの
   信号に応答して活性化され、前記制御電極を前記第２の
   電位供給源へ結合する結合手段を備え、前記結合手段は
   前記短絡手段の不活性化の後かつ前記接続手段の活性化
   の後に活性化される、バッファ回路。
2. 【請求項２】 第１のレベルの電位を供給する第１の電
   位供給源、 第２のレベルの電位を供給する第２の電位供給源、 制御電極を有しかつ前記第１の電位供給源へ結合され、
   前記制御電極へ与えられる信号に応答して出力ノードを
   前記第１のレベルへ駆動する出力素子、 前記第１の電位供給源に結合される一方電極と前記制御
   電極に結合される他方電極とを有する第１の容量性素
   子、 前記第２の電位供給源に結合される一方電極と、他方電
   極とを有する第２の容量性素子、 入力ノードへ与えられる前記第２のレベルの信号に応答
   して活性化され前記第１の容量性素子の前記一方電極と
   前記他方電極とを短絡しかつ前記第２の容量性素子の前
   記一方電極と前記他方電極とを短絡する短絡手段、 前記入力ノードへ与えられる前記第１のレベルの信号に
   応答して活性化され、前記第２の容量性素子の前記他方
   電極と前記出力素子の前記制御電極とを接続する接続手
   段、 前記出力ノードの電位が前記第１のレベルと前記第２の
   レベルの間の所定の電位レベルに到達したか否かを検出
   する電位検出手段、および前記電位検出手段からの電位
   到達検出信号に応答して前記出力素子の前記制御電極を
   前記第２の電位供給源へ結合する結合手段を備える、バ
   ッファ回路。
3. 【請求項３】 信号を入力すめたの入力ノードと、信
   号を出力するための出力ノードとを有するバッファ回路
   であって、 第１のレベルの電位を供給する第１の電位供給源、 第２のレベルの電位を供給する第２の電位供給源、 制御電極を有しかつ前記第１の電位供給源へ結合され、
   前記制御電極へ与えられる信号に応答して前記出力ノー
   ドを前記第１のレベルへ駆動する第１のスイッチング素
   子、 前記第１の電位供給源に結合される一方電極と前記制御
   電極に結合される他方電極とを有する第１の容量素子、 前記第２の電位供給源に結合される一方電極と、他方電
   極とを有する第２の容量素子、 前記第１の容量素子と並列に設けられ、前記入力ノード
   へ与えられる信号に応答して選択的に前記第１の容量素
   子の前記一方電極と前記他方電極とを短絡する第２のス
   イッチング素子、 前記第２の容量素子と並列に設けられ、前記入力ノード
   へ与えられる信号に応答して選択的に前記第２の容量素
   子の前記一方電極と前記他方電極とを短絡する第３のス
   イッチング素子、 前記第２の容量素子の前記他方電極と前記制御電極との
   間に設けられ、前記入力ノードに与えられる信号に応答
   して選択的に前記第２の容量素子の前記他方電極を前記
   制御電極へ接続する第４のスイッチング素子、 前記入力ノードへ与えられる信号を所定時間遅延する遅
   延手段、および前記遅延手段の出力に応答し、選択的に
   前記制御電極を前記第２の電位供給源へ接続する第５の
   スイッチング素子を備える、バッファ回路。
4. 【請求項４】 入力信号を受ける入力ノードと、信号を
   出力する出力ノードとを有するバッファ回路であって、 第１のレベルの電位を供給する第１の電位供給源、 第２のレベルの電位を供給する第２の電位供給源、 制御電極を有し、かつ前記第１の電位供給源へ結合さ
   れ、前記制御電極へ与えられる信号に応答して前記出力
   ノードを前記第１のレベルへ駆動する第１のスイッチン
   グ素子、 前記第１の電位供給源に結合される一方電極と、前記制
   御電極に結合される他方電極とを有する第１の容量素
   子、 前記第２の電位供給源に結合される一方電極と、他方電
   極とを有する第２の容量素子、 前記第１の容量素子と並列に設けられ、前記入力ノード
   へ与えられる信号に応答して前記第１の容量素子の前記
   一方電極と前記他方電極とを短絡するための第２のスイ
   ッチング素子、 前記第２の容量素子と並列に設けられ、前記入力ノード
   へ与えられる信号に応答して前記第２の容量素子の前記
   一方電極と前記他方電極とを短絡するための第３のスイ
   ッチング素子、 前記第２の容量素子の前記他方電極と前記第１のスイッ
   チング素子の制御電極との間に設けられ、前記入力ノー
   ドへ与えられる信号に応答して、前記第２の容量素子の
   前記他方電極と前記制御電極とを接続するための第４の
   スイッチング素子、 前記出力ノードの電位が前記第１のレベルと前記第２の
   レベルとの間の所定電位に到達したか否かを検出するた
   めの電位検出手段、および前記電位検出手段の出力に応
   答して、前記制御電極と前記第２の電位供給源とを接続
   する第５のスイッチング素子を備える、バッファ回路。
5. 【請求項５】 信号を受けるための入力ノードと、信号
   を出力するための出力ノードとを有するバッファ回路で
   あって、 第１のレベルの電位を供給する第１の電位供給源、 第２のレベルの電位を供給する第２の電位供給源、 制御電極を有しかつ前記第１の電位供給源へ結合され、
   前記制御電極へ与えられる信号に応答して前記第１の電
   位供給源から電流および電圧を供給する第１の電界効果
   型トランジスタ、 前記第１の電界効果型トランジスタからの出力に応答
   し、前記出力ノードを前記第１のレベルへ駆動するバイ
   ポーラ型トランジスタ、 前記第１の電位供給源に結合される一方電極と、前記第
   １の電界効果型トランジスタの前記制御電極に結合され
   る他方電極とを有する第１の容量素子、 前記第２の電位供給源に接続される一方電極と、他方電
   極とを有する第２の容量素子、 前記第１の容量素子と並列に設けられ、前記入力ノード
   へ与えられる信号に応答して、前記第１の容量素子の前
   記一方電極と前記他方電極とを短絡するための第２の電
   界効果型トランジスタ、 前記第２の容量素子と並列に設けられ、前記入力ノード
   へ与えられる信号に応答して、前記第２の容量素子の前
   記一方電極と前記他方電極とを短絡するための第３の電
   界効果型トランジスタ、 前記入力ノードへ与えられる信号に応答して前記第３の
   電界効果型トランジスタと相補的にオン・オフ状態とさ
   れ、オン状態時前記第２の容量素子の前記他方電極を前
   記第１の電界効果型トランジスタの前記制御電極へ結合
   する第４の電界効果型トランジスタ、 前記入力ノードへ与えられる信号を所定時間遅延する遅
   延手段、および 前記遅延手段の出力に応答して、前記第１の電界効果型
   トランジスタの前記制御電極を前記第２の電位供給源へ
   結合する第５の電界効果型トランジスタを備える、バッ
   ファ回路。
6. 【請求項６】 信号を受ける入力ノードと、信号を出力
   する出力ノードとを有するバッファ回路であって、 第１のレベルの電位を供給する第１の電位供給源、 第２のレベルの電位を供給する第２の電位供給源、 制御電極を有しかつ前記出力ノードに結合され、前記制
   御電極へ与えられる信号に応答して前記出力ノードへ電
   流および電圧を供給するための第１の電界効果型トラン
   ジスタ、 前記第１の電界効果型トランジスタの出力に応答して、
   前記出力ノードを前記第２の電位供給源へ結合するバイ
   ポーラ型トランジスタ、 前記第２の電位供給源と前記第１の電界効果型トランジ
   スタの制御電極との間に設けられる第１の容量素子、 前記第１の容量素子と並列に設けられ、前記入力ノード
   へ与えられる信号に応答して前記第１の容量素子を短絡
   する第１のスイッチング素子、 前記第１の電位供給源に結合される一方電極と、他方電
   極とを有する第２の容量素子、 前記第２の容量素子と並列に設けられ、前記入力ノード
   へ与えられる信号に応答して前記第２容量素子の前記一
   方電極と前記他方電極とを短絡する第２のスイッチング
   素子、 前記入力ノードへ与えられる信号に応答して前記第２の
   スイッチング素子と相補的にオン・オフ状態とされ、オ
   ン状態時前記第２容量素子の前記他方電極を前記第１の
   電界効果型トランジスタの前記制御電極へ結合する第３
   のスイッチング素子、 前記入力ノードへ与えられる信号を所定時間遅延する遅
   延手段、および 前記遅延手段の出力に応答して、前記第１の電界効果型
   トランジスタの前記制御電極と前記第１の電位供給源と
   を短絡する第４のスイッチング素子を備える、バッファ
   回路。
7. 【請求項７】 信号を受けるための入力ノードと、信号
   を出力するための出力ノードとを有するバッファ回路で
   あって、 第１のレベルの電位を供給する第１の電位供給源、 第２のレベルの電位を供給する第２の電位供給源、 制御電極を有しかつ前記第１の電位供給源に結合され、
   前記制御電極へ与えられる信号に応答して前記第１の電
   位供給源から電流および電圧を供給する電界効果型トラ
   ンジスタ、 前記電界効果型トランジスタの出力に応答して、前記出
   力ノードを前記第１のレベルへ駆動するバイポーラ型ト
   ランジスタ、 前記第１の電位供給源と前記制御電極との間に設けられ
   る第１の容量素子、 前記入力ノードへ与えられる信号に応答して、前記第１
   の容量素子を短絡するための第１のスイッチング素子、 前記第２の電位供給源に接続される一方電極と、他方電
   極とを有する第２の容量素子、 前記入力ノードへ与えられる信号に応答して、前記第２
   の容量素子を短絡するための第２のスイッチング素子、 前記入力ノードへ与えられる信号に応答して前記第１お
   よび第２のスイッチング素子と相補的にオン・オフ状態
   とされ、オン状態時前記第２の容量素子の前記他方電極
   と前記電界効果型トランジスタの前記制御電極とを接続
   する第３のスイッチング素子、 前記出力ノードが前記第１のレベルと前記第２のレベル
   との間の所定電位に到達したか否かを検出する電位検出
   手段、および 前記電位検出手段の出力に応答して、前記電界効果型ト
   ランジスタの前記制御電極と前記第２の電位供給源とを
   結合する第４のスイッチング素子を備える、バッファ回
   路。
8. 【請求項８】 信号を受けるための入力ノードと、信号
   を出力するための出力ノードとを有するバッファ回路で
   あって、 第１のレベルの電位を供給する第１の電位供給源、 第２のレベルの電位を供給する第２の電位供給源、 制御電極を有しかつ前記出力ノードに結合され、前記制
   御電極へ与えられる信号に応答して前記出力ノードから
   前記第２の電位供給源へと電流通過経路を形成する電界
   効果型トランジスタ、 前記電界効果型トランジスタの出力に応答して、前記出
   力ノードと前記第２の電位供給源とを結合するバイポー
   ラ型トランジスタ、 前記第２の電位供給源と前記電界効果型トランジスタの
   前記制御電極との間に設けられる第１の容量素子、 前記入力ノードへ与えられる信号に応答して、前記第１
   の容量素子を短絡するための第１のスイッチング素子、 前記第１の電位供給源に結合される一方電極と、他方電
   極とを有する第２の容量素子、 前記入力ノードへ与えられる信号に応答して、前記第２
   の容量素子を短絡するための第２のスイッチング素子、 前記入力ノードへ与えられる信号に応答して前記第１お
   よび第２のスイッチング素子と相補的にオン・オフ状態
   とされ、オン状態時、前記第２の容量素子の前記他方電
   極を前記電界効果型トランジスタの前記制御電極へ結合
   する第３のスイッチング素子、 前記出力ノードの電位が所定電位レベルに到達したか否
   かを検出する電位検出手段、および 前記電位検出手段の出力に応答して、前記電界効果型ト
   ランジスタの前記制御電極と前記第１の電位供給源とを
   結合するための第４のスイッチング素子を備える、バッ
   ファ回路。