JP2000286388A - 半導体デバイス - Google Patents

半導体デバイス

Info

Publication number
JP2000286388A
JP2000286388A JP11087769A JP8776999A JP2000286388A JP 2000286388 A JP2000286388 A JP 2000286388A JP 11087769 A JP11087769 A JP 11087769A JP 8776999 A JP8776999 A JP 8776999A JP 2000286388 A JP2000286388 A JP 2000286388A
Authority
JP
Japan
Prior art keywords
power supply
supply voltage
gate
fet
type fet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11087769A
Other languages
English (en)
Inventor
Toshiyuki Okayasu
俊幸 岡安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Priority to JP11087769A priority Critical patent/JP2000286388A/ja
Priority to TW088118310A priority patent/TW429596B/zh
Priority to US09/431,094 priority patent/US6268757B1/en
Priority to KR1019990052669A priority patent/KR20000062172A/ko
Priority to DE10014927A priority patent/DE10014927A1/de
Priority to GB0006852A priority patent/GB2348556B/en
Publication of JP2000286388A publication Critical patent/JP2000286388A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H03K2005/0013—Avoiding variations of delay due to power supply

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 【課題】配線容量への充放電によって発生する電源電圧
ＶDD及びＶSSの変動を小さくすることによりゲートアレ
イの動作タイミングの精度を高める。 【解決手段】 ２つの電源電圧ＶDD及びＶSS （ＶDD＞
ＶSS）により駆動される半導体デバイスであって、ゲー
ト、ソース、ドレイン及びサブストレートを有するＦＥ
Ｔを備え、前記ゲートが２つの前記電源電圧ＶDD及びＶ
SSの一方に接続され、前記ソース、前記ドレイン、又は
前記サブストレートの少なくとも１つが２つの前記電源
電圧ＶDD及びＶSSの他方に接続され、前記ゲートと、前
記ソース、前記ドレイン及び前記サブストレートの少な
くとも１つとの間の静電容量により、前記電源電圧ＶDD
及び前記電源電圧ＶSSとの間に容量結合が形成された半
導体デバイス。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスに
関する。特に本発明は、ゲートアレイ内部のＦＥＴを用
いて電源電圧ＶDD及びＶSSとの間に容量結合を形成した
半導体デバイスに関する。
【０００２】
【従来の技術】図１は、従来のゲートアレイＧＡの構造
を示している。図１（Ａ）のゲートアレイＧＡは全面敷
き詰めゲート型ゲートアレイであり、図１（Ｂ）に示す
ように敷き詰めゲート領域には全面に基本セルＢＣが等
間隔に並べられている。図１（Ｃ）に示すように、基本
セルＢＣは、通常４個又は８個のＦＥＴを有する。基本
セルＢＣ内のＦＥＴをアルミ配線で接続することにより
目的とする回路を構成する。
【０００３】図２は、従来のインバータＩＮＶ１０及び
インバータＩＮＶ１２と、インバータＩＮＶ１０及びイ
ンバータＩＮＶ１２間の電流の流れを示す。インバータ
ＩＮＶ１０及びインバータＩＮＶ１２は、基本セルＢＣ
が有するＦＥＴによって形成される。信号線路ＬＩＮ
は、インバータＩＮＶ１０とインバータＩＮＶ１２とを
接続する。図２（Ａ）に示すようにインバータＩＮＶ１
０の出力する電圧ＶｏｕｔがＬからＨへ反転すると、イ
ンバータＩＮＶ１０の電源電圧ＶDDから信号線路ＬＩＮ
へ電源電流Ｉｈが流れる。信号線路ＬＩＮには配線容量
ＣＬが発生するので電源電流Ｉｈの一部は、配線容量Ｃ
Ｌを充電することに消費される。また、インバータＩＮ
Ｖ１０において電源電圧ＶDDから電源電圧ＶSSへ貫通電
流Ｉｈｌが流れる。
【０００４】図２（Ｂ）に示すようにインバータＩＮＶ
１０の出力する電圧ＶｏｕｔがＨからＬへ反転すると、
インバータＩＮＶ１０において電源電圧ＶDDから電源電
圧Ｖ SSへ貫通電流Ｉｈｌが流れる。配線容量ＣＬに蓄積
された電荷が放電されるので、配線容量ＣＬからインバ
ータＩＮＶ１０の電源電圧ＶSSへ電源電流Ｉｌが流れ
る。
【０００５】図３は、インバータＩＮＶ１０に入力又は
出力される電圧の波形を示す。図３（Ａ）は、インバー
タＩＮＶ１０に入力される電圧Ｖｉｎの波形を示す。図
３（Ｂ）は、インバータＩＮＶ１０が出力する電圧Ｖｏ
ｕｔの波形を示す。図３（Ｃ）は、電源電圧ＶDD-ＶSS
の波形を示す。図３（Ａ）のＡに示すようにインバータ
ＩＮＶ１０に入力される電圧ＶｉｎがＬからＨへ反転す
ると、図３（Ｂ）のＡに示すようにインバータＩＮＶ１
０の出力する電圧ＶｏｕｔがＨからＬへと反転する。信
号線路ＬＩＮの配線容量ＣＬに蓄積された電荷が放電さ
れて、配線容量ＣＬからインバータＩＮＶ１０の電源電
圧ＶSSへ電源電流Ｉｌが流れる。図３（Ｃ）のＡに示す
ように配線容量ＣＬに蓄積された電荷がＶSSに放電され
るため、電源電圧ＶDD-ＶSSが一瞬低下する。そのた
め、インバータＩＮＶ１０が出力する電圧Ｖｏｕｔの低
下が遅れる。
【０００６】また、図３（Ａ）のＢに示すようにインバ
ータＩＮＶ１０に入力される電圧ＶｉｎがＨからＬへ反
転すると、図３（Ｂ）のＢに示すようにインバータＩＮ
Ｖ１０の出力する電圧ＶｏｕｔはＬからＨへと反転す
る。インバータＩＮＶ１０の電源電圧ＶDDから信号線路
ＬＩＮへ電源電流Ｉｈが流れる。信号線路ＬＩＮには配
線容量ＣＬが発生するので電源電流Ｉｈが配線容量ＣＬ
を充電するのに消費される。図３（Ｃ）のＢに示すよう
に配線容量ＣＬが電源電流Ｉｈを消費するので電源電圧
ＶDD-ＶSSが一瞬低下する。そのため、図３（Ｂ）のＢ
に示すようにインバータＩＮＶ１０が出力する電圧Ｖｏ
ｕｔの上昇が遅れる。このように配線容量ＣＬが充放電
することで発生する電源電圧ＶDD及びＶSSの変動により
ゲートアレイＧＡ内部の回路が動作するタイミングがず
れ、動作タイミングの精度が低下する。
【０００７】
【発明が解決しようとする課題】そこで本発明は、上記
の課題を解決することのできる半導体デバイスを提供す
ることを目的とする。この目的は特許請求の範囲におけ
る独立項に記載の特徴の組み合わせにより達成される。
また従属項は本発明の更なる有利な具体例を規定する。
【０００８】
【課題を解決するための手段】即ち、本発明の第１の形
態における半導体デバイスは、２つの電源電圧ＶDD及び
ＶSS （ＶDD＞ＶSS）により駆動され、ゲート、ソー
ス、ドレイン及びサブストレートを有するＦＥＴを備
え、ゲートが２つの電源電圧ＶDD及びＶSSの一方に接続
され、ソース、ドレイン、又はサブストレートの少なく
とも１つが２つの電源電圧ＶDD及びＶSSの他方に接続さ
れ、ゲートと、ソース、ドレイン及びサブストレートの
少なくとも１つとの間の静電容量により、電源電圧ＶDD
及び電源電圧ＶSSとの間に容量結合が形成される。
【０００９】本発明の第２の形態における半導体デバイ
スは、２つの電源電圧ＶDD及びＶSS（ＶDD＞ＶSS）によ
り駆動される、信号をアナログ形式で処理するアナログ
回路部と、２つの電源電圧ＶDD及びＶSS （ＶDD＞
ＶSS）により駆動される、信号をデジタル形式で処理す
るデジタル回路部とを更に備え、ＦＥＴがアナログ回路
部とデジタル回路部との間に備えられる。本形態の更に
他の態様においては、上記半導体デバイスにおいて、Ｆ
ＥＴがＮ型ＦＥＴであり、Ｎ型ＦＥＴのドレイン及びソ
ースに電源電圧ＶDDが印加され、Ｎ型ＦＥＴのゲート及
びサブストレートに電源電圧ＶSSが印加される。
【００１０】本形態の更に他の態様においては、上記半
導体デバイスにおいて、ＦＥＴがＰ型ＦＥＴであり、Ｐ
型ＦＥＴのドレイン及びソースに電源電圧ＶSSが印加さ
れ、Ｐ型ＦＥＴのゲート及びサブストレートに電源電圧
ＶDDが印加される。本形態の更に他の態様においては、
上記半導体デバイスにおいて、ＦＥＴがＮ型ＦＥＴであ
り、Ｎ型ＦＥＴのドレイン、ソース、及びサブストレー
トに電源電圧ＶSSが印加され、Ｎ型ＦＥＴのゲートに電
源電圧ＶDDが印加される。
【００１１】本形態の更に他の態様においては、上記半
導体デバイスにおいて、ＦＥＴがＰ型ＦＥＴであり、Ｐ
型ＦＥＴのドレイン、ソース、及びサブストレートに電
源電圧ＶDDが印加され、Ｐ型ＦＥＴのゲートに電源電圧
ＶSSが印加される。本形態の更に他の態様においては、
上記半導体デバイスにおいて、ＦＥＴがＮ型ＦＥＴであ
り、Ｎ型ＦＥＴのドレイン、ソース、及びゲートに電源
電圧ＶDDが印加され、Ｎ型ＦＥＴのサブストレートに電
源電圧ＶSSが印加される。
【００１２】本形態の更に他の態様においては、上記半
導体デバイスにおいて、ＦＥＴがＰ型ＦＥＴであり、Ｐ
型ＦＥＴのドレイン、ソース、及びゲートに電源電圧Ｖ
SSが印加され、Ｐ型ＦＥＴのサブストレートに電源電圧
ＶDDが印加される。本形態の更に他の態様においては、
上記半導体デバイスにおいて、ＦＥＴがＰ型ＦＥＴであ
り、Ｐ型ＦＥＴのゲートに電源電圧ＶDDが印加され、Ｐ
型ＦＥＴのドレイン又はソースの少なくとも一方がゲー
トに接続され、もう一方が電源電圧ＶSSに接続される。
【００１３】本形態の更に他の態様においては、上記半
導体デバイスにおいて、ＦＥＴがＮ型ＦＥＴであり、Ｎ
型ＦＥＴのゲートに電源電圧ＶSSが印加され、Ｎ型ＦＥ
Ｔのドレイン又はソースの少なくとも一方がゲートに接
続され、もう一方が電源電圧ＶDDに接続される。本形態
の更に他の態様においては、上記半導体デバイスにおい
て、ＦＥＴがＰ型ＦＥＴであり、Ｐ型ＦＥＴのゲートに
電源電圧ＶDD及び電源電圧ＶSSの一方が印加され、Ｐ型
ＦＥＴのドレイン及びソースに電源電圧ＶDD及び電源電
圧ＶSSの他方が印加される。
【００１４】本形態の更に他の態様においては、上記半
導体デバイスにおいて、ＦＥＴがＮ型ＦＥＴであり、Ｎ
型ＦＥＴのゲートに電源電圧ＶDD及び電源電圧ＶSSの一
方が印加され、Ｎ型ＦＥＴのドレイン及びソースに電源
電圧ＶDD及び電源電圧ＶSSの他方が印加される。本形態
の更に他の態様においては、上記半導体デバイスにおい
て、半導体デバイスがＦＥＴが配列されたゲートアレイ
であり、容量結合がゲートアレイのＦＥＴによって形成
される。
【００１５】本形態の更に他の態様においては、上記半
導体デバイスにおいて、半導体デバイスが２つの電源電
圧ＶDD及びＶSS （ＶDD＞ＶSS）により駆動される、入
力された信号を遅延する複数の遅延素子を更に備え、複
数のＦＥＴによりそれぞれの遅延素子の近傍において電
源電圧ＶDDと電源電圧ＶSSとの間に容量結合が形成され
る。
【００１６】なお上記の発明の概要は、本発明の必要な
特徴の全てを列挙したものではなく、これらの特徴群の
サブコンビネーションも又発明となりうる。
【００１７】
【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態はクレームにかか
る発明を限定するものではなく、又実施形態の中で説明
されている特徴の組み合わせの全てが発明の解決手段に
必須であるとは限らない。
【００１８】図４は、本発明のインバータＩＮＶ２０及
びインバータＩＮＶ２２と、インバータＩＮＶ２０及び
インバータＩＮＶ２２間の電流の流れを示す。インバー
タＩＮＶ２０及びインバータＩＮＶ２２は、基本セルＢ
Ｃが有するＦＥＴによって形成される。信号線路ＬＩＮ
は、インバータＩＮＶ２０とインバータＩＮＶ２２とを
接続する。インバータＩＮＶ２０の電源電圧ＶDDとＶSS
とがコンデンサＣ１０によって接続される。同じくイン
バータＩＮＶ２２の電源電圧ＶDDとＶSSとがコンデンサ
Ｃ１０によって接続される。コンデンサＣ１０は基本セ
ルＢＣが有するＦＥＴによって形成される。
【００１９】図４（Ａ）に示すようにインバータＩＮＶ
２０の出力する電圧ＶｏｕｔがＬからＨへ反転すると、
インバータＩＮＶ２０において電源電圧ＶDDから電源電
圧Ｖ SSへ貫通電流Ｉｈｌが流れる。更にインバータＩＮ
Ｖ２０の電源電圧ＶDDから信号線路ＬＩＮへ電源電流Ｉ
ｈが流れる。信号線路ＬＩＮには配線容量ＣＬが発生す
るので電源電流Ｉｈの一部が配線容量ＣＬを充電するの
に消費される。するとコンデンサＣ１０に蓄積された電
荷が放電されて、配線容量ＣＬを充電することによって
低下する電源電圧ＶDDを補い、電源電圧ＶDD及びＶSSの
変動を小さくする。
【００２０】図４（Ｂ）に示すようにインバータＩＮＶ
２０の出力する電圧ＶｏｕｔがＨからＬへ反転すると、
インバータＩＮＶ２０において電源電圧ＶDDから電源電
圧Ｖ SSへ貫通電流Ｉｈｌが流れる。配線容量ＣＬに蓄積
された電荷が放電されるので、配線容量ＣＬからインバ
ータＩＮＶ１０の電源電圧ＶSSへ電源電流Ｉｌが流れ
る。するとコンデンサＣ１０が電源電流Ｉｌの電荷を蓄
積することで、電源電流Ｉｌを減少し、電源電圧ＶDD及
びＶSSの変動を小さくする。
【００２１】図５は、本発明のインバータＩＮＶ２０に
入力又は出力される電圧の波形を示す。図５（Ａ）は、
インバータＩＮＶ２０に入力される電圧Ｖｉｎの波形を
示す。図５（Ｂ）は、インバータＩＮＶ２０が出力する
電圧Ｖｏｕｔの波形を示す。図５（Ｃ）は、電源電圧Ｖ
DD-ＶSSの波形を示す。図５（Ａ）のＡに示すようにイ
ンバータＩＮＶ１０に入力される電圧ＶｉｎがＬからＨ
へ反転すると、図５（Ｂ）のＡに示すようにインバータ
ＩＮＶ２０の出力する電圧ＶｏｕｔがＨからＬへと反転
する。配線容量ＣＬに蓄積された電荷が放電されて、配
線容量ＣＬからインバータＩＮＶ２０の電源電圧ＶSSへ
電源電流Ｉｌが流れる。するとコンデンサＣ１０が電源
電流Ｉｌの電荷を蓄積することで、電源電流Ｉｌの変化
を減少する。したがって、図５（Ｃ）のＡに示すように
従来より電源電圧ＶDD-ＶSSの変動が小さい。
【００２２】一方、図５（Ａ）のＢに示すようにインバ
ータＩＮＶ２０に入力される電圧ＶｉｎがＨからＬへ反
転すると、図５（Ｂ）のＢに示すようにインバータＩＮ
Ｖ２０の出力する電圧ＶｏｕｔはＬからＨへと反転す
る。インバータＩＮＶ２０の電源電圧ＶDDから信号線路
ＬＩＮへ電源電流Ｉｈが流れる。信号線路ＬＩＮには配
線容量ＣＬが発生するので電源電流Ｉｈは、配線容量Ｃ
Ｌを充電することに消費される。するとコンデンサＣ１
０が蓄積した電荷を放電することによって電源電圧ＶDD
及びＶSSの低下を小さくする。そのため図５（Ｃ）のＢ
に示すように従来より電源電圧ＶDD-ＶSSの変動が小さ
い。
【００２３】以上のようにインバータＩＮＶ２０の電源
電圧ＶSS及びＶDDをコンデンサＣ１０で接続することに
より、配線容量ＣＬの充放電によって消費された電流を
コンデンサＣ１０が補い、電源電圧ＶDD及びＶSSの変動
を小さくすることができる。そのため基本セルＢＣが有
するＦＥＴを用いてコンデンサＣ１０を形成することに
より基本セルＢＣの電源電圧ＶDD及びＶSSの変動が小さ
くなり基本セルＢＣの動作タイミングの精度が高まる。
更にコンデンサＣ１０を備えた基本セルＢＣを用いてゲ
ートアレイＧＡを構成することによりゲートアレイＧＡ
の電源電圧ＶDD及びＶSSの変動が小さくなり、ゲートア
レイＧＡの動作タイミングの精度が高まる。
【００２４】図６は、コンデンサＣ１０の具体的な回路
を示す。コンデンサＣ１０は、複数のＰ型ＦＥＴＱP及
びＮ型ＦＥＴＱNを有する。コンデンサＣ１０のＮ型Ｆ
ＥＴＱ NのドレインＤ及びソースＳには電源電圧ＶDDが
印加され、ゲートＧ及びサブストレートＳＵＢには電源
電圧ＶSSが印加される。コンデンサＣ１０のＰ型ＦＥＴ
ＱPのドレインＤ及びソースＳには電源電圧ＶSSが印加
され、ゲートＧ及びサブストレートＳＵＢには電源電圧
ＶDDが印加される。
【００２５】図７は、図６に示したコンデンサＣ１０の
具体的な構成を示す。Ｎ型ＦＥＴＱ NのゲートＧはゲー
ト酸化膜によってサブストレートＳＵＢ及びチャネルか
ら分離されている。このゲート酸化膜は絶縁体なので、
ＦＥＴを用いてコンデンサＣ１０を構成することができ
る。Ｐ型ＦＥＴＱPのゲートＧはゲート酸化膜によって
サブストレートＳＵＢ及びチャネルから分離されてい
る。このゲート酸化膜は絶縁体なので、ＦＥＴを用いて
コンデンサＣ１０を構成することができる。
【００２６】図８は、コンデンサＣ１０の他の具体的な
回路を示す。コンデンサＣ１０は、複数のＰ型ＦＥＴＱ
P及びＮ型ＦＥＴＱNを有する。コンデンサＣ１０のＮ型
ＦＥＴＱNのドレインＤ、ソースＳ及びサブストレート
ＳＵＢには電源電圧ＶSSが印加され、ゲートＧには電源
電圧ＶDDが印加される。コンデンサＣ１０のＰ型ＦＥＴ
ＱPのドレインＤ、ソースＳ及びサブストレートＳＵＢ
には電源電圧ＶDDが印加され、ゲートＧに電源電圧ＶSS
が印加される。
【００２７】図９は、図８に示したコンデンサＣ１０の
具体的な構成を示す。コンデンサＣ１０のＮ型ＦＥＴＱ
NのゲートＧには順バイアスの電源電圧ＶDDがかけられ
ている。ソースＳ及びドレインＤに同じ電源電圧ＶSSが
印加されているのでソースＳとドレインＤの間には電流
が流れない。サブストレートＳＵＢにソースＳ及びドレ
インＤと同じ電源電圧ＶSS（ゲートＧと逆の電源電圧）
が加えられているので、ゲートＧに接する半導体表面に
空乏層が広がる。この空乏層は絶縁体とみなせるので、
ＦＥＴを用いてコンデンサＣ１０を構成することができ
る。
【００２８】コンデンサＣ１０のＰ型ＦＥＴＱPのゲー
トＧには順バイアスの電源電圧ＶSSがかけられている。
ソースＳ及びドレインＤに同じ電源電圧ＶDDが印加され
ているのでソースＳとドレインＤの間には電流が流れな
い。サブストレートＳＵＢにソースＳ及びドレインＤと
同じ電源電圧ＶDD（ゲートＧと逆の電源電圧）が加えら
れているので、ゲートＧに接する半導体表面に空乏層が
広がる。この空乏層は絶縁体とみなせるので、ＦＥＴを
用いてコンデンサＣ１０を構成することができる。
【００２９】図１０は、コンデンサＣ１０の更に他の具
体的な回路を示す。コンデンサＣ１０は、複数のＰ型Ｆ
ＥＴＱP及びＮ型ＦＥＴＱNを有する。コンデンサＣ１０
のＮ型ＦＥＴＱNのドレインＤ、ソースＳ及びゲートＧ
には電源電圧ＶDDが印加され、サブストレートＳＵＢに
は電源電圧ＶSSが印加される。コンデンサＣ１０のＰ型
ＦＥＴＱPのドレインＤ、ソースＳ及びゲートＧには電
源電圧ＶSSが印加され、サブストレートＳＵＢに電源電
圧ＶDDが印加される。
【００３０】図１１は、コンデンサＣ１０の具体的な構
成を示す。コンデンサＣ１０のＮ型ＦＥＴＱNのゲート
Ｇには順バイアスの電源電圧ＶDDがかけられている。ソ
ースＳ及びドレインＤに同じ電源電圧ＶDDが印加されて
いるのでソースＳとドレインＤの間には電流が流れな
い。サブストレートＳＵＢにソースＳ、ドレインＤ、及
びゲートＧと逆の電源電圧ＶSSが加えられているので、
ゲートＧに接する半導体表面に空乏層が広がる。この空
乏層は絶縁体とみなせるので、ＦＥＴを用いてコンデン
サＣ１０を構成することができる。
【００３１】コンデンサＣ１０のＰ型ＦＥＴＱPのゲー
トＧには順バイアスの電源電圧ＶSSがかけられている。
ソースＳ及びドレインＤに同じ電源電圧ＶSSが印加され
ているのでソースＳとドレインＤの間には電流が流れな
い。サブストレートＳＵＢにソースＳ、ドレインＤ、及
びゲートＧと逆の電源電圧ＶDDが加えられているので、
ゲートＧに接する半導体表面に空乏層が広がる。この空
乏層は絶縁体とみなせるので、ＦＥＴを用いてコンデン
サＣ１０を構成することができる。
【００３２】図１２は、コンデンサＣ１０の更に他の具
体的な回路の実施形態を示す。図１２（Ａ）にＰ型ＦＥ
ＴＱPを用いた実施形態を示す。このＰ型ＦＥＴＱPにお
いては、ゲートＧに電源電圧ＶDDが印加され、ソースＳ
がゲートＧに接続され、ドレインＤが電源電圧ＶSSに接
続される。図１２（Ｂ）にＮ型ＦＥＴＱNを用いた実施
形態を示す。このＮ型ＦＥＴＱNにおいては、ゲートＧ
に電源電圧ＶSSが印加され、ドレインＤがゲートＧに接
続され、ソースＳが電源電圧ＶDDに接続される。図１２
（Ｃ）にＰ型ＦＥＴＱPを用いた実施形態を示す。この
Ｐ型ＦＥＴＱPにおいては、ゲートＧに電源電圧ＶDDが
印加されており、ドレインＤ及びソースＳが電源電圧Ｖ
SSと接続される。
【００３３】図１２（Ｄ）にＮ型ＦＥＴＱNを用いた実
施形態を示す。このＮ型ＦＥＴＱNにおいては、ゲート
Ｇに電源電圧ＶSSが印加され、ドレインＤ及びソースＳ
が電源電圧ＶDDと接続される。図１２（Ｅ）にＮ型ＦＥ
ＴＱNを用いた実施形態を示す。このＮ型ＦＥＴＱNにお
いては、ゲートＧに電源電圧ＶDDが印加されており、ド
レインＤ及びソースＳが電源電圧ＶSSと接続される。図
１２（Ｆ）にＰ型ＦＥＴＱPを用いた実施形態を示す。
このＰ型ＦＥＴＱPにおいては、ゲートＧに電源電圧Ｖ
SSが印加され、ドレインＤ及びソースＳが電源電圧ＶDD
と接続される。
【００３４】図１２（Ａ）から（Ｄ）に示したＰ型ＦＥ
ＴＱP及びＮ型ＦＥＴＱNのゲートＧはゲート酸化膜によ
ってサブストレートＳＵＢ及びチャネルから分離されて
いる。このゲート酸化膜は絶縁体であるので、ＦＥＴを
用いてコンデンサＣ１０を構成することができる。ま
た、図１２（Ｅ）及び（Ｆ）に示したＰ型ＦＥＴＱP及
びＮ型ＦＥＴＱNのゲートＧには順バイアスの電圧がか
けられている。ソースＳ及びドレインＤに同じ電源電圧
ＶDD又はＶSSが印加されているのでソースＳとドレイン
Ｄの間には電流が流れない。ソースＳ及びドレインＤに
はゲートＧと逆の電源電圧ＶDD又はＶSSが加えられてい
るので、ゲートＧに接する半導体表面に空乏層が広が
る。この空乏層は絶縁体とみなせるので、ＦＥＴを用い
てコンデンサＣ１０を構成することができる。以上に述
べたＰ型ＦＥＴＱPとＮ型ＦＥＴＱNの個数や配置を組み
合わせることで所望の電荷を蓄積する容量を得ることが
できる。
【００３５】図１３は、コンデンサＣ１０を遅延回路Ｄ
ＬＣに用いた実施形態を示す。遅延回路ＤＬＣは複数の
直列に接続された遅延素子ＤＬと、それぞれの遅延素子
ＤＬを接続する信号線路ＬＩＮを有する。それぞれの遅
延素子ＤＬの近傍において電源電圧ＶDDとＶSSとが複数
のコンデンサＣ１０で接続される。遅延素子ＤＬ及びコ
ンデンサＣ１０は、基本セルＢＣが有するＦＥＴによっ
て形成される。入力された信号が遅延素子ＤＬによって
遅延されている間、それぞれの遅延素子ＤＬの間に電源
電流Ｉｈ及びＩｌが流れる。信号線路ＬＩＮには配線容
量ＣＬが発生するので電源電流Ｉｈ及びＩｌの電荷が配
線容量ＣＬに充放電されることにより電源電圧ＶDD及び
ＶSSが変動する。それぞれの遅延素子ＤＬの近傍におい
て電源電圧ＶDDとＶSSとをコンデンサＣ１０で接続する
ことで、配線容量ＣＬによって消費された電流をコンデ
ンサＣ１０が補う。そのためコンデンサＣ１０は電源電
流Ｉｈ及びＩｌの変化を減少し、電源電圧ＶDD及びＶSS
の変動を小さくすることで遅延回路ＤＬＣの遅延時間の
精度を高める。
【００３６】図１４は、アナログ回路部ＡＮＣとデジタ
ル回路部ＤＧＣとの間にコンデンサＣ１０を配列したゲ
ートアレイＧＡの実施形態を示す。ゲートアレイＧＡは
信号をアナログ形式で処理するアナログ回路部ＡＮＣと
信号をデジタル形式で処理するデジタル回路部ＤＧＣと
を備える。コンデンサＣ１０は、アナログ回路部ＡＮＣ
とデジタル回路部ＤＧＣとの間に配置される。アナログ
回路部ＡＮＣ、デジタル回路部ＤＧＣ、及びコンデンサ
Ｃ１０は、基本セルＢＣが有するＦＥＴによって形成さ
れる。コンデンサＣ１０としては、図６から図１２に示
したコンデンサＣ１０を用いればよい。
【００３７】アナログ回路部ＡＮＣ及びデジタル回路部
ＤＧＣは２つの電源電圧ＶDD及びＶ SS （ＶDD＞ＶSS）
により駆動される。コンデンサＣ１０はアナログ回路部
ＡＮＣとデジタル回路部ＤＧＣとの間にあって、電源電
圧ＶDD及び前記電源電圧ＶSSとの間に容量結合を形成す
る。アナログ回路部ＡＮＣは、微小な信号の変化に敏感
なのでデジタル回路部ＤＧＣによって電源電圧ＶDD及び
ＶSSの変動が大きくなるとアナログ回路部ＡＮＣが生成
する信号が乱れる。アナログ回路部ＡＮＣとデジタル回
路部ＤＧＣとの間にコンデンサＣ１０を設けることで、
コンデンサＣ１０がデジタル回路部ＤＧＣによって消費
される電源電流Ｉｈ及びＩｌを補い、電源電圧ＶDD及び
ＶSSの変動を小さくする。そのためアナログ回路部ＡＮ
Ｃが生成する信号の乱れが小さくなる。
【００３８】以上、本発明を実施の形態を用いて説明し
たが、本発明の技術的範囲は上記実施の形態に記載の範
囲には限定されない。上記実施の形態に、多様な変更又
は改良を加えることができることが当業者に明らかであ
る。その様な変更又は改良を加えた形態も本発明の技術
的範囲に含まれ得ることが、特許請求の範囲の記載から
明らかである。
【００３９】
【発明の効果】上記説明から明らかなように、本発明に
よればゲートアレイの電源電圧ＶDD及びＶSSの変動を小
さくすることにより、ゲートアレイの動作タイミングの
精度を高めることができる。
【図面の簡単な説明】
【図１】従来のゲートアレイＧＡの構造を示す。
【図２】従来のインバータＩＮＶ１０及びインバータＩ
ＮＶ１２と、インバータＩＮＶ１０及びインバータＩＮ
Ｖ１２間の電流の流れを示す。
【図３】インバータＩＮＶ１０に入力又は出力される電
圧の波形を示す。
【図４】本発明のインバータＩＮＶ２０及びインバータ
ＩＮＶ２２と、インバータＩＮＶ２０及びインバータＩ
ＮＶ２２間の電流の流れを示す。
【図５】本発明のインバータＩＮＶ２０に入力又は出力
される電圧の波形を示す。
【図６】コンデンサＣ１０の具体的な回路を示す。
【図７】図６に示したコンデンサＣ１０の具体的な構成
を示す。
【図８】コンデンサＣ１０の他の具体的な回路を示す。
【図９】図８に示したコンデンサＣ１０の具体的な構成
を示す。
【図１０】コンデンサＣ１０の更に他の具体的な回路を
示す。
【図１１】図１０に示したコンデンサＣ１０の具体的な
構成を示す。
【図１２】コンデンサＣ１０の更に他の具体的な回路を
示す。
【図１３】コンデンサＣ１０を遅延回路ＤＬＣに用いた
実施形態を示す。
【図１４】アナログ回路部ＡＮＣとデジタル回路部ＤＧ
Ｃとの間にコンデンサＣ１０を配列したゲートアレイＧ
Ａの実施形態を示す。
【符号の説明】
ＧＡ ゲートアレイ ＢＣ 基本セル ＩＮＶ１０ インバータ ＩＮＶ１２ インバータ ＩＮＶ２０ インバータ ＩＮＶ２２ インバータ Ｉｈｌ 貫通電流 Ｉｈ 電源電流 Ｉｌ 電源電流 Ｖｉｎ インバータＩＮＶ１０又はインバータＩＮＶ２
０に入力される電圧 Ｖｏｕｔ インバータＩＮＶ１０又はインバータＩＮＶ
２０が出力する電圧 ＣＬ 配線容量 ＬＩＮ 信号線路 ＶDD 電源電圧 ＶSS 電源電圧 Ｃ１０ コンデンサ Ｇ ゲート Ｓ ソース Ｄ ドレイン ＳＵＢ サブストレート ＱP Ｐ型ＦＥＴ ＱN Ｎ型ＦＥＴ ＤＬ 遅延素子 ＤＬＣ 遅延回路 ＡＮＣ アナログ回路部 ＤＧＣ デジタル回路部

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 ２つの電源電圧ＶDD及びＶSS （ＶDD
    ＞ＶSS）により駆動される半導体デバイスであって、 ゲート、ソース、ドレイン及びサブストレートを有する
    ＦＥＴを備え、 前記ゲートが２つの前記電源電圧ＶDD及びＶSSの一方に
    接続され、前記ソース、前記ドレイン、又は前記サブス
    トレートの少なくとも１つが２つの前記電源電圧ＶDD及
    びＶSSの他方に接続され、前記ゲートと、前記ソース、
    前記ドレイン及び前記サブストレートの少なくとも１つ
    との間の静電容量により、前記電源電圧ＶDD及び前記電
    源電圧ＶSSとの間に容量結合が形成されたことを特徴と
    する半導体デバイス。
  2. 【請求項２】 ２つの前記電源電圧ＶDD及びＶSS （Ｖ
    DD＞ＶSS）により駆動される、信号をアナログ形式で処
    理するアナログ回路部と、２つの前記電源電圧ＶDD及び
    ＶSS （ＶDD＞ＶSS）により駆動される、信号をデジタ
    ル形式で処理するデジタル回路部とを更に備えた半導体
    デバイスであって、 前記ＦＥＴが前記アナログ回路部と前記デジタル回路部
    との間に備えられたことを特徴とする請求項１に記載の
    半導体デバイス。
  3. 【請求項３】 前記アナログ回路部及び前記デジタル回
    路部の少なくとも一方に前記ＦＥＴが備えられたことを
    特徴とする請求項２に記載の半導体デバイス。
  4. 【請求項４】 前記半導体デバイスが前記半導体デバイ
    スの外部から信号を入力する入力回路及び前記半導体デ
    バイスの外部へ信号を出力する出力回路を備え、 前記入力回路及び前記出力回路の近傍に前記ＦＥＴを備
    えたことを特徴とする請求項１に記載の半導体デバイ
    ス。
  5. 【請求項５】 前記ＦＥＴがＮ型ＦＥＴであり、前記Ｎ
    型ＦＥＴの前記ドレイン及び前記ソースに前記電源電圧
    ＶDDが印加され、前記Ｎ型ＦＥＴの前記ゲート及び前記
    サブストレートに前記電源電圧ＶSSが印加されることを
    特徴とする請求項１又は２に記載の半導体デバイス。
  6. 【請求項６】 前記ＦＥＴがＰ型ＦＥＴであり、前記Ｐ
    型ＦＥＴの前記ドレイン及び前記ソースに前記電源電圧
    ＶSSが印加され、前記Ｐ型ＦＥＴの前記ゲート及び前記
    サブストレートに前記電源電圧ＶDDが印加されることを
    特徴とする請求項１又は２に記載の半導体デバイス。
  7. 【請求項７】 前記ＦＥＴがＮ型ＦＥＴであり、前記Ｎ
    型ＦＥＴの前記ドレイン、前記ソース、及び前記サブス
    トレートに前記電源電圧ＶSSが印加され、前記Ｎ型ＦＥ
    Ｔの前記ゲートに前記電源電圧ＶDDが印加されることを
    特徴とする請求項１又は２に記載の半導体デバイス。
  8. 【請求項８】 前記ＦＥＴがＰ型ＦＥＴであり、前記Ｐ
    型ＦＥＴの前記ドレイン、前記ソース、及び前記サブス
    トレートに前記電源電圧ＶDDが印加され、前記Ｐ型ＦＥ
    Ｔの前記ゲートに前記電源電圧ＶSSが印加されることを
    特徴とする請求項１又は２に記載の半導体デバイス。
  9. 【請求項９】 前記ＦＥＴがＮ型ＦＥＴであり、前記Ｎ
    型ＦＥＴの前記ドレイン、前記ソース、及び前記ゲート
    に前記電源電圧ＶDDが印加され、前記Ｎ型ＦＥＴの前記
    サブストレートに前記電源電圧ＶSSが印加されることを
    特徴とする請求項１又は２に記載の半導体デバイス。
  10. 【請求項１０】 前記ＦＥＴがＰ型ＦＥＴであり、前記
    Ｐ型ＦＥＴの前記ドレイン、前記ソース、及び前記ゲー
    トに前記電源電圧ＶSSが印加され、前記Ｐ型ＦＥＴの前
    記サブストレートに前記電源電圧ＶDDが印加されること
    を特徴とする請求項１又は２に記載の半導体デバイス。
  11. 【請求項１１】 前記ＦＥＴがＰ型ＦＥＴであり、前記
    Ｐ型ＦＥＴの前記ゲートに前記電源電圧ＶDDが印加さ
    れ、前記Ｐ型ＦＥＴの前記ドレイン又は前記ソースの少
    なくとも一方が前記ゲートに接続され、もう一方が前記
    電源電圧ＶSSに接続されることを特徴とする請求項１又
    は２に記載の半導体デバイス。
  12. 【請求項１２】 前記ＦＥＴがＮ型ＦＥＴであり、前記
    Ｎ型ＦＥＴの前記ゲートに前記電源電圧ＶSSが印加さ
    れ、前記Ｎ型ＦＥＴの前記ドレイン又は前記ソースの少
    なくとも一方が前記ゲートに接続され、もう一方が前記
    電源電圧ＶDDに接続されることを特徴とする請求項１又
    は２に記載の半導体デバイス。
  13. 【請求項１３】 前記ＦＥＴがＰ型ＦＥＴであり、前記
    Ｐ型ＦＥＴの前記ゲートに前記電源電圧ＶDD及び前記電
    源電圧ＶSSの一方が印加され、前記Ｐ型ＦＥＴの前記ド
    レイン及び前記ソースに前記電源電圧ＶDD及び前記電源
    電圧ＶSSの他方が印加されることを特徴とする請求項１
    又は２に記載の半導体デバイス。
  14. 【請求項１４】 前記ＦＥＴがＮ型ＦＥＴであり、前記
    Ｎ型ＦＥＴの前記ゲートに前記電源電圧ＶDD及び前記電
    源電圧ＶSSの一方が印加され、前記Ｎ型ＦＥＴの前記ド
    レイン及び前記ソースに前記電源電圧ＶDD及び前記電源
    電圧ＶSSの他方が印加されることを特徴とする請求項１
    又は２に記載の半導体デバイス。
  15. 【請求項１５】 前記半導体デバイスがＦＥＴが配列さ
    れたゲートアレイであり、前記容量結合が前記ゲートア
    レイのＦＥＴによって形成されたことを特徴とする請求
    項１又は２に記載の半導体デバイス。
  16. 【請求項１６】 前記半導体デバイスが前記２つの電源
    電圧ＶDD及びＶSS（ＶDD＞ＶSS）により駆動される、入
    力された信号を遅延する複数の遅延素子を更に備え、 複数の前記ＦＥＴによりそれぞれの前記遅延素子の近傍
    において前記電源電圧ＶDDと前記電源電圧ＶSSとの間に
    前記容量結合が形成されたことを特徴とする請求項１又
    は２に記載の半導体デバイス。
JP11087769A 1999-03-30 1999-03-30 半導体デバイス Pending JP2000286388A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP11087769A JP2000286388A (ja) 1999-03-30 1999-03-30 半導体デバイス
TW088118310A TW429596B (en) 1999-03-30 1999-10-22 Semiconductor device
US09/431,094 US6268757B1 (en) 1999-03-30 1999-11-01 Semiconductor device having capacitor that reduce fluctuation of power supply
KR1019990052669A KR20000062172A (ko) 1999-03-30 1999-11-25 반도체 디바이스
DE10014927A DE10014927A1 (de) 1999-03-30 2000-03-20 Halbleitervorrichtung
GB0006852A GB2348556B (en) 1999-03-30 2000-03-21 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11087769A JP2000286388A (ja) 1999-03-30 1999-03-30 半導体デバイス

Publications (1)

Publication Number Publication Date
JP2000286388A true JP2000286388A (ja) 2000-10-13

Family

ID=13924186

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11087769A Pending JP2000286388A (ja) 1999-03-30 1999-03-30 半導体デバイス

Country Status (6)

Country Link
US (1) US6268757B1 (ja)
JP (1) JP2000286388A (ja)
KR (1) KR20000062172A (ja)
DE (1) DE10014927A1 (ja)
GB (1) GB2348556B (ja)
TW (1) TW429596B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9438225B1 (en) * 2015-06-11 2016-09-06 Applied Micro Circuits Corporation High efficiency half-cross-coupled decoupling capacitor
US10032763B2 (en) * 2016-06-02 2018-07-24 Qualcomm Incorporated Bulk cross-coupled high density power supply decoupling capacitor
US11244895B2 (en) 2020-06-01 2022-02-08 Qualcomm Incorporated Intertwined well connection and decoupling capacitor layout structure for integrated circuits

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4908528A (en) 1988-07-21 1990-03-13 Vlsi Technology, Inc. Input circuit having improved noise immunity
US4982120A (en) 1989-07-03 1991-01-01 Dell Corporate Services Corporation Power supply decoupling mechanism for integrated circuits
JP2759577B2 (ja) 1992-05-14 1998-05-28 三菱電機株式会社 バッファ回路
US5825217A (en) * 1996-05-29 1998-10-20 Amir Lehavot Low power accelerated switching for MOS circuits
US5841299A (en) * 1997-02-06 1998-11-24 Intel Corporation Method and apparatus for implementing an adiabatic logic family
US6100751A (en) * 1997-06-20 2000-08-08 Intel Corporation Forward body biased field effect transistor providing decoupling capacitance
WO1998059419A1 (en) * 1997-06-20 1998-12-30 Intel Corporation Forward body bias transistor circuits
US5900766A (en) * 1997-07-11 1999-05-04 Hewlett-Packard Company Coupling charge compensation device for VLSI circuits

Also Published As

Publication number Publication date
KR20000062172A (ko) 2000-10-25
TW429596B (en) 2001-04-11
GB0006852D0 (en) 2000-05-10
DE10014927A1 (de) 2000-12-07
US6268757B1 (en) 2001-07-31
GB2348556B (en) 2002-01-16
GB2348556A (en) 2000-10-04

Similar Documents

Publication Publication Date Title
US8531376B2 (en) Bootstrap circuit, and shift register, scanning circuit, display device using the same
US6970530B1 (en) High-reliability shift register circuit
US5949271A (en) Bootstrap circuit suitable for buffer circuit or shift register circuit
US9891116B2 (en) Signal generation circuit and temperature sensor
US20110248746A1 (en) Semiconductor device and driving method thereof
US8648849B2 (en) Buffer circuit
US7019735B2 (en) Pumping circuit and flat panel display device
KR101809290B1 (ko) 레벨 시프터, 인버터 회로 및 시프트 레지스터
KR100385780B1 (ko) 용량성 부하 구동회로 및 구동회로 시스템
KR100432106B1 (ko) 표시 장치
WO2005015532A1 (en) Circuit for signal amplification and use of the same in active matrix devices
US7564291B2 (en) Threshold voltage adjustment in thin film transistors
JP6601667B2 (ja) シフトレジスタ回路及びゲートドライバ並びに表示装置
US10270363B2 (en) CMOS inverter circuit that suppresses leakage currents
US20090015318A1 (en) Charge pump drive circuit
US20190139616A1 (en) Shift register, array substrate and display device
US20030123273A1 (en) Semiconductor device realized by using partial SOI technology
US7948278B2 (en) Load capacity driving circuit
KR19990078102A (ko) 전압 레벨 컨버터
JP2002251174A (ja) 表示装置
JP2000286388A (ja) 半導体デバイス
JP4474262B2 (ja) 走査線選択回路及びそれを用いた表示装置
EP0810730A2 (en) Analog FIFO memory and switching device
CN114667555A (zh) 移位寄存器单元及其驱动方法、栅极驱动电路和显示设备
JPH0234022A (ja) パルス出力回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080522

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080527

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080930