JP2002251174A - 表示装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 貫通電流が充分に抑制された電圧レベル変換
器を得る。 【解決手段】 絶縁基板面に多結晶シリコンを半導体層
とするＭＩＳＴＦＴから構成される電圧レベル変換器
は、入力パルスの入力端子が容量１を介してそれぞれＮ
ＭＩＳＴＦＴ１とＰＭＩＳＴＦＴ１のゲート、第１の端
子、及びＰＭＩＳＴＦＴ３のゲートと接続され、前記入
力パルスの入力端子が容量２を介してそれぞれＮＭＩＳ
ＴＦＴ２とＰＭＩＳＴＦＴ２のゲート、第２の端子、及
びＮＭＩＳＴＦＴ３のゲートに接続され、ＮＭＩＳＴＦ
Ｔ１、ＰＭＩＳＴＦＴ１の第２の端子とＰＭＩＳＴＦＴ
３の第１の端子はそれぞれ高電圧供給側に接続され、Ｎ
ＭＩＳＴＦＴ２、ＰＭＩＳＴＦＴ２の第１の端子とＮＭ
ＩＳＴＦＴ３の第２の端子はそれぞれ低電圧供給側に接
続され、ＰＭＩＳＴＦＴ３の第２の端子とＮＭＩＳＴＦ
Ｔ３の第１の端子の接続点を出力端子とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は表示装置に係り、特
に、表示パネルの基板面に表示駆動回路が形成されたア
クティブ・マトリクス型の表示装置に関する。

【０００２】

【従来の技術】アクティブ・マトリクス型の表示装置の
１種である液晶表示装置は、液晶を介して対向配置され
る基板のうち一方の基板の液晶側の面に、ｘ方向に延在
しｙ方向に並設される複数のゲート信号線のうちの２本
のゲート信号線とｙ方向に延在しｘ方向に並設される複
数のドレイン信号線のうちの隣接する２本のドレイン信
号線とで囲まれた領域を１つの画素領域としている。そ
して、この画素領域には一方のゲート信号線からの走査
信号の供給によって作動する薄膜トランジスタと、この
薄膜トランジスタを介して一方のドレイン信号線からの
映像信号が供給される画素電極とを備えている。

【０００３】この画素電極はたとえば他方の基板側に形
成された対向電極との間に電界を生じせしめ、この電界
によってこれら電極の間の液晶の光透過率を制御するよ
うになっている。そして、このような液晶表示装置にお
いて、各ゲート信号線のそれぞれに走査信号を供給する
走査信号駆動回路、および各ドレイン信号線のそれぞれ
に映像信号を供給する映像信号駆動回路が備えられてい
る。

【０００４】このような走査信号駆動回路および映像信
号線駆動回路は、画素領域内に形成される薄膜トランジ
スタと同様の構成からなる多数のＭＩＳトランジスタか
らなることに鑑み、これら各トランジスタの半導体層を
多結晶のシリコン（ｐ−Ｓｉ）で形成するとともに、走
査信号駆動回路および映像信号線駆動回路を前記一方の
基板面に前記画素の形成と並行して形成したものが知ら
れている。

【０００５】そして、これら各回路は、そのトランジス
タを多結晶のシリコンで形成しているため、出力が低電
圧であり、これをそのまま用いると必要な駆動電圧を得
られない場合がある。このため、パルス等の電圧を低電
圧から高電圧へ変換するための電圧レベル変換器が組み
込まれている。このような電圧レベル変換器としては、
たとえば図１６に示すようなもの、あるいは図１７に示
すようなものが一般的である。

【０００６】

【発明が解決しようとする課題】ここで、これらの電圧
レベル変換器の本質的な動作は、異なる極性のＭＯＳト
ランジスタのうちいずれか一方の極性のＭＯＳトランジ
スタの電流のＯＮ／ＯＦＦを外部からの入力パルスで制
御し、これにより変動した電圧を用いて、他方の極性の
ＭＯＳトランジスタの電流のＯＮ／ＯＦＦを制御するこ
とにより、外部からの入力パルスの電圧より振幅の大き
いパルスを得るようになっている。

【０００７】このため、他方の極性のＭＯＳトランジス
タは、レベル変換後の電圧振幅に近い大きな電圧変動を
入力として電流のＯＮ／ＯＦＦを制御している。したが
って、他方の極性のＭＯＳトランジスタの電流のＯＮ／
ＯＦＦを制御する電圧が、制御に十分な値に到達する前
に何らかの貫通電流が生じてしまうことになる。

【０００８】このことは、外部からの入力パルスの電圧
は、いずれか一方のＭＯＳトランジスタの絶対電圧に支
配されるか、またはいずれか一方のＭＯＳトランジスタ
の絶対電圧は外部からの入力パルスの電圧によって制限
されることになる。

【０００９】ここで、電圧レベル変換器が多結晶シリコ
ンのＭＯＳトランジスタで形成されている場合、単結晶
シリコンのＭＯＳトランジスタの場合と比較して、電荷
移動度が小さく、外部からの入力パルスの小さい電圧で
のゲート制御ではさらに電流供給能力が小さくなり、Ｍ
ＯＳトランジスタの電流のＯＮ／ＯＦＦを制御する電圧
に変化させるまでの時間は長くなり、結果として、貫通
電流が多くなってしまうことが指摘されるに到ってい
る。

【００１０】本発明は、このような事情に基づいてなさ
れたものであり、その目的は貫通電流が充分に抑制され
た電圧レベル変換器を備えた表示装置を提供することに
ある。

【００１１】

【課題を解決するための手段】本発明において開示され
る発明のうち、代表的なものの概要を簡単に説明すれ
ば、以下のとおりである。

【００１２】本発明による表示装置は、たとえば、絶縁
基板面にレベル変換回路を含む駆動回路を備え、前記レ
ベル変換回路は、多結晶シリコンを半導体層とするＭＩ
ＳＴＦＴから構成され、入力パルスの入力端子が第１の
容量を介してそれぞれゲート端子および第１の端子に接
続される第１のＮＭＩＳＴＦＴと第１のＰＭＩＳＴＦＴ
と、前記入力パルスの入力端子が第２の容量を介してそ
れぞれ第２の端子に接続される第２のＮＭＩＳＴＦＴと
第２のＰＭＩＳＴＦＴと、前記第１のＮＭＩＳＴＦＴと
第１のＰＭＩＳＴＦＴのゲート端子および第１の端子が
ゲート端子に接続される第３のＰＭＩＳＴＦＴと、前記
第２のＮＭＩＳＴＦＴと第２のＰＭＩＳＴＦＴの第２の
端子がゲート端子に接続される第３のＮＭＩＳＴＦＴ
と、前記第３のＰＭＩＳＴＦＴの第１の端子は前記第１
のＮＭＩＳＴＦＴの第２の端子と第１のＰＭＩＳＴＦＴ
の第２の端子と接続された高電圧電源供給配線側に接続
され、前記第３のＮＭＩＳＴＦＴの第２の端子は前記第
２のＮＭＩＳＴＦＴのゲート端子と第１の端子および前
記第２のＰＭＩＳＴＦＴのゲート端子と第１の端子と接
続された低電圧電源供給配線側に接続され、前記第３の
ＰＭＩＳＴＦＴの第２の端子と第３のＮＭＩＳＴＦＴの
第１の端子の接続点を出力端子とすることを特徴とする
ものである。

【００１３】このように構成された表示装置は、第３の
ＰＭＩＳＴＦＴと第３のＮＭＩＳＴＦＴのそれぞれのＯ
Ｎ状態およびＯＦＦ状態、およびＯＦＦ状態およびＯＮ
状態を同時に作動させることができるようになり、第３
のＰＭＩＳＴＦＴと第３のＮＭＩＳＴＦＴを通して流れ
る貫通電流を防止することができる。

【００１４】

【発明の実施の形態】以下、本発明による表示装置の実
施例について図面を用いて説明をする。 実施例１． 《全体構成》図２は本発明による液晶表示装置の全体を
示す概略構成図である。同図は実際の幾何学的配置に対
応させて描いた平面図となっている。同図において、液
晶を介して互いに対向配置される一対の透明基板のうち
一方のたとえばガラス基板からなる透明基板ＳＵＢ１が
ある。そして、この透明基板ＳＵＢ１の液晶側の面の周
辺を除く中央部（表示部ＡＲ）には、図中ｘ方向に延在
しｙ方向に並設される複数のゲート信号線ＧＬおよびｙ
方向に延在しｘ方向に並設される複数のドレイン信号線
ＤＬが形成されている。

【００１５】隣接する２本のゲート信号線ＧＬおよび隣
接する２本のドレイン信号線ＤＬとで囲まれる各領域は
画素領域を構成し、この画素領域には一方の側のゲート
信号線ＧＬからの走査信号の供給によって作動する薄膜
トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを
介して一方の側のドレイン信号線ＤＬからの映像信号が
供給される画素電極ＰＸとを備えている。

【００１６】すなわち、各ゲート信号線ＧＬにはたとえ
ば図２中上から下に順次走査信号（電圧）が供給され、
この走査信号によって薄膜トラジスタＴＦＴがＯＮする
ようになっている。そして、このタイミングにあわせて
各ドレイン信号線ＤＬから映像信号（電圧）が供給さ
れ、ＯＮ状態の前記薄膜トランジスタＴＦＴを介して画
素電極ＰＸに印加されるようになっている。

【００１７】なお、これら各画素電極ＰＸはたとえば透
明基板ＳＵＢ１に対向配置される他の透明基板の液晶側
の面において各画素領域に共通に形成された対向電極
（図示せず）との間に電界を発生せしめ、この電界が液
晶の光透過率を制御するようになっている。

【００１８】各ゲート信号線ＧＬはその一端側（図中左
側）において画素駆動用シフトレジスタ１に接続され、
この画素駆動用シフトレジスタ１によって前記各ゲート
信号線ＧＬに順次走査信号が供給されるようになってい
る。

【００１９】各ドレイン信号線ＤＬはその一端側（図中
上側）において、その一端側から順次に、Ｄ−Ａ変換回
路２、メモリ３、入力データ取り込み回路４、水平アド
レスデコーダ５が接続され、前記メモリには垂直アドレ
スデコーダ６、メモリ駆動用シフトレジスタ７が接続さ
れている。

【００２０】そして、このように構成された液晶表示装
置には、スタートパルスクロック信号、画素データ、水
平画素アドレス（Ｈ）、垂直画素アドレス（Ｖ）を含む
情報が入力されるようになっている。スタートパルスク
ロック信号はメモリ駆動用シフトレジスタ７および画素
駆動用シフトレジスタ１に、水平画素アドレス（Ｈ）は
水平アドレスデコーダ５に、画素データは入力データ取
込み回路４に、垂直画素アドレス（Ｖ）は垂直アドレス
デコーダ６に、それぞれ入力されるようになっている。

【００２１】そして、このような回路において、電圧の
レベルを変換することが必要な個所において、電圧レベ
ル変換器ＶＬＣが形成されている。図２においては、水
平画素アドレス（Ｈ）が入力される水平アドレスレコー
ダ５の前段に、画素データが入力される入力データ取込
み回路４の前段に、メモリ３とＤ−Ａ変換回路２との間
に、そして、画素駆動用シフトレジスタ１とゲート信号
線ＧＬとの間に形成されている。

【００２２】ここで、透明基板ＳＵＢ１の表面に形成さ
れる表示部ＡＲおよびその周辺の各回路は、フォトリソ
グラフィ技術による選択エッチングで所定のパターンに
形成された導電層、半導体層、および絶縁層等が積層さ
れて形成された薄膜トランジスタ（ＭＩＳＴＦＴ）、画
素電極、信号線等が形成されている。そして、この場合
の半導体層はたとえば多結晶のシリコン（ｐ−ＳＩ）で
形成されている。

【００２３】《レベル変換回路》図１（ａ）は前記レベ
ル変換器ＶＬＣの一実施例を示す回路図である。なお、
このレベル変換器ＶＬＣは図２に示したそれの全部に適
用されることはなく必要とされる部分、あるいは他の部
分に適用されるようにしてもよい。

【００２４】同図（ａ）において、まず、入力パルスＶ
ＩＮの入力端子が第１の容量Ｃ１を介してｎ型のＭＯＳ
トランジスタＮＭＯＳ１のゲート端子および第１の端子
（ソース端子およびドレイン端子のうち一方の端子をい
う）に接続され、ｐ型のＭＯＳトランジスタＰＭＯＳ１
のゲート端子および第１の端子に接続されている。

【００２５】また、入力パルスＶＩＮの入力端子が第２
の容量Ｃ２を介してｎ型のＭＯＳトランジスタＮＭＯＳ
２の第２の端子（ソース端子およびドレイン端子のうち
他方の端子をいう）に接続され、ｐ型のＭＯＳトランジ
スタＰＭＯＳ２の第２の端子に接続されている。

【００２６】そして、ｎ型のＭＯＳトランジスタＮＭＯ
Ｓ１とｐ型のＭＯＳトランジスタＰＭＯＳ１のそれぞれ
のゲート端子および第１の端子はｐ型のＭＯＳトラジス
タＰＭＯＳ３のゲート端子に接続されている。

【００２７】また、ｎ型のＭＯＳトランジスタＮＭＯＳ
２とｐ型のＭＯＳトランジスタＰＭＯＳ２のそれぞれの
第２の端子はｎ型のＭＯＳトラジスタＮＭＯＳ３のゲー
ト端子に接続されている。

【００２８】ｎ型のＭＯＳトランジスタＮＭＯＳ２とｐ
型のＭＯＳトランジスタＰＭＯＳ２のそれぞれの第２の
端子はｎ型のＭＯＳトランジスタＮＭＯＳ３のゲート端
子に接続されている。

【００２９】ｐ型のＭＯＳトランジスタＰＭＯＳ３の第
１の端子は、ｎ型のＭＯＳトランジスタＮＭＯＳ１の第
２の端子とｐ型のＭＯＳトランジスタＰＭＯＳ１の第２
の端子とに接続された高電圧電源供給配線ＶＤＤに接続
され、ｎ型のＭＯＳトランジスタＮＭＯＳ３の第２の端
子は、ｎ型のＭＯＳトランジスタＮＭＯＳ２のゲート端
子と第１の端子およびｐ型のＭＯＳトランジスタＰＭＯ
Ｓ２のゲート端子と第１の端子とに接続された低電圧電
源供給配線ＶＳＳに接続されている。本明細書では、上
述のＶＤＤとＶＳＳとは、配線の名称と、配線上の電位
とを示すものとする。

【００３０】このｐ型のＭＯＳトランジスタＰＭＯＳ３
とｎ型のＭＯＳトランジスタＮＭＯＳ３はコンプリメン
タリＭＯＳトランジスタ（ＣＭＯＳ）を構成し、ｐ型の
ＭＯＳトランジスタＰＭＯＳ３の第２の端子とｎ型のＭ
ＯＳトランジスタＮＭＯＳ３の第１の端子との接続点を
出力端子としている。

【００３１】次に、上述した電圧レベル変換器ＶＬＣの
動作について説明する。図１（ｂ）は入力パルスＶＩＮ
の波形および図１（ａ）に示したノードＮ２ないしＮ４
のそれぞれにおける信号波形を示したものである。

【００３２】入力パルスＶＩＮは容量Ｃ１、Ｃ２を介し
てそれぞれノードＮ２、Ｎ３と容量結合しており、入力
パルスＶＩＮの電圧変動±ΔＶにより、ノードＮ２、Ｎ
３はそれぞれ±ΔＶ（Ｎ２）、±ΔＶ（Ｎ３）の電位変
動を起こす。この際の電位変動ΔＶ（Ｎ２）、ΔＶ（Ｎ
３）は概ね次の式（１）、（２）で定まる。

【００３３】

【数１】 ΔＶ（Ｎ２）＝Ｃ１×ΔＶ／（Ｃ１＋Ｃ１Ｓ） ……（１）

【数２】 ΔＶ（Ｎ３）＝Ｃ２×ΔＶ／（Ｃ２＋Ｃ２Ｓ） ……（２） ここで、Ｃ１Ｓ、Ｃ２Ｓは各ノードＮ２、Ｎ３の全ての
容量から容量Ｃ１、Ｃ２を除いたもので、容量Ｃ１、Ｃ
２を有効容量とした場合のいわゆる寄生容量である。そ
して、以下の説明では次式（３）、（４）、（５）とな
るように回路定数が定められているとする。

【００３４】

【数３】 ΔＶ（Ｎ２）＝Ｖｔｈ（ＮＭＯＳ１）＋｜Ｖｔｈ（ＰＭＯＳ１）｜ ＋Ｖ１ｅｆｆ ……（３）

【数４】 ΔＶ（Ｎ３）＝Ｖｔｈ（ＮＭＯＳ２）＋｜Ｖｔｈ（ＰＭＯＳ２）｜ ＋Ｖ２ｅｆｆ ……（４）

【数５】 Ｖ１ｅｆｆ、Ｖ２ｅｆｆ＞０ ……（５） ここで、Ｖｔｈ（ａＭＯＳｂ）は、ａ（ａ：Ｐ又はＮ）
型のＭＯＳトランジスタｂ（個々のトランジスタを識別
する整数）の閾値電圧を示す。また、ゲート電極に印加
された電圧からそのＭＯＳトランジスタのしきい値電圧
を差し引いた電圧値を有効電圧と称し、Ｖ＊ｅｆｆと表
す。ここで、＊は、識別のための整数である。

【００３５】図１（ｂ）において、まず、ノードＮ１に
パルスＶＩＮが入力され、時間ｔ０からｔ１までの間
に、回路に電源を投入したとき、ノードＮ２は高電圧電
源電圧ＶＤＤよりも約｜Ｖｔｈ（ＰＭＯＳ１）｜の電圧
だけ低い状態にあり、ノードＮ３は低電圧電源電圧ＶＳ
Ｓよりも約｜Ｖｔｈ（ＰＭＯＳ２）｜の電圧だけ高い状
態にある。

【００３６】この際、ノードＮ２の電圧をゲート電圧と
するＰＭＯＳ３、およびノードＮ３の電圧をゲート電圧
とするＮＭＯＳ３のそれぞれの直列接続のトランジスタ
はいずれも弱いＯＮ状態になる可能性があり、これによ
り、高電圧電源電圧供給配線ＶＤＤからＰＭＯＳ３、Ｎ
ＭＯＳ３を介して高電圧電源電圧供給配線ＶＤＤから低
電圧電源電圧供給配線ＶＳＳに貫通電流が流れ、この電
流量によって出力が現れるノードＮ４における信号の電
圧が不安定となる畏れがある。

【００３７】このことは、電源の投入時、またはその直
後に入力パルスＶＩＮの電圧を変化させることによっ
て、ＰＭＯＳ３またはＮＭＯＳ３のいずれか一方をＯＦ
Ｆ状態にすることによって解決できる。

【００３８】そして、時間ｔ１で、入力パルスＶＩＮが
Ｌｏｗレベル（以下、’Ｌ’と称す）からＨｉｇｈレベ
ル（以下、’Ｈ’と称す）まで、＋ΔＶだけ電圧変動す
ると上述したように、容量Ｃ１、Ｃ２の容量結合によ
り、ノードＮ２、Ｎ３のそれぞれの電位はΔＶ（Ｎ
２）、ΔＶ（Ｎ３）分上昇する。

【００３９】この場合、ノードＮ２の電圧Ｖ（Ｎ２）は
上式（３）から、

【数６】 Ｖ（Ｎ２）＝ＶＤＤ＋ΔＶ（Ｎ２）−｜Ｖｔｈ（ＰＭＯＳ１）｜ ＝ＶＤＤ＋Ｖｔｈ（ＮＭＯＳ１）＋Ｖ１ｅｆｆ ……（６） となり、ＰＭＯＳ３は強いＯＦＦ状態となる。

【００４０】ノードＮ３の電圧Ｖ（Ｎ３）は上式（４）
から、

【数７】 Ｖ（Ｎ３）＝ＶＳＳ＋ΔＶ（Ｎ３）＋｜Ｖｔｈ（ＰＭＯＳ２）｜ ＝ＶＳＳ＋Ｖｔｈ（ＮＭＯＳ２）＋２｜Ｖｔｈ（ＰＭＯＳ２）｜ ＋Ｖ２ｅｆｆ ……（７） となり、ＮＭＯＳ３はＯＮ状態となる。このことから、
入力パルスＶＩＮが＋ΔＶ電圧変動することにより、Ｐ
ＭＯＳ３のＯＦＦ状態と、ＮＭＯＳ３のＯＮ状態がほぼ
同時に起こることになる。

【００４１】時間ｔ１からｔ２の間では、Ｖ（Ｎ２）は
ＶＤＤ＋Ｖｔｈ（ＮＭＯＳ１）＋Ｖ１ｅｆｆなので、Ｎ
ＭＯＳ１がＯＮ状態となりＶ（Ｎ２）は減少していく
が、Ｖ（Ｎ２）がＶＤＤ＋Ｖｔｈ（ＮＭＯＳ１）の電圧
付近でＮＭＯＳ１はカットオフされる。この時、ＰＭＯ
Ｓ３のゲート電圧はＶ（Ｎ２）＝ＶＤＤ＋Ｖｔｈ（ＮＭ
ＯＳ１）であり、ＰＭＯＳ３のソース電圧はＶＤＤであ
るため、ＰＭＯＳ３はＯＦＦ状態を維持する。

【００４２】同様に、Ｖ（Ｎ３）＝ＶＳＳ＋Ｖｔｈ（Ｎ
ＭＯＳ２）＋２｜Ｖｔｈ（ＰＭＯＳ２）｜＋Ｖ２ｅｆｆ
なので、ＰＭＯＳ２がＯＮ状態となってＶ（Ｎ３）は減
少していくが、ＶＳＳ＋｜Ｖｔｈ（ＰＭＯＳ２）｜の電
圧付近でＰＭＯＳ２はカットオフされる。

【００４３】この場合、｜Ｖｔｈ（ＰＭＯＳ２）｜≧Ｖ
ｔｈ（ＮＭＯＳ３）ならば、ＮＭＯＳ３はＯＮ状態を維
持し、｜Ｖｔｈ（ＰＭＯＳ２）｜＜Ｖｔｈ（ＮＭＯＳ
３）ならば、ＮＭＯＳ３はカットオフされ、ＯＦＦ状態
となる。

【００４４】ここで、｜Ｖｔｈ（ＰＭＯＳ２）｜≧Ｖｔ
ｈ（ＮＭＯＳ３）の場合を考える。ＰＭＯＳ３はＯＦＦ
状態を維持しているので、ＮＭＯＳ３はノードＮ４に蓄
えられた電荷Ｃ（Ｎ４）×（ＶＩＮＴ−ＶＳＳ）を（Ｖ
ＳＳ側に）ディスチャージできれば、ノードＮ４の電圧
Ｖ（Ｎ４）をＶＳＳにできることになる。ここで、Ｃ
（Ｎ４）はノードＮ４の静電容量、ＶＩＮＴはｔ１の時
刻におけるノードＮ４の電圧である。

【００４５】ＮＭＯＳ３のゲート電圧がＶ（Ｎ２）＝Ｖ
ＳＳ＋｜Ｖｔｈ（ＰＭＯＳ２）｜になったときの電流値
を次式（８）とし、

【数８】 Ｉ（ＮＭＯＳ３；Ｖｔｈ（ＰＭＯＳ２）） ……………（８） 少なくとも、次式（９）の条件を満たすように定数設定
すればノードＮ４の電圧Ｖ（Ｎ４）はＶＳＳになる。

【００４６】

【数９】 Ｉ（ＮＭＯＳ３；Ｖｔｈ（ＰＭＯＳ２））×（ｔ２−ｔ１） ≧Ｃ（Ｎ４）×（ＶＩＮＴ−ＶＳＳ） …………（９） また、次式（１０）に示す関係にあるなら、

【００４７】

【数１０】 ｜Ｖｔｈ（ＰＭＯＳ２）｜＜Ｖｔｈ（ＮＭＯＳ３） ……（１０） Ｖ（Ｎ２）＝Ｖｔｈ（ＮＭＯＳ３）の電圧になったとこ
ろで、ＮＭＯＳ３はカットオフされる。時間ｔ１からＮ
ＭＯＳ３がカットオフされるまでの時間をｔｅｆｆ１と
すると、ＰＭＯＳ３はＯＦＦ状態であるので、ＮＭＯＳ
３によりディスチャージされる電荷Ｑ’（１）は、次式
（１１）で与えられる。

【００４８】

【数１１】 Ｑ’（１）＝∫Ｉ（ｔ）ｄｔ …………（１１） ここで、Ｉ（ｔ）は、βＮをＮＭＯＳ３の電流変換係
数、Ｑ（ｔ）をノードＮ４の時間ｔでの電荷量、Ｃ（Ｎ
４）をノードＮ４の容量とすると、Ｑ（ｔ）／Ｃ（Ｎ
４）＜（Ｖ（Ｎ３）（ｔ）−Ｖｔｈ（ＮＭＯＳ２））の
とき、 Ｉ（ｔ）＝βＮ（（Ｖ（Ｎ３）（ｔ）−Ｖｔｈ（ＮＭＯ
Ｓ２））＊（Ｑ（ｔ）／Ｃ（Ｎ４））−（Ｑ（ｔ）／Ｃ
（Ｎ４））×（Ｑ（ｔ）／Ｃ（Ｎ４）））／２ Ｑ（ｔ）／Ｃ（Ｎ４）≧（Ｖ（Ｎ３）（ｔ）−Ｖｔｈ
（ＮＭＯＳ２））のとき、 Ｉ（ｔ）＝βＮ（（Ｖ（Ｎ３）（ｔ）−Ｖｔｈ（ＮＭＯ
Ｓ２））×（Ｖ（Ｎ３）（ｔ）−Ｖｔｈ（ＮＭＯＳ
２））／２ で与えられ、積分はｔ１からｔ１＋ｔｅｆｆ１までの時
間行うものとする。

【００４９】そして、Ｑ’（１）＝Ｑ（ｔ＝ｔ１）とな
るなら、ノードＮ４の電圧Ｖ（Ｎ４）はＶＳＳとなる。
逆に、上式（１１）のＱ’（１）をＱ（ｔ＝ｔ１）とお
いて式（１１）から求められる積分時間ｔｘがｔｘ≦ｔ
ｅｆｆ１ならば、ノードＮ４の電圧Ｖ（Ｎ４）をＶＳＳ
とできることになる。

【００５０】時間ｔ２で入力パルスＶＩＮが’Ｈ’か
ら’Ｌ’まで−ΔＶの電圧変動をすると、上述したよう
に、容量Ｃ１、Ｃ２の容量結合により、ノードＮ２、Ｎ
３の電位は、時間ｔ２の電位から、それぞれΔＶ（Ｎ
２）、ΔＶ（Ｎ３）下降する。この場合、ノードＮ３の
電圧Ｖ（Ｎ３）は上式（４）等から、次式（１２）とな
る。

【００５１】

【数１２】 Ｖ（Ｎ３）＝ＶＳＳ＋｜Ｖｔｈ（ＰＭＯＳ２）｜−ΔＶ（Ｎ３） ＝ＶＳＳ−Ｖｔｈ（ＮＭＯＳ２）−Ｖ２ｅｆｆ ………（１２） これにより、ノードＮ３の電圧Ｖ（Ｎ３）、すなわち、
ＮＭＯＳ３のゲート電圧はＮＭＯＳ３のソース電圧ＶＳ
ＳよりＶｔｈ（ＮＭＯＳ２）＋Ｖ２ｅｆｆだけ低い電位
となるので、ＮＭＯＳ３はＯＦＦ状態になる。ノードＮ
２の電圧Ｖ（Ｎ２）は上式（３）等から、次式（１３）
となる。

【００５２】

【数１３】 Ｖ（Ｎ２）＝ＶＤＤ＋｜Ｖｔｈ（ＮＭＯＳ１）｜−ΔＶ（Ｎ２） ＝ＶＤＤ−｜Ｖｔｈ（ＰＭＯＳ１）｜−Ｖ１ｅｆｆ ……（１３） これにより、ノードＮ２の電圧Ｖ（Ｎ２）、すなわち、
ＰＭＯＳ３のゲート電圧はＰＭＯＳ３のソース電圧ＶＤ
Ｄより｜Ｖｔｈ（ＰＭＯＳ１）｜＋Ｖ１ｅｆｆだけ低い
電位となるので、ＰＭＯＳ３はＯＮ状態になる。

【００５３】時間ｔ２からｔ３の間では、Ｖｔｈ（ＮＭ
ＯＳ２）≦Ｖｔｈ（ＮＭＯＳ２）＋Ｖ２ｅｆｆであれ
ば、ＮＭＯＳ２がＯＮ状態となりＶ（Ｎ３）は上昇して
いくが、ＶＳＳ−Ｖｔｈ（ＮＭＯＳ２）の電圧付近で、
ＮＭＯＳ２はカットオフされる。このため、ＮＭＯＳ３
はＯＦＦ状態を維持する。

【００５４】時間ｔ２において、上式（６）により、Ｐ
ＭＯＳ１のゲート電圧Ｖ（Ｎ２）はＰＭＯＳ１のソース
電圧ＶＤＤより｜Ｖｔｈ（ＰＭＯＳ１）｜＋Ｖ１ｅｆｆ
だけ低い電圧のため、ＰＭＯＳ１はＯＮ状態となり、Ｖ
（Ｎ２）の電圧は上昇していくが、Ｖ（Ｎ２）＝ＶＤＤ
−｜Ｖｔｈ（ＰＭＯＳ１）｜付近で、ＰＭＯＳ１はカッ
トオフされてＯＦＦ状態となる。このため、次式（１
４）の関係にあるならば、ＰＭＯＳ３はＯＮ状態を維持
する。

【００５５】

【数１４】 ｜Ｖｔｈ（ＰＭＯＳ１）｜≧｜Ｖｔｈ（ＰＭＯＳ３）｜ ………（１４） ＮＭＯＳ３はＯＦＦ状態を維持しているので、ＰＭＯＳ
３はノードＮ４に蓄えられた電荷Ｃ（Ｎ４）×（ＶＤＤ
−ＶＳＳ）を（ＶＤＤ側に）ディスチャージできれば、
ノードＮ４の電圧Ｖ（Ｎ４）をＶＤＤにできることにな
る。

【００５６】ＰＭＯＳ３のゲート電圧がＶ（Ｎ２）＝Ｖ
ＤＤ−｜Ｖｔｈ（ＰＭＯＳ１）｜になったときのＰＭＯ
Ｓ３の電流値を次式（１５）とし、

【数１５】 Ｉ（ＰＭＯＳ３；Ｖｔｈ（ＰＭＯＳ１）） …………（１５） 少なくとも、次式（１６）の条件を満たすように定数設
定すればノードＮ４の電圧Ｖ（Ｎ４）はＶＤＤになる。

【００５７】

【数１６】 Ｉ（ＰＭＯＳ３；Ｖｔｈ（ＰＭＯＳ１））×（ｔ３−ｔ２） ≧Ｃ（Ｎ４）×（ＶＤＤ−ＶＳＳ） …………（１６） また、｜Ｖｔｈ（ＰＭＯＳ１）｜＜｜Ｖｔｈ（ＰＭＯＳ
３）｜であるならば、ＰＭＯＳ３がカットオフされる場
合となる。時間ｔ２からＰＭＯＳ３がカットオフされる
までの時間をｔｅｆｆ２とすると、ＮＭＯＳ３はＯＦＦ
状態であるので、ＰＭＯＳ３によりディスチャージされ
る電荷Ｑ’（２）は、次式（１７）で与えられる。

【００５８】

【数１７】 Ｑ’（２）＝∫Ｉ（ｔ）ｄｔ …………（１７） ここで、Ｉ（ｔ）は、βＰをＰＭＯＳ３の電流係数、Ｑ
（ｔ）をノードＮ４の時間ｔでの電荷量、Ｃ（Ｎ４）を
ノードＮ４の容量とすると、ＰＭＯＳ３の電流Ｉ（ｔ）
は、Ｑ（ｔ）／Ｃ（Ｎ４）＜（Ｖ（Ｎ３）（ｔ）−｜Ｖ
ｔｈ（ＰＭＯＳ１）｜）のとき、 Ｉ（ｔ）＝βＰ（（Ｖ（Ｎ３）（ｔ）−｜Ｖｔｈ（ＰＭ
ＯＳ１）｜）（Ｑ（ｔ）／Ｃ（Ｎ４））−（Ｑ（ｔ）／
Ｃ（Ｎ４））×（Ｑ（ｔ）／Ｃ（Ｎ４）））／２ Ｑ（ｔ）／Ｃ（Ｎ４）≧（Ｖ（Ｎ３）（ｔ）−｜Ｖｔｈ
（ＰＭＯＳ１）｜）のとき、 Ｉ（ｔ）＝βＰ（（Ｖ（Ｎ３）（ｔ）−Ｖｔｈ（ＮＭＯ
Ｓ２））×（Ｖ（Ｎ３）（ｔ）−Ｖｔｈ（ＮＭＯＳ
２））／２ で与えられ、積分はｔ２からｔ２＋ｔｅｆｆ２までの時
間行うものとする。

【００５９】そして、Ｑ’（２）＝Ｑ（ｔ＝ｔ２）とな
るなら、ノードＮ４の電圧Ｖ（Ｎ４）はＶＤＤとなる。
逆に、上式（１７）のＱ’（２）をＱ（ｔ＝ｔ２）とお
いて求められる時間間隔ｔｘがｔｘ≦ｔｅｆｆ２なら
ば、ノードＮ４の電圧Ｖ（Ｎ４）をＶＤＤとすることが
できることになる。

【００６０】時間ｔ３で、再び入力パルスＶＩＮが’
Ｌ’から’Ｈ’まで＋ΔＶの電圧が変動すると、上述し
たように、容量Ｃ１、Ｃ２の容量結合により、ノードＮ
２、Ｎ３の電位は時間ｔ３の電位から、それぞれΔＶ
（Ｎ２）、ΔＶ（Ｎ３）上昇する。この場合、ノードＮ
２の電圧Ｖ（Ｎ２）は上式（３）等から、次式（１８）
となり、ＰＭＯＳ３は強いＯＦＦ状態となる。

【００６１】

【数１８】 Ｖ（Ｎ２）＝ＶＤＤ−｜Ｖｔｈ（ＰＭＯＳ１）｜＋ΔＶ（Ｎ２） ＝ＶＤＤ＋Ｖｔｈ（ＮＭＯＳ１）＋Ｖ１ｅｆｆ ………（１８） これにより、ノードＮ３の電圧Ｖ（Ｎ３）は上式（４）
等から、次式（１９）となり、ＮＭＯＳ３はＯＮ状態と
なる。

【数１９】 Ｖ（Ｎ３）＝ＶＳＳ−｜Ｖｔｈ（ＰＭＯＳ２）｜＋ΔＶ（Ｎ３） ＝ＶＳＳ＋Ｖｔｈ（ＮＭＯＳ２）＋Ｖ２ｅｆｆ ………（１９）

【００６２】時間ｔ３からｔ４の間では、Ｖ（Ｎ２）＝
ＶＤＤ＋Ｖｔｈ（ＮＭＯＳ１）＋Ｖ１ｅｆｆなので、Ｎ
ＭＯＳ１がＯＮ状態となりＶ（Ｎ２）は減少していく
が、Ｖ（Ｎ２）＝ＶＤＤ＋Ｖｔｈ（ＮＭＯＳ１）の電圧
付近で、ＮＭＯＳ１はカットオフされる。この時、ＰＭ
ＯＳ３のゲート電圧はＶ（Ｎ２）＝ＶＤＤ＋Ｖｔｈ（Ｎ
ＭＯＳ１）であり、ＰＭＯＳ３のソース電圧はＶＤＤで
あるため、ＰＭＯＳ３はＯＦＦ状態を維持する。

【００６３】同様に、｜Ｖｔｈ（ＰＭＯＳ２）｜≦Ｖｔ
ｈ（ＮＭＯＳ２）＋Ｖ２ｅｆｆであれば、ＰＭＯＳ２が
ＯＮ状態となりＶ（Ｎ３）は減少していくが、Ｖ（Ｎ
３）＝ＶＳＳ＋｜Ｖｔｈ（ＰＭＯＳ２）｜の電圧付近で
ＰＭＯＳ２はカットオフされる。

【００６４】この時、｜Ｖｔｈ（ＰＭＯＳ２）｜≧Ｖｔ
ｈ（ＮＭＯＳ３）ならば、ＮＭＯＳ３はＯＮ状態を維持
し、｜Ｖｔｈ（ＰＭＯＳ２）｜＜Ｖｔｈ（ＮＭＯＳ３）
ならば、Ｖ（Ｎ３）＝ＶＳＳ＋Ｖｔｈ（ＮＭＯＳ３）に
電圧降下したところで、ＮＭＯＳ３はカットオフされ、
ＯＦＦ状態となる。この場合、｜Ｖｔｈ（ＰＭＯＳ２）
｜とＶｔｈ（ＮＭＯＳ３）との関係は、時間ｔ１からｔ
２の間の動作で述べた説明と同様である。

【００６５】以下、順次これが繰り返されて動作し、図
１（ｂ）のＶ（Ｎ４）に示すように、ＶＤＤ−ＶＳＳの
振幅を有するパルスに電圧レベル変換され、図１（ｂ）
のＶ（Ｎ４）に示すように、ＶＤＤ−ＶＳＳの振幅をも
つ波形のパルスに電圧レベル変換されることになる。

【００６６】実施例２．図３は、本発明による液晶表示
装置に形成される電圧レベル変換器ＶＬＣの他の実施例
を示す回路図で、図１（ａ）と対応した図となってい
る。図１（ａ）と異なる構成は、出力端子と低電圧電源
供給配線ＶＳＳとの間に容量ＣＬを接続させていること
にある。このようにした場合に、図１（ａ）の回路と比
較して、その動作は定性的にはほぼ同じになる。

【００６７】ここで、簡単のため、図１（ａ）の回路の
動作説明における式（９）のＶＩＮＴをＶＤＤに変え、
Ｖ（Ｎ４）をＶＳＳに、また、式（１６）を、Ｖ（Ｎ
４）をＶＤＤにする条件と仮定する。

【００６８】まず、上式（９）は次式（２０）に、

【数２０】 Ｉ（ＮＭＯＳ３；Ｖｔｈ（ＰＭＯＳ２））×（ｔ２−ｔ１） ≧｛Ｃ（Ｎ４）＋ＣＬ｝×（ＶＤＤ−ＶＳＳ） ………（２０） 式（１６）は次式（２１）になる。

【数２１】 Ｉ（ＰＭＯＳ３；Ｖｔｈ（ＰＭＯＳ１））×（ｔ３−ｔ２） ≧｛Ｃ（Ｎ４）＋ＣＬ｝×（ＶＤＤ−ＶＳＳ） ………（２１） これらの式を負荷容量の式に変形する上式（２０）、
（２１）は、それぞれ次式（２２）、（２３）になる。

【００６９】

【数２２】 ＣＬ≦｛Ｉ（ＮＭＯＳ３；Ｖｔｈ（ＰＭＯＳ２））×（ｔ２−ｔ１ ）｝／（ＶＤＤ−ＶＳＳ）−Ｃ（Ｎ４） ………（２２）

【数２３】 ＣＬ≦｛Ｉ（ＰＭＯＳ３；Ｖｔｈ（ＰＭＯＳ１））×（ｔ３−ｔ２ ）｝／（ＶＤＤ−ＶＳＳ）−Ｃ（Ｎ４） ………（２３） 時間の式に変形すると、それぞれ次式（２４）、（２
５）となる。

【００７０】

【数２４】 （ｔ２−ｔ１）≧｛Ｃ（Ｎ４）＋ＣＬ｝×（ＶＤＤ−ＶＳＳ） ／（ＮＭＯＳ３；Ｖｔｈ（ＰＭＯＳ２）） ………（２４）

【数２５】 （ｔ３−ｔ２）≧｛Ｃ（Ｎ４）＋ＣＬ｝×（ＶＤＤ−ＶＳＳ） ／（ＰＭＯＳ３；Ｖｔｈ（ＰＭＯＳ１）） ………（２５） 電流の式に変形すると、それぞれ次式（２６）、（２
７）となる。

【００７１】

【数２６】 Ｉ（ＮＭＯＳ３；Ｖｔｈ（ＰＭＯＳ２）≧ ｛Ｃ（Ｎ４）＋ＣＬ｝×（ＶＤＤ−ＶＳＳ）／（ｔ２−ｔ１） ………（２６）

【数２７】 Ｉ（ＰＭＯＳ３；Ｖｔｈ（ＰＭＯＳ１）≧ ｛Ｃ（Ｎ４）＋ＣＬ｝×（ＶＤＤ−ＶＳＳ）／（ｔ３−ｔ２） ………（２７）

【００７２】この場合、上式（２０）から（２７）にお
いて、右辺側を固定値と考えると、式（２２）、（２
３）において負荷容量の値が、式（２４）、（２５）に
おいて最大周波数が、式（２６）、（２７）においてＭ
ＯＳトランジスタの電流値すなわちゲートの寸法が、そ
れぞれ制限を受けることになる。このことは、負荷（容
量）によって、本実施例の電圧レベル変換回路の定数を
個々に設定、あるいは確認する煩わしさがともなうこと
になる。

【００７３】図４（ａ）は、これに鑑みてなされた電圧
レベル変換器ＶＬＣの他の実施例を示す回路図で、図４
（ｂ）は、その回路の各ノードにおけるパルス波形の模
式図を示している。図４（ａ）は、図３に対応した図と
なっており、ノードＮ４を入力とするＣＭＯＳインバー
タと、このＣＭＯＳインバータの出力ノードＮ５に負荷
容量ＣＬを加えた構成となっている。

【００７４】すなわち、まず、第１の端子が高電圧電源
供給配線ＶＤＤに接続されたｐ型のＭＯＳトランジスタ
ＰＭＯＳ４と、第２の端子が低電圧電源供給配線ＶＳＳ
に接続されたｎ型のＭＯＳトランジスタＮＭＯＳ４とが
備えられている。これらｐ型のＭＯＳトランジスタＰＭ
ＯＳ４とｎ型のＭＯＳトランジスタＮＭＯＳ４のゲート
端子はｐ型のＭＯＳトランジスタＰＭＯＳ３の第２の端
子とｎ型のＭＯＳトランジスタＮＭＯＳ４の第１の端子
の接続点に接続されている。

【００７５】そして、ｐ型のＭＯＳトランジスタＰＭＯ
Ｓ４の第２の端子とｎ型のＭＯＳトランジスタＮＭＯＳ
４の第１の端子の接続点を出力端子として構成し、この
出力端子と低電圧電源供給配線ＶＳＳとの間には容量Ｃ
Ｌが接続されている。上記回路の動作において、ＶＩ
Ｎ、Ｖ（Ｎ２）、Ｖ（Ｎ３）、Ｖ（Ｎ４）の電圧時間変
動は実施例１で説明したとおりである。

【００７６】そして、Ｖ（Ｎ４）はＣＭＯＳインバータ
（ＰＭＯＳ４、ＮＭＯＳ４）の入力パルスとなり、ノー
ドＮ５は図４（ｂ）に示すような電圧時間変動となり、
パルスが負荷容量ＣＬの充電電圧となる。この場合、こ
の回路のディスチャージすべき負荷容量は、前記ＣＭＯ
Ｓインバータ（ＰＭＯＳ４、ＮＭＯＳ４）のゲート容
量、およびノードＮ４の配線容量等の寄生容量に限定さ
れる。

【００７７】これは、一般的には、負荷容量ＣＬよりも
小さな負荷とでき、各要素の設計定数を現実的な値にす
ることができる。さらに、たとえば実施例１の場合と比
較して同一の回路定数での用途範囲が広くなる効果も有
する。

【００７８】実施例３．図５は、レベル変換回路の他の
実施例を示す回路図を示す図で、図４（ａ）と対応した
図となっている。図４（ａ）の場合と比較して異なる部
分は、ｐ型のＭＯＳトランジスタＰＭＯＳ５およびｎ型
のＭＯＳトランジスタＮＭＯＳ５からなるＣＭＯＳをさ
らに一段追加した構成とし、その出力端子と低電圧電源
供給配線ＶＳＳとの間に容量ＣＬを接続させた構成とな
っている。なお、図５においてＣ５はノードＮ５の配線
容量等の寄生容量を示す。ノードＮ６が出力端子を形成
している。このような構成からなる回路は負荷容量が大
きい場合に効果的となる。さらに、このような趣旨か
ら、図６に示すように、ｐ型のＭＯＳトランジスタＰＭ
ＯＳ６およびｎ型のＭＯＳトランジスタＮＭＯＳ６から
なるＣＭＯＳをさらに一段追加し、その出力端子と低電
圧電源供給配線ＶＳＳとの間に容量ＣＬを接続させた構
成とするようにしてもよいことはもちろんである。な
お、図６において、Ｃ６はノードＮ６の配線容量等の寄
生容量を示す。ノードＮ７が出力端子を形成している。

【００７９】実施例４．図７（ａ）は、本発明による液
晶表示装置の基板面に形成される電圧レベル変換器の他
の実施例を示す回路図である。同図（ａ）は、上述した
構成の電圧レベル変換器ＶＬＣを多段（２段）に接続し
たものであり、具体的には、図１（ａ）に示した回路を
前段に、図４（ａ）に示した回路を後段にし、それらの
回路の間にＣＭＯＳ（ＰＭＯＳ４、ＮＭＯＳ４）を介在
させて接続したものである。ノードＮ９が出力端子を形
成している。図７（ｂ）は、入力パルスＶＩＮ、上記回
路のノードＮ２ないしＮ８におけるそれぞれの電圧波形
Ｖ（Ｎ２）ないしＶ（Ｎ８）を示している。上記回路の
動作において、Ｖ（Ｎ５）までの信号波形は実施例２に
説明した内容と同じである。図７において、Ｃ１１、Ｃ
１２、Ｃ１１Ｓ、Ｃ１２Ｓは、図４（ａ）における容量
Ｃ１、Ｃ２、Ｃ１Ｓ、Ｃ２Ｓに対応する。また、Ｃ８
は、ノードＮ８に形成される寄生容量を示す。

【００８０】そして、Ｖ（Ｎ５）に対するＮ６およびＮ
７の各電圧Ｖ（Ｎ６）、Ｖ（Ｎ７）の時間変化は、図４
（ａ）におけるＶＩＮに対してのＶ（Ｎ２）、Ｖ（Ｎ
３）の反応と同様であるが、上式（１）、（２）、
（３）、（４）、（５）を満たす範囲で、通常、次式
（２８）に示す関係があるのに対して、

【数２８】 ＶＩＮ《ＶＤＤ ………（２８） 次式（２９）、（３０）が成立するので、

【数２９】 Ｖ（Ｎ５）ｍａｘ＝ＶＤＤ ………（２９）

【数３０】 Ｖ（Ｎ５）ｍｉｎ＝ＶＳＳ ………（３０）

【００８１】たとえばＰＭＯＳ３、ＮＭＯＳ３の対と、
ＰＭＯＳ１３、ＮＭＯＳ１３の対の定数が同じとする
と、より大きな有効ゲート（ピーク）電圧と、長いｔｅ
ｆｆが得られるようになる。すなわち、より大きな負
荷、換言すれば、より駆動能力のあるＣＭＯＳインバー
タ（ＰＭＯＳ１４、ＮＭＯＳ１４）を駆動できるように
なり、さらに大きな負荷容量ＣＬを駆動させることがで
きる。

【００８２】また、Ｖ（Ｎ６）、Ｖ（Ｎ７）がＰＭＯＳ
１３、ＮＭＯＳ１３それぞれのしきい値を超えた時点
で、対になるトランジスタのＯＮ／ＯＦＦが完全に切り
替わるので、通常のＣＭＯＳインバータよりも短い時間
遅れで、パルス信号を次段に送ることができるようにな
る。

【００８３】実施例５．上述した各実施例では、入力パ
ルスＶＩＮの入力端子と高電圧電源供給配線ＶＤＤとの
間に、容量Ｃ１とｎ型のＭＯＳトランジスタＮＭＯＳ１
が直列接続されているが、このうちｎ型のＭＯＳトラン
ジスタＮＭＯＳ１はダイオードの機能をもたせているも
のである。このため、たとえば図１（ａ）の回路の場合
を例にとると、図８（ａ）に示すように、ｎ型のＭＯＳ
トランジスタＮＭＯＳ１を陰極を高電圧電源供給配線Ｖ
ＤＤ側としたダイオードＤ１に置き換えることができ
る。

【００８４】同様に、上述した各実施例では、入力パル
スＶＩＮの入力端子と低電圧電源供給配線ＶＳＳとの間
に、容量Ｃ２とｐ型のＭＯＳトランジスタＰＭＯＳ２が
直列接続されているが、このうちｎ型のＭＯＳトランジ
スタＮＭＯＳ２はダイオードの機能をもたせているもの
である。このため、やはり図１（ａ）の回路の場合を例
にとると、図８（ｂ）に示すように、ｎ型のＭＯＳトラ
ンジスタＮＭＯＳ２を陽極を低電圧電源供給配線ＶＳＳ
側としたダイオードＤ２に置き換えることができる。ま
た、図８（ｃ）に示すように、前記ｎ型のＭＯＳトラン
ジスタＮＭＯＳ１をダイオードＤ１に置き換えるととも
に、ｎ型のＭＯＳトランジスタＮＭＯＳ２をダイオード
Ｄ２に置き換えるようにしてもよいことはもちろんであ
る。

【００８５】さらに、上述した実施例では、図８（ｄ）
に示すように、ｐ型のＭＯＳトランジスタＰＭＯＳ１お
よびｐ型のＭＯＳトランジスタＰＭＯＳ２を、それぞれ
抵抗Ｒ１とダイオードＤ３との直列接続体、および抵抗
Ｒ２とダイオードＤ４との直列接続体に置き換えるよう
にしてもよい。この場合、ｐ型のＭＯＳトランジスタＰ
ＭＯＳ１およびｐ型のＭＯＳトランジスタＰＭＯＳ２の
うちいずれか一方のみを抵抗Ｒ１とダイオードＤ１との
直列接続体に置き換えるようにしてもよいことはいうま
でもない。

【００８６】また、たとえば図１（ａ）の回路におい
て、ＮＭＯＳ２およびＰＭＯＳ２のゲート端子は低電圧
電源供給配線ＶＳＳ側に接続されたものである。しか
し、図９（ａ）に示すように、ＮＭＯＳ２およびＰＭＯ
Ｓ２の低電圧電源供給配線ＶＳＳ側に接続された端子と
異なる他方の端子に接続させるようにしてもよい。同様
に、たとえば図１（ａ）の回路において、ＮＭＯＳ１お
よびＰＭＯＳ１のゲート端子は高電圧電源供給配線ＶＤ
Ｄ側に接続された端子と異なる他方の端子側に接続され
たものである。しかし、図９（ｂ）に示すように、高電
圧電源供給配線ＶＤＤ側に接続させるようにしてもよ
い。さらに、図９（ｃ）は、図９（ａ）に示した構成と
図９（ｂ）に示した構成をともに採用した構成となって
おり、このようにしてもよいことはもちろんである。

【００８７】実施例６．図１０（ａ）は本発明による液
晶表示装置に形成される電圧レベル変換器ＶＬＣの他の
実施例を示す回路図である。同図（ａ）において、ま
ず、入力パルスＶＩＮの入力端子にｎ型のＭＯＳトラン
ジスタＮＭＯＳ１の第１の端子が、また、ｎ型のＭＯＳ
トランジスタＮＭＯＳ２の第１の端子が接続されてい
る。ｎ型のＭＯＳトランジスタＮＭＯＳ１およびｎ型の
ＭＯＳトランジスタＮＭＯＳ２のそれぞれのゲート端子
には一定のバイアス電圧ＶＢＩＡＳが供給されるように
なっている。

【００８８】ｎ型のＭＯＳトランジスタＮＭＯＳ１の第
２の端子はｎ型のＭＯＳトランジスタＮＭＯＳ３のゲー
ト端子および容量ＣＢの第１の端子に接続されている。
ｎ型のＭＯＳトランジスタＮＭＯＳ３の第２の端子は高
電圧電源供給配線ＶＤＤに接続され、また第１の端子は
前記ｎ型のＭＯＳトランジスタＮＭＯＳ２の第２の端子
に接続されている。このｎ型のＭＯＳトランジスタＮＭ
ＯＳ２の第２の端子とｎ型のＭＯＳトランジスタＮＭＯ
Ｓ３の第１の端子の接続点は、前記容量ＣＢの第２の端
子に接続されているとともに、出力端子（Ｎ２）を構成
するようになっている。

【００８９】なお、この図では、抵抗容量負荷として、
出力端子（Ｎ２）とグランドとの間に負荷抵抗ＲＬと負
荷容量ＣＬとの直列接続体が接続されている。なお、図
中、破線で示された容量ＣＳは、容量ＣＢ以外の他の容
量、たとえばＮＭＯＳ３のゲート容量、ＮＭＯＳ１のソ
ース容量、あるいはノードＮ１における配線容量等を含
めた寄生容量を示している。

【００９０】図１０（ｂ）は、上記回路の動作を示すタ
イムチャートで、横軸に時間をとった各ノードの信号パ
ルスを示した図である。まず、入力パルスＶＩＮは、そ
の最大電圧をＶＨ、最小電圧をＶＬとする。ここで、Ｖ
Ｈは最大電源電圧ＶＤＤの半分、すなわち、次式（３
１）に示す関係にあるものとし、ＶＬは簡単のため接地
レベル（ＧＮＤ）とする。

【００９１】

【数３１】 ＶＨ＝ＶＤＤ／２ ………（３１） そして、バイアス電圧ＶＢＩＡＳはＶＨと等しいものと
し、次式（３２）に示す関係にあるものとする。

【００９２】

【数３２】 ＶＢＩＡＳ＝ＶＨ＝ＶＤＤ／２………（３２） また、各ｎ型のＭＯＳトランジスタＮＮＭＯＳ１〜３の
しきい値は等しいものとし、その値をＶｔｈとする。こ
こでは、次式（３３）の関係があるものとして以下説明
する。

【００９３】

【数３３】 Ｖｔｈ＝ＶＨ／３＝ＶＤＤ／６………（３３） 時間ｔ１で、入力パルスＶＩＮのレベルがＬｏｗレベル
（以下、’Ｌ’と称す）からＨｉｇｈレベル（以下、’
Ｈ’と称す）に変化すると、ＮＭＯＳ１を通って、ノー
ドＮ１の電圧ＶＮ１は、次式（３４）に示す値にまで上
昇する。

【００９４】

【数３４】 ＶＮ１＝ＶＨ−Ｖｔｈ………（３４） この際、同時に、ＮＭＯＳ３もＯＮ状態にあるので、ノ
ードＮ２の電圧ＶＮ２も上式（３４）に示される電圧に
向かって上昇を始める。

【００９５】この時、ノードＮ２は、負荷抵抗ＲＬ、ノ
ードＮ３、負荷容量ＣＬとからなる負荷回路と接続され
ているので、ノード２の電圧上昇はノードＮ１よりも遅
いものと仮定する。また、ノードＮ１の電圧ＶＮ１がＶ
Ｈ−Ｖｔｈとなり、ＮＭＯＳ１がカットオフされた際の
ノードＮ２の電圧をＶＮ２０とし、次式（３５）の条件
が満たされているものとする。

【００９６】

【数３５】 ＶＮ１−ＶＮ２０＝ＶＨ−Ｖｔｈ−ＶＮ２０＝Ｖｔｈ＋α ………（３５） この時、ＮＭＯＳ３は、そのゲート電圧がＶＮ１で、ド
レイン電圧がＶＤＤ、ソース電圧がＶＮ２０であるか
ら、ＯＮ状態となる。

【００９７】ノード２の電圧ＶＮ２がＶＨ−Ｖｔｈの電
位になるまでは、ＮＭＯＳ２とＮＭＯＳ３の両方から電
流が流れ込んで、ノードＮ２の電位ＶＮ２を引き上げる
ようになる。そして、ＶＮ２＝ＶＨ−Ｖｔｈになると、
ＮＭＯＳ２はカットオフされて電流は止まる。しかし、
この際、先にカットオフされてフローティングノードと
なっているノードＮ１は容量ＣＢを介してノードＮ２と
容量結合されているので、Ｎ２の電圧上昇にともない電
圧ＶＮ１が上昇する。

【００９８】ノード２の電圧ＶＮ２がＶＨ−Ｖｔｈの電
位になった時点でのノードＮ１の電圧ＶＮ１１は、ほ
ぼ、次式（３６）で与えられ、

【数３６】 ＶＮ１１＝ＶＨ−Ｖｔｈ＋（Ｖｔｈ＋α）×ＣＢ／（ＣＢ＋ＣＳ） ………（３６） ここで、次式（３７）が満たされていればＮＭＯＳ３は
ＯＮ状態を維持する。

【００９９】

【数３７】 ＶＮ１１−（ＶＨ−Ｖｔｈ）＝（Ｖｔｈ＋α）×ＣＢ／（ＣＢ＋Ｃ Ｓ）＝Ｖｔｈ＋β ………（３７） このため、ＮＭＯＳ３を通じて、電源電圧から電流の流
れ込みがつづき、ノードＮ２の電圧は上昇を続ける。そ
して、ＶＮ２＝ＶＨ−Ｖｔｈ以降の電圧上昇分をΔＶと
すると、この際のノードＮ１の電圧ＶＮ１Δは次式（３
８）で示され、

【０１００】

【数３８】 ＶＮ１Δ＝ＶＮ１１＋ΔＶ×ＣＢ／（ＣＢ＋ＣＳ） ＝ＶＨ−Ｖｔｈ＋（Ｖｔｈ＋α＋ΔＶ）×ＣＢ／（ＣＢ＋ＣＳ） ………（３８） この式（３８）からノードＮ２の電圧ＶＮ２＝ＶＨ−Ｖ
ｔｈ＋ΔＶを引いた値ＶＮ１Δ−ＶＮ２が次式（３９）
に示す条件を満たしている範囲では、ＮＭＯＳ３はＯＮ
状態を維持することになる。

【０１０１】

【数３９】 ＶＮ１Δ−ＶＮ２＝（Ｖｔｈ＋α＋ΔＶ）×ＣＢ／（ＣＢ＋ＣＳ） −ΔＶ＞Ｖｔｈ ………（３９） この式（３９）において、次式（４０）に示すように、

【数４０】 ΔＶ＝ＶＤＤ−（ＶＨ−Ｖｔｈ） ………（４０） と置き換えた次式（４１）が満たされるならば、

【数４１】 （Ｖｔｈ＋α＋ＶＤＤ−（ＶＨ−Ｖｔｈ）） ×ＣＢ／（ＣＢ＋ＣＳ）−（ＶＤＤ−（ＶＨ−Ｖｔｈ））＞Ｖｔｈ …（４１） ノードＮ２の電圧ＶＮ２はＶＤＤの電圧まで上昇するこ
とになる。

【０１０２】このノードＮ２の電圧上昇が、ノードＮ１
よりも遅いことが、本実施例の回路の本質であり、換言
すれば、このような動作となるように回路定数、特に、
各トランジスタのサイズ、並びに結合容量ＣＢを設定す
る必要がある。

【０１０３】上述した説明では、しきい値電圧Ｖｔｈは
常時一定として説明をしたが、基板効果等により、各電
圧の変動に対するしきい値電圧の変化を無視できない場
合等は、その折々でのＶｔｈを用いる必要がある。

【０１０４】時間ｔ２で、入力パルスＶＩＮの電圧レベ
ルが’Ｈ’から’Ｌ’に変化すると、入力パルスＶＩＮ
の電圧は、ＮＭＯＳ１とＮＭＯＳ２のソース電位とな
り、この際、２つのトランジスタＮＭＯＳ１とＮＭＯＳ
２とのゲート電圧はいずれもＶＢＩＡＳであるから、各
トランジスタはいずれもＯＮ状態となり、ノードＮ１に
蓄えられた電荷はＮＭＯＳ１を通って入力パルスＶＩＮ
の入力端子側にディスチャージされる。

【０１０５】先の説明から、ノードＮ１に蓄えられた電
荷のディスチャージは速いので、このディスチャージに
よりＮＭＯＳ３はＯＦＦ状態となり、ＶＤＤからの電荷
供給（電流）は止まる。ノードＮ２、Ｎ３に蓄えられた
電荷は、ＮＭＯＳ２を通って入力パルスＶＩＮの入力端
子側にディスチャージされ、ノードＮ１、Ｎ２、Ｎ３に
おける電位ＶＮ１、ＶＮ２、ＶＮ３はいずれもＶＬ（＝
ＧＮＤ）となリ、以下同様の動作が繰り返される。

【０１０６】実施例７．図１１（ａ）は、本発明による
液晶表示装置に形成される電圧レベル変換器ＶＬＣの他
の実施例を示す回路図で、図１０（ａ）に対応した図と
なっている。図１０（ａ）の場合と比較して異なる構成
は、ｎ型のＭＯＳトランジスタＮＭＯＳ２のゲート端子
には一定電圧ＶＢＩＡＳではなく、入力パルスＶＩＮと
逆相の関係にあるパルスＶＩＮｉｎｖｅｒｔが入力され
る構成となっていることにある。上記では、逆相を示す
際、ＶＩＮの後にｉｎｖｅｒｔを付けているが、本明細
書では、文字上に横線を記載することで示す場合もあ
る。

【０１０７】以下、上述した回路の動作を図１１（ｂ）
を用いて説明する。時間ｔ１で、入力パルスＶＩＮが’
Ｌ’から’Ｈ’に変化し、ＮＭＯＳ１を通してノードＮ
１の電圧ＶＮ１は次式（４２）に示す値まで上昇する。

【０１０８】

【数４２】 ＶＮ１＝ＶＨ−Ｖｔｈ ………（４２） ＮＭＯＳ２のゲートには逆相のＶＩＮｉｎｖｅｒｔが入
力されているので、この時、ＮＭＯＳ２はＯＦＦ状態と
なり、ＮＭＯＳ２を通してのノードＮ２の電圧上昇は起
こらない。そして、次式（４３）が満たされていれば、
ＮＭＯＳ３はＯＮ状態となり、ノードＮ２の電圧は上昇
し始める。

【０１０９】

【数４３】 ＶＮ１＝ＶＨ−Ｖｔｈ ………（４３） 簡単のため、ＶＮ１が上式（４３）で与えられる電圧に
なるまでのＮＭＯＳ３を通じてのノードＮ２の電圧上昇
を無視し、以降のＶＮ２の電圧上昇分をΔＶとすると、
この際のノードＮ１の電圧ＶＮ１Δは、次式（４４）と
なる。

【０１１０】

【数４４】 ＶＮ１Δ＝ＶＮ１＋ΔＶ×ＣＢ／（ＣＢ＋ＣＳ） ＝ＶＨ−Ｖｔｈ＋ΔＶ×ＣＢ／（ＣＢ＋ＣＳ） ………（４４） この式（４４）からノードＮ２の電圧ＶＮ２＝ΔＶを引
いた値ＶＮ１Δ−ＶＮ２が次式（４５）の条件を満たし
ている範囲では、ＮＭＯＳ３はＯＮ状態を維持すること
になる。

【０１１１】

【数４５】 ＶＮ１Δ−ＶＮ２＝ＶＨ−Ｖｔｈ＋ΔＶ×ＣＢ／（ＣＢ＋ＣＳ） −ΔＶ＞Ｖｔｈ ………（４５） この式（４５）において、次式（４６）による置き換え
を行う、

【数４６】 ΔＶ＝ＶＤＤ ………（４６） これにより得られる次式（４７）が満たされるならば、
ＶＮ２はＶＤＤの電圧まで上昇することになる。

【数４７】 ＶＨ−Ｖｔｈ＋ＶＤＤ×ＣＢ／（ＣＢ＋ＣＳ） −ＶＤＤ＞Ｖｔｈ ………（４７） その後の動作は実施例６に示した動作と同様であり、図
１１（ｂ）に示すように、電圧レベル変換されたパルス
が得られる。また、図１１（ａ）に示す本実施形態で
は、図１１（ｃ）の如く、ＮＭＯＳ２のソース端子をＶ
ＳＳとすることも可能である。

【０１１２】実施例８．図１２（ａ）は本発明による液
晶表示装置に形成される電圧レベル変換器ＶＬＣの他の
実施例を示す図で、図１０（ａ）および図１１（ａ）に
対応した図となっている。図１０（ａ）および図１１
（ａ）の構成と異なる部分は、ｎ型のＭＯＳトランジス
タＮＭＯＳ１のゲート端子を一定電圧ＶＢＩＡＳへの直
接の接続に代えて抵抗ＲＳＰを介しての接続とし、さら
に、ｎ型のＭＯＳトランジスタＮＭＯＳ１のゲート端子
は入力パルスＶＩＮの入力端子と容量ＣＳＰによって容
量結合されている構成となっている。

【０１１３】以下、上述した回路の動作を図１２（ｂ）
を用いて説明する。時間ｔ１で、入力パルスＶＩＮが’
Ｌ’から’Ｈ’へ変化したとき、この電圧変化が容量Ｃ
ＰＳによってノードＮ４に伝わる。この時、ノードＮ４
すなわちＮＭＯＳ１のゲートの変化電圧が、概ね、次式
（４８）で与えられる。

【０１１４】

【数４８】 ΔＶ＝ＶＨ×ＣＳＰ／（ＣＳＰ＋ＣＳ４） ………（４８） ここで、ＣＳ４はノードＮ４に形成されている容量から
前記容量ＣＳＰを除いた寄生容量分を表している。この
ため、ノードＮ４の電圧ＶＮ４は次式（４９）となる。

【０１１５】

【数４９】 ＶＮ４＝ＶＢＩＡＳ＋ΔＶ ………（４９） この後、ＶＢＩＡＳより高い電圧分の電荷は抵抗ＲＳＰ
を通じてバイアス電圧ＶＢＩＡＳ側にディスチャージさ
れるが、その際の時定数は、概ね、次式（５０）のよう
になる。

【０１１６】

【数５０】 τ＝ＲＳＰ×（ＣＳＰ＋ＣＳ４） ………（５０） ＮＭＯＳ１がＯＮ状態となり、ノードＮ１の電圧ＶＮ１
が上昇し、次式（５１）の値となったところで、ＮＭＯ
Ｓ１はカットオフされてＯＦＦ状態となる。

【０１１７】

【数５１】 ＶＮ４−ＶＮ１＝Ｖｔｈ ………（５１） ノードＮ１の電圧ＶＮ１が上式（５１）の条件を満たす
までの時間をｔｃｇとすると、この時のノードＮ４の電
圧ＶＮ４は概ね次式（５２）で与えられる。

【数５２】 ＶＮ４＝ＶＢＩＡＳ＋ΔＶ×ｅｘｐ（−ｔｃｇ／τ） ………（５２）

【０１１８】いずれにせよ、ＶＮ４＞ＶＢＩＡＳなの
で、上式（５２）の値になるまでのＮＭＯＳ１のゲート
電圧はＶＢＩＡＳ＝１／２ＶＤＤとしても、実施例７に
説明した場合よりも電流量が多い（ＯＮ抵抗が小さい）
ため、ノードＮ１にチャージされる電荷が多く、したが
って、ノードＮ２の電圧ＶＮ２の電圧は実施例７に説明
した式（４２）のＶＮ１よりも高くなる。さらに、上式
（５２）で与えられるＶＮ４が、次式（５３）を満たす
ように、ＣＳＰ、ＲＳＰを設定すればＶＮ１＝ＶＨとす
ることもできる。

【０１１９】

【数５３】 ＶＮ４＝ＶＢＩＡＳ＋ΔＶ×ｅｘｐ（−ｔｃｇ／τ）≧Ｖｔｈ ………（５３） 簡単のため、ＶＨ１＝ＶＨが満たされる条件で、かつｔ
ｃｇまでのＮＭＯＳ３の電流によるノードＮ２の電圧上
昇が無視できると仮定すると、その後は、ＮＭＯＳ３を
通じてのノードＮ２へのチャージによるＶＮ２の上昇分
ΔＶＮ２により、次式（５４）となり、実施例７で説明
した式（４４）と比較してＶｔｈ分だけ電圧が高くな
る。

【０１２０】

【数５４】 ＶＮ１＝ＶＨ＋ΔＶＮ２×ＣＢ／（ＣＢ＋ＣＳ） ………（５４） これは、ＮＭＯＳ３のゲート電圧が実施例７のそれより
高いことを意味し、結果として、ＮＭＯＳ３を通じてノ
ードＮ２をチャージする電流が多くなるため、ＶＮ２の
上昇速度が上がることを意味する。したがって、より短
時間でレベル変換できることになり、より高速のパルス
に対応できることになる。

【０１２１】実施例９．図１３（ａ）は本発明による液
晶表示装置に形成される電圧レベル変換器の他の実施例
を示す回路図である。同図（ａ）は、図１１（ａ）に示
す回路を２段に接続させ、前段のｎ型のＭＯＳトランジ
スタＮＭＯＳ１に対応する、後段のトランジスタ（図１
３（ａ）ではｎ型のＭＯＳトランジスタＮＭＯＳ４）の
ゲート端子を高電圧電源供給配線ＶＤＤ側に接続させた
構成となっている。ここで、ＣＢ１とＣＢ２とは、図１
１（ａ）のＣＢに対応し、ＣＳ１とＣＳ２とは、ノード
Ｎ１とＮ２との寄生容量である。このように構成された
電圧レベル変換器は、出力ＭＯＳ（ｎ型のＭＯＳトラン
ジスタＮＭＯＳ６）の実効ＯＮ抵抗を下げ、負荷回路充
電速度を向上させることができるようになる。

【０１２２】図１３（ｂ）は上述した回路の動作を示す
タイミングチャートを示し、また、図１３（ｃ）はノー
ドＮ１、Ｎ２の電位変化を示し、図１３（ｄ）はノード
Ｎ３、Ｎ４の電位変化を示している。時間ｔＡで入力パ
ルスＶＩＮが’Ｌ’から’Ｈ’になると、ノードＮ１が
充電され始め、電位が上昇する。これによりノードＮ１
の電圧ＶＮ１がＮＭＯＳ３のＶｔｈまで上昇すると、Ｎ
ＭＯＳ３がＯＮ状態になり、ノードＮ２の電位ＶＮ２が
上昇しはじめる。

【０１２３】ＮＭＯＳ１はＶＮ１＝ＶＢＩＡＳ−Ｖｔｈ
でターンオフし、入力パルスＶＩＮの入力端子との電気
的接続が遮断される。この際のノードＮ２の電位ＶＮ２
の電位をＶ１とする。上述の説明と同様、ΔＶ１＝ＶＢ
ＩＡＳ−Ｖｔｈ−Ｖ１とし、ΔＶ１＞Ｖｔｈならば、Ｎ
ＭＯＳ３はＯＮ状態を維持し、次式（５５）が満たされ
るなら、ＶＮ２はＶＤＤまで上昇する。

【０１２４】

【数５５】 ＶＢＩＡＳ−Ｖｔｈ＋（ＶＤＤ−Ｖ１）×（ＣＢ１／（ＣＢ１ ＋ＣＳ１））−ＶＤＤ≧Ｖｔｈ ………（５５） この時の上昇速度に関する時定数は、概ね、次式（５
６）で与えられる。

【０１２５】

【数５６】 τ（ｔ）＝ＲＯＮ（ｔ）（ＮＭＯＳ３）×（ＣＢ２＋ＣＳ２） ………（５６） 但し、ＲＯＮ（ｔ）（ＮＭＯＳ３）は、ＮＭＯＳ３のオ
ン抵抗を示す。ここで、時定数τは、ＮＭＯＳ３の実効
電流値、すなわちそのオン抵抗ＲＯＮが時間とともに変
化するので、時間の関数となる。時間ｔ２におけるＮＭ
ＯＳ３の電流Ｉｄｓは、概ね、次式（５７）で与えられ
る。

【０１２６】

【数５７】 Ｉｄｓ＝Ａ×（ΔＶ１−Ｖｔｈ）×（ΔＶ１−Ｖｔｈ） ………（５７） ここで、ＡはＭＯＳトランジスタの構造、寸法等で決ま
る定数を示す。オン抵抗ＲＯＮ∝１／Ｉｄｓであるか
ら、ΔＶ１は上式（５６）の時定数を決める大きな因子
であることが判る。すなわち、ΔＶ１を大きくとればと
るほど、ＲＯＮが小さくなり、時定数が減少し、負荷回
路の上昇速度が速くなることになる。

【０１２７】本実施例では、初段（ＮＭＯＳ１からＮＭ
ＯＳ３）で入力パルスの’Ｈ’をＶＤＤで上昇させて、
次段（ＮＭＯＳ４からＮＭＯＳ６）までの入力にしてい
る。ＮＭＯＳ４のゲートはＶＤＤに接続されている。こ
のため、ＮＭＯＳ４のターンオフ電圧はＶＤＤ−Ｖｔｈ
になる。ＮＭＯＳ６のソースは本回路の出力であり、負
荷回路が接続されているため、初期の電位上昇は遅くな
る。したがって、図１３（ｄ）に示すΔＶ２はΔＶ１よ
りも大きくなるよう設定することが容易である。このた
め、ＲＯＮが小さくなり、ノードＮ４における電位ＶＮ
４の上昇速度が速くなる。

【０１２８】実施例１０．図１４（ａ）は本発明による
液晶表示装置に形成される電圧レベル変換器の他の実施
例を示す図で、図１３（ａ）に対応した図となってい
る。図１３（ａ）の場合と異なる部分は、ｎ型のＭＯＳ
トランジスタＮＭＯＳ２のゲート端子と第２の端子との
間に容量ＣＰを介在させている構成となっている。この
結合容量ＣＰにより入力パルスＶＩＮが’Ｈ’から’
Ｌ’に変化するとき、ノードＮ２の電圧ＶＮ２は減少す
る。すなわち、ＮＭＯＳ３がＯＮ状態になったときのＶ
Ｎ２はＶＩＮの’Ｌ’よりも低いので、ノードＮ１にお
ける電位ＶＮ１がＸＢＩＡＳ−Ｖｔｈになり、ＮＭＯＳ
１がターンオフするときのＶＮ２は実施例９の場合より
も低くなる。したがって、ΔＶ１は実施例９の場合より
大きくなり、結果としてＶＮ２およびノードＮ４におけ
る電位ＶＮ４の上昇速度が速くなり、立ち上がり時間が
速くなる。このため、より高周波のパルスの電圧レベル
変換を得ることができる。なお、図１４（ｂ）は上述し
た回路の動作を示すタイミングチャートを示し、また、
図１４（ｃ）はノードＮ１、Ｎ２の電位変化を示し、図
１４（ｄ）はノードＮ３、Ｎ４の電位変化を示してい
る。

【０１２９】実施例１１．図１５（ａ）は本発明による
液晶表示装置に形成される電圧レベル変換器の他の実施
例を示す図で、図１４（ａ）に対応した図となってい
る。図１４（ａ）の場合と異なる構成は、ｎ型のＭＯＳ
トランジスタＮＭＯＳ１のゲート端子にも入力パルスＶ
ＩＮを供給し、更にｎ型ＭＯＳトランジスタＮＭＯＳ７
を付加し、その第２端子をＮＭＯＳ１の第２の端子と容
量ＣＢ１の第１の端子との接続点に接続し、一方、その
第１の端子を入力パルスＶＩＮ用入力端子に接続し、ま
たそのゲート端子に入力パルスＶＩＮを反転したＶＩＮ
ｉｎｖｅｒｔが入力されている。このように構成した場
合、実施例１０に示した電圧レベル変換器と同様の効果
が得られるとともに、実施例１０に示した制御バイアス
ＶＢＩＡＳを用いなくて済むようになる。なお、図１５
（ｂ）は、上述の回路の動作を示すタイミングチャート
を示し、また、図１５（ｃ）はノードＮ１、Ｎ２の電位
変化を詳細に示し、図１５（ｄ）はノードＮ３とＮ４の
電位変化を示している。

【０１３０】実施例６以降のものにあっては、回路を構
成する薄膜トランジスタＴＦＴは全てｎ型として説明し
たものである。しかし、ｐ型であってもよいことはいう
までもない。電圧の高低を逆にすることによって電圧レ
ベル変換器として機能するとともに同様の効果を奏する
からである。また、ＶＩＮｉｎｖｅｒｔが入力される実
施例７以降のものに関しては、図１１（ｃ）に示す如
く、ＮＭＯＳ２或いはＮＭＯＳ５のソース端子をＶＳＳ
に接続することも可能である。また、上述した実施例で
は、各電圧レベル変換器を構成するトランジスタはその
ゲート絶縁膜がたとえばＳｉＯ_２等からなるＭＯＳトラ
ンジスタを用いたものである。しかし、ゲート絶縁膜を
たとえばＳｉＮ等の絶縁膜からなるＭＩＳトランジスタ
であってもよいことはいうまでもない。なお、上記で
は、表示装置のうち、液晶表示装置を中心に記載してき
たが、本発明は、液晶表示装置以外、有機ＥＬ等、アモ
ルファスシリコンよりも電荷の移動度の高いポリシリコ
ンや単結晶シリコンに近いシリコンによって周辺回路の
薄膜トランジスタやダイオード等の素子が形成された表
示装置全般に応用できることは言うまでもない。

【０１３１】

【発明の効果】以上説明したことから明らかなように、
本発明による表示装置によれば、貫通電流が充分に抑制
された電圧レベル変換器を備えたものを得ることができ
る。

【図面の簡単な説明】

【図１】本発明による表示装置に形成される電圧レベル
変換器の一実施例を示す回路図とそのタイムチャートで
ある。

【図２】本発明による表示装置の一実施例の全体の構成
を示す等価回路図である。

【図３】本発明による表示装置に形成される電圧レベル
変換器の他の実施例を示す回路図である。

【図４】本発明による表示装置に形成される電圧レベル
変換器の他の実施例を示す回路図とそのタイムチャート
である。

【図５】本発明による表示装置に形成される電圧レベル
変換器の他の実施例を示す回路図である。

【図６】本発明による表示装置に形成される電圧レベル
変換器の他の実施例を示す回路図である。

【図７】本発明による表示装置に形成される電圧レベル
変換器の他の実施例を示す回路図とそのタイムチャート
である。

【図８】本発明による表示装置に形成される電圧レベル
変換器の他の実施例を示す回路図である。

【図９】本発明による表示装置に形成される電圧レベル
変換器の他の実施例を示す回路図である。

【図１０】本発明による表示装置に形成される電圧レベ
ル変換器の他の実施例を示す回路図とそのタイムチャー
トである。

【図１１】本発明による表示装置に形成される電圧レベ
ル変換器の他の実施例を示す回路図とそのタイムチャー
トである。

【図１２】本発明による表示装置に形成される電圧レベ
ル変換器の他の実施例を示す回路図とそのタイムチャー
トである。

【図１３】本発明による表示装置に形成される電圧レベ
ル変換器の他の実施例を示す回路図とそのタイムチャー
トである。

【図１４】本発明による表示装置に形成される電圧レベ
ル変換器の他の実施例を示す回路図とそのタイムチャー
トである。

【図１５】本発明による表示装置に形成される電圧レベ
ル変換器の他の実施例を示す回路図とそのタイムチャー
トである。

【図１６】従来による一般的な電圧レベル変換器の一例
を示した回路図である。

【図１７】従来による一般的な電圧レベル変換器の他の
例を示した回路図である。

【符号の説明】

ＮＭＯＳ…ｎ型のＭＯＳトランジスタ、ＰＭＯＳ…ｎ型
のＭＯＳトランジタ、ＶＬＣ…電圧レベル変換器、ＧＬ
…ゲート信号線、ＤＬ…ドレイン信号線、ＳＵＢ１…透
明基板、ＴＦＴ…薄膜トランジスタ、ＰＸ…画素電極。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 17/687 Ｈ０３Ｋ 19/00 １０１Ｄ 19/0185 17/687 Ｆ (72)発明者 佐藤 秀夫 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 佐藤 友彦 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 槙 正博 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 Ｆターム(参考） 2H093 NA16 NC05 NC34 NC62 ND60 5C006 BB16 BC20 BF34 BF46 EB05 FA47 5C080 AA10 BB05 DD25 DD26 FF11 JJ02 JJ03 JJ04 5J055 AX27 BX16 CX30 DX22 EX07 EY10 EY21 EZ20 FX12 FX27 GX01 5J056 AA05 AA32 BB19 CC21 DD13 DD29 DD51 DD52 DD55 EE11 FF08

Claims (14)

【特許請求の範囲】
1. 【請求項１】 多結晶シリコンを半導体層とするＭＩＳ
   ＴＦＴを有するレベル変換回路が絶縁基板上に形成され
   た表示装置であって、 入力パルスの入力端子が第１の容量を介してそれぞれゲ
   ート端子および第１の端子に接続される第１のＮＭＩＳ
   ＴＦＴと第１のＰＭＩＳＴＦＴと、 前記入力パルスの入力端子が第２の容量を介してそれぞ
   れ第２の端子に接続される第２のＮＭＩＳＴＦＴと第２
   のＰＭＩＳＴＦＴと、 前記第１のＮＭＩＳＴＦＴと第１のＰＭＩＳＴＦＴのゲ
   ート端子および第１の端子がゲート端子に接続される第
   ３のＰＭＩＳＴＦＴと、 前記第２のＮＭＩＳＴＦＴと第２のＰＭＩＳＴＦＴの第
   ２の端子がゲート端子に接続される第３のＮＭＩＳＴＦ
   Ｔと、 前記第３のＰＭＩＳＴＦＴの第１の端子は前記第１のＮ
   ＭＩＳＴＦＴの第２の端子と第１のＰＭＩＳＴＦＴの第
   ２の端子と接続された高電圧電源供給配線側に接続さ
   れ、前記第３のＮＭＩＳＴＦＴの第２の端子は前記第２
   のＮＭＩＳＴＦＴのゲート端子と第１の端子および前記
   第２のＰＭＩＳＴＦＴのゲート端子と第１の端子と接続
   された低電圧電源供給配線側に接続され、 前記第３のＰＭＩＳＴＦＴの第２の端子と第３のＮＭＩ
   ＳＴＦＴの第１の端子の接続点を出力端子とすることを
   特徴とする表示装置。
2. 【請求項２】 第１の端子が高電圧電源供給配線側に接
   続された第ｎのＰＭＩＳＴＦＴと、第２の端子が低電圧
   電源供給配線側に接続された第ｎのＮＭＩＳＴＦＴとを
   備え、 第ｎのＰＭＩＳＴＦＴと第ｎのＮＭＩＳＴＦＴのゲート
   端子が前記第３のＰＭＩＳＴＦＴの第２の端子と第３の
   ＮＭＩＳＴＦＴの第１の端子の接続点に接続されている
   とともに、 第ｎのＰＭＩＳＴＦＴの第２の端子と第ｎのＮＭＩＳＴ
   ＦＴの第１の端子の接続点を出力端子とすることを特徴
   とする請求項１に記載の表示装置。
3. 【請求項３】 第ｎのＰＭＩＳＴＦＴと第ｎのＮＭＩＳ
   ＴＦＴはそれぞれ多段に接続された複数のものからな
   り、 その最終段のＰＭＩＳＴＦＴの第２の端子とＮＭＩＳＴ
   ＦＴの第１の端子の接続点を出力端子とすることを特徴
   とする請求項２に記載の表示装置。
4. 【請求項４】 絶縁基板面にレベル変換回路を含む駆動
   回路を備え、前記レベル変換回路は、多結晶シリコンを
   半導体層とするＭＩＳＴＦＴから構成され、 入力パルスの入力端子が第１の容量を介してそれぞれゲ
   ート端子および第１の端子に接続される第１のＮＭＩＳ
   ＴＦＴと第１のＰＭＩＳＴＦＴと、 前記入力パルスの入力端子が第２の容量を介してそれぞ
   れ第２の端子に接続される第２のＮＭＩＳＴＦＴと第２
   のＰＭＩＳＴＦＴと、 前記第１のＮＭＩＳＴＦＴと第１のＰＭＩＳＴＦＴのゲ
   ート端子および第１の端子がゲート端子に接続される第
   ３のＰＭＩＳＴＦＴと、 前記第２のＮＭＩＳＴＦＴと第２のＰＭＩＳＴＦＴの第
   ２の端子がゲート端子に接続される第３のＮＭＩＳＴＦ
   Ｔと、 前記第３のＰＭＩＳＴＦＴの第１の端子は前記第１のＮ
   ＭＩＳＴＦＴの第２の端子と第１のＰＭＩＳＴＦＴの第
   ２の端子と接続された高電圧電源供給配線に接続され、
   前記第３のＮＭＩＳＴＦＴの第２の端子は前記第２のＮ
   ＭＩＳＴＦＴのゲート端子と第１の端子および前記第２
   のＰＭＩＳＴＦＴのゲート端子と第１の端子と接続され
   た低電圧電源供給配線に接続され、 前記第３のＰＭＩＳＴＦＴの第２の端子と第３のＮＭＩ
   ＳＴＦＴの第１の端子の接続点を出力端子とする基本回
   路が多段に接続されていることを特徴とする表示装置。
5. 【請求項５】 前段の基本回路の出力端子と後段の基本
   回路の入力端子との間に、各ゲート端子を入力端子とし
   互いの一方の端子の接続点を出力端子とするとともに、
   他方の端子が高電圧電源供給配線側に接続されているＰ
   ＭＩＳＴＦＴと他方の端子が低電圧電源供給配線側に接
   続されているＮＭＩＳＴＦＴからなる回路が少なくとも
   １段接続されていることを特徴とする請求項４に記載の
   表示装置。
6. 【請求項６】 基本回路がｎ段に接続され、そのｎ段目
   の基本回路の出力端子に、各ゲート端子を入力端子とし
   互いの一方の端子の接続点を出力端子とするとともに、
   他方の端子が高電圧電源供給配線側に接続されているＰ
   ＭＩＳＴＦＴと他方の端子が低電圧電源供給配線側に接
   続されているＮＭＩＳＴＦＴからなる回路が少なくとも
   １段接続されていることを特徴とする請求項４、５のう
   ちいずれかに記載の表示装置。
7. 【請求項７】 第１のＮＭＩＳＴＦＴ、第１のＰＭＩＳ
   ＴＦＴ、第２のＮＭＩＳＴＦＴ、第２のＰＭＩＳＴＦＴ
   のいずれか一つがダイオードあるいはダイオードと抵抗
   の接続体によって置き換えられていることを特徴とする
   請求項１あるいは請求項４に記載の表示装置。
8. 【請求項８】 絶縁基板面にレベル変換回路を含む駆動
   回路を備え、前記レベル変換回路は、多結晶シリコンを
   半導体層とする複数の同導電型のＭＩＳＴＦＴから構成
   され、 入力パルスの入力端子が第１のＭＩＳＴＦＴの第１の端
   子および第２のＭＩＳＴＦＴの第１の端子に接続され、 第１のＭＩＳＴＦＴおよび第２のＭＩＳＴＦＴの各ゲー
   ト端子は一定電源の供給側に接続され、 第１のＭＩＳＴＦＴの第２の端子は第３のＭＩＳＴＦＴ
   のゲート端子および容量の第１の端子に接続され、 第３のＭＩＳＴＦＴの第１の端子は高電圧電源供給側に
   接続され、第２の端子は第２のＭＩＳＴＦＴの第２の端
   子に接続され、 第２のＭＩＳＴＦＴと第３のＭＩＳＴＦＴとの接続点は
   前記容量の第２の端子が接続されて出力端子となってい
   ることを特徴とする表示装置。
9. 【請求項９】 絶縁基板面にレベル変換回路を含む駆動
   回路を備え、前記レベル変換回路は、多結晶シリコンを
   半導体層とする複数の同導電型のＭＩＳＴＦＴから構成
   され、 入力パルスの入力端子が第１のＭＩＳＴＦＴの第１の端
   子および第２のＭＩＳＴＦＴの第１の端子に接続され、 第１のＭＩＳＴＦＴのゲート端子は一定電源の供給側に
   接続され、第２のＭＩＳＴＦＴのゲート端子は前記入力
   パルスと逆相をなすパルスが入力され、 第１のＭＩＳＴＦＴの第２の端子は第３のＭＩＳＴＦＴ
   のゲート端子および容量の第１の端子に接続され、 第３のＭＩＳＴＦＴの第１の端子は高電圧電源供給側に
   接続され、第２の端子は第２のＭＩＳＴＦＴの第２の端
   子に接続され、 第２のＭＩＳＴＦＴと第３のＭＩＳＴＦＴとの接続点は
   前記容量の第２の端子が接続されて出力端子となってい
   ることを特徴とする表示装置。
10. 【請求項１０】 第１のＭＩＳＴＦＴのゲート端子は抵
    抗を介して一定電源の供給側に接続されているととも
    に、入力パルスの入力端子と第１のＭＩＳＴＦＴのゲー
    ト端子は容量を介して接続されていることを特徴とする
    請求項８、９のうちいずれかに記載の表示装置。
11. 【請求項１１】 絶縁基板面にレベル変換回路を含む駆
    動回路を備え、前記レベル変換回路は、多結晶シリコン
    を半導体層とする複数の同導電型のＭＩＳＴＦＴから構
    成され、 入力パルスの入力端子が第１のＭＩＳＴＦＴの第１の端
    子および第２のＭＩＳＴＦＴの第１の端子に接続され、 第１のＭＩＳＴＦＴのゲート端子は一定電源の供給側に
    接続され、第２のＭＩＳＴＦＴのゲート端子は前記入力
    パルスと逆相をなすパルスが入力され、 第１のＭＩＳＴＦＴの第２の端子は第３のＭＩＳＴＦＴ
    のゲート端子および容量の第１の端子に接続され、 第３のＭＩＳＴＦＴの第１の端子は高電圧電源供給側に
    接続され、第２の端子は第２のＭＩＳＴＦＴの第２の端
    子に接続され、 第２のＭＩＳＴＦＴと第３のＭＩＳＴＦＴとの接続点は
    前記容量の第２の端子が接続されて出力端子となる回路
    が多段に接続されていることを特徴とする表示装置。
12. 【請求項１２】 少なくとも一つの段の回路の第１のＭ
    ＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子は高電
    圧電源供給側に接続されていることを特徴とする請求項
    １１に記載の表示装置。
13. 【請求項１３】 少なくとも一つの段の回路の第２のＭ
    ＩＳＴＦＴに対応するＭＩＳＴＦＴのゲート端子と容量
    の第２の端子が接続された端子との間に他の容量が介在
    されていることを特徴とする請求項１１、１２のうちい
    ずれかに記載の表示装置。
14. 【請求項１４】 １段目の回路の第１のＭＩＳＴＦＴに
    対応するＭＩＳＴＦＴのゲート端子は入力パルスが入力
    される入力端子に接続されていることを特徴とする請求
    項１１に記載の表示装置。