CN1674442B - 电平变换电路、及具有电平变换功能的串行/并行变换电路 - Google Patents

Abstract

在对输入信号进行取样后激活并进行电平变换的时钟控制式反相器的输入部分，设置接收与取样时钟信号互补的时钟信号的MOS电容器。与时钟控制式反相器的激活并行地进行该MOS电容器的充电动作。

Description

电平变换电路、及具有电平变换功能的串行/并行变换电路

技术领域

本发明涉及使用绝缘栅型场效应晶体管(MOS晶体管)的电平变换电路、尤其是用于液晶元件及有机电致发光(EL)元件等显示装置的具有锁存功能的电平移位电路。具体说，本发明涉及对被提供给显示像素的像素数据信号进行锁存及移位的电路结构。

背景技术

在将液晶元件或有机EL(电致发光)元件用作显示像素元件的显示装置中，为了放大信号振幅而使用电平变换电路。例如，为了按照显示信号准确地驱动显示像素元件而进行灰度显示，将像素数据信号的振幅放大，生成显示信号后供给像素元件。

在这种显示装置中，通常为了防止发热而要求降低功耗，而且将便携设备的电池用作电源时，需要进一步降低功耗。现有文献1(特开2003-115758号公报)中公开了这种旨在降低功耗的电平变换电路的结构。

在该文献1所公开的结构中，按照取样脉冲将输入信号保持在第一电容元件中，该取样结束后，按照保持在第一电容元件中的电压来驱动具有电平变换功能的MOS驱动级。按照该MOS驱动级的输出信号对第二电容元件进行充电，生成电平变换信号。该特许文献1所公开的结构旨在：除了降低消耗电流以外，利用少量的元件进行输入信号的电平变换。

此外，现有文献2(特开2002-358055号公报)公开了旨在降低功耗的电平变换电路。在该特许文献2所公开的电平变换电路中，在垂直扫描开始指示信号的激活期间，激活将输入信号与基准电压进行比较的电流反射镜型输入缓冲电路，在垂直扫描开始指示信号没有激活时，用具有电平变换功能的锁存电路锁存该电流反射镜型输入缓冲器的输出信号。在最小限度的期间使电流反射镜型输入缓冲器工作，之后用锁存电路锁存该输出信号，并通过该锁存电路进行电平变换，据此来降低电流消耗。

此外，现有文献3(特开2001-320268号公报)公开了旨在除了降低功耗之外还可以实现高速工作的电平变换电路。在该特许文献3公开的结构中，按照输入时钟信号来生成被限幅的控制信号，按照该被限幅的控制信号来驱动输出驱动级。在限幅中，利用MOS晶体管(绝缘栅型场效应晶体管)的阈值电压降，用CMOS反相器来构成输出驱动级时，使这些驱动晶体管的一方成为强导通状态，使另一方成为弱导通状态。只是通过控制输出驱动晶体管的导通状态的程度来实现高速工作。此外，通过缩短输出节点电位电平的过度期间来减少穿透电流的流动期间，据此来降低功耗。

还有，现有文献4(特开2002-251174号公报)公开了旨在降低用于放大图像显示装置的信号振幅的电平变换电路的功耗的结构。在该现有文献4公开的结构中，由二极管连接的MOS晶体管对输出驱动晶体管的栅极进行钳位，并通过电容元件将输入信号传送给该输出驱动晶体管的栅极。通过电容元件的电容耦合来改变输出驱动晶体管的栅极电位，通过高速地将输出驱动晶体管向导通/截止状态驱动来减少穿透电流，从而降低功耗。

在液晶显示装置等显示装置中，将薄膜晶体管(TFT)用作MOS晶体管。此时，为了防止显示像素元件的特性劣化而使用低温多晶硅TFT。这种低温多晶硅TFT只是在低温进行了热处理，其晶体质量劣于使用单晶硅的MOS晶体管，所以阈值电压波动大，而且导通时的沟道电阻(导通电阻)也大。

在文献1公开的结构中，进行电平变换工作时，按照保持在第一电容元件中的小振幅的输入信号，驱动输出驱动晶体管，将保持在第二电容元件中的电压放电。因此，输出驱动晶体管的电流驱动能力小，不能够高速地将保持在第二电容元件中的变为大振幅电平的信号放电，存在不能确保高速工作的问题。

在文献2公开的结构中，为了识别输入信号的电压电平，利用电流反射镜型缓冲电路，将基准电压与输入信号进行比较，按照该比较结果来生成内部信号，并用锁存电路进行锁存。因此，存在因该输入缓冲电路的晶体管元件数量多而不能减少占有面积的问题。此外，在晶体管元件的阈值电压波动变化的情况下，存在着不能补偿该电流反射镜型输入缓冲电路的比较级的偏移量的问题，结果不能产生正确的输入信号。

在文献3公开的结构中，利用进行了二极管连接的MOS晶体管对进行电平变换的输出驱动级的晶体管的栅电位进行电平移位，按照输入信号来变更输出驱动晶体管的导通状态的程度。因此在输出驱动级中，充电用及放电用驱动晶体管都成为导通状态，存在总是有穿透电流流动的问题。

在文献4公开的结构中，利用进行了二极管连接的MOS晶体管对电平变换用的输出驱动级的晶体管的栅电位进行钳位，并利用输入信号的电容耦合来改变这些驱动晶体管的栅电位。因此，在接受输入信号的节点处需要分别对高侧的驱动晶体管和低侧的晶体管设置电容元件，存在输入信号的负载变大的问题。此外，在该文献4中，作为另一结构而公开了通过输入信号的电容耦合来驱动内部输出节点的结构。即，在第一驱动晶体管的栅极与内部输出节点之间连接着接受输入信号的电容元件，且该内部输出节点根据输入信号的反相信号进一步通过第二驱动晶体管与输入信号相耦合。因此在互补的输入信号之间产生时滞时，内部输出节点的信号通过第二驱动晶体管与输入信号耦合，从而产生不能充分地对该内部输出节点进行充电的情况，存在着不能生成准确地进行了电平变换的信号的问题。

发明内容

本发明的目的在于：提供一种能够高速地以低的功耗将小电压振幅的信号变换成大电压振幅信号的电平变换电路以及使用该电平变换电路的串行/并行变换电路。

本发明第一方面的电平变换电路包括：

第一导电类型的第一绝缘栅型场效应晶体管，根据来自第一时钟输入节点的第一时钟信号将提供给输入节点的输入信号传送给第一内部节点；

由绝缘栅型场效应晶体管形成的MOS型电容元件，连接在接收第二时钟信号的第二时钟输入节点与所述第一内部节点之间，并根据上述第一内部节点与上述第二时钟输入节点的电位差来有选择地形成电容；以及

时钟控制式反相器，在上述第一绝缘栅型场效应晶体管为未导通状态时，根据上述第一时钟信号和对应于上述第一时钟信号的时钟信号中的一个以及上述第二时钟信号被激活，并在激活时将上述第一内部节点的电位反相后在第二内部节点处生成振幅大于上述输入信号振幅的信号，且在未激活时为输出高阻抗状态。

本发明第二方面的电平变换电路包括：

第一导电类型的第一绝缘栅型场效应晶体管，按照来自第一时钟输入节点的第一时钟信号，将输入信号传送给第一内部节点；

第一导电类型的第二绝缘栅型场效应晶体管，根据上述第一内部节点的电压，将提供给第二时钟输入节点的第二时钟信号传送给第二内部节点；

低驱动电路，按照与上述第一时钟输入节点的第一时钟信号同相的时钟信号，将上述第二内部节点驱动成低侧电源节点的电压电平；以及

时钟控制式反相器，根据与上述第一及第二时钟输入节点的时钟信号相应的时钟信号被激活，并在激活时根据上述第二内部节点的信号电位来驱动第三内部节点，同时在未激活时为输出高阻抗状态。

本发明第三方面的电平变换电路包括：

时钟控制式反相器，响应于第一时钟信号而被激活，在激活时将第一节点的信号反相后传送给第二节点，且在未激活时为输出高阻抗状态；第一绝缘栅型场效应晶体管，在上述时钟控制式反相器未被激活时导通，而在导通时将输入信号传送给第一节点；以及MOS型电容元件，连接在第一节点与第三节点之间，由绝缘栅型场效应晶体管形成，且在时钟控制式反相器被激活时响应第一时钟信号进行充电。

本发明第四方面的电平变换电路包括：

第一绝缘栅型场效应晶体管，响应第一时钟信号而导通，导通时将输入信号传送给第一节点；

第二绝缘栅型场效应晶体管，响应第一节点的信号而有选择地成为导通状态，导通时将第二时钟信号传送给第二节点；

第三绝缘栅型场效应晶体管，响应与第二时钟信号互补的第三时钟信号而成为导通状态，导通时将第二时钟信号传送给第二节点；以及

时钟控制式反相器，在第三绝缘栅型场效应晶体管未导通时响应第二及第三时钟信号而被激活，在激活时将第二节点的信号传送给下一级的节点，而在未激活时为输出高阻抗状态。

本发明第五方面的具有电平变换功能的串行并行变换电路包括相互共同连接在输入节点的多个电平变换电路。

这些多个电平变换电路包括：第一导电类型的第一绝缘栅型场效应晶体管，按照来自第一时钟输入节点的第一时钟信号将提供给一个输入节点的输入信号传送给第一内部节点；由绝缘栅型场效应晶体管形成的MOS型电容元件，该电容元件连接在第二时钟输入节点与第一内部节点之间，并按照第一内部节点与第二时钟输入节点的电位差来有选择地形成电容；以及时钟控制式反相器，按照第二时钟输入节点的时钟信号以及与该第二时钟输入节点的时钟信号互补的时钟信号，有选择地在第一绝缘栅型场效应晶体管未导通时被激活，并在激活时将内部节点的电位反相，在第二内部节点生成振幅大于输入信号振幅的信号。

本发明第五方面的具有电平变换功能的串行并行变换电路还包括：按照共同的锁存指示信号，锁存上述多个电平变换电路的输出信号的多个锁存电路；以及向上述多个电平变换电路的第二时钟输入节点提供时钟信号、使时钟控制式反相器的被激活期间互不相同的时钟供给电路。该时钟供给电路在时钟供给顺序中将提供给前一级的电平变换电路的第二时钟输入节点的时钟信号反相后提供给后一级的电平变换电路的第一时钟输入节点。

在上述第一方面的发明中，将输入信号保持在MOS型电容元件中。因此，在对输入信号进行取样时，通过停止该MOS型电容元件作为电容元件的工作，可以高速地按照输入信号来改变MOS型电容元件保持的电压，从而实现高速的电平变换。此外，按照MOS型电容元件的充电电压来驱动时钟控制式反相器，只在必要的期间驱动驱动时钟控制式反相器，因此可以降低消耗的电流。此外，通过向MOS型电容元件提供第二时钟输入节点的时钟信号，可以通过充电工作来提高该保持电压，能够可靠地驱动次级的时钟控制式反相器，从而能够缩短在时钟控制式反相器中产生穿透电流的期间，进而能够降低消耗电流。

在本发明的第二方面的发明中，对输入信号进行取样，按照该取样电压，将第二时钟信号传送给次级的时钟控制式反相器，次级的时钟控制式反相器按照该传送过来的信号来驱动内部节点。利用该第二时钟信号，可以使第二MOS晶体管作为MOS型电容元件来工作，从而可以提高其栅极电位，高速地改变内部输出节点的电位。

按照本发明的第三方面，与第一方面的发明一样，利用MOS型电容元件来保持输入信号，通过MOS型电容元件的充电操作来提高该输入信号的电压。因此可以高速地取入输入信号而进行电平变换。此外，通过分别用不同的时钟信号来控制第一绝缘栅型场效应晶体管的导通和MOS型电容元件的充电，可以使输入信号的取样时机最佳化，从而能够以低的消耗电流准确地进行电平变换。

按照本发明的第四方面，根据互补的时钟信号来取入输入信号，按照取入的信号再将时钟信号传送给时钟控制式反相器的输入节点。通过与该传送并行地激活时钟控制式反相器，可以高速地变换成具有输入信号时钟信号振幅的信号。由于输入信号只是驱动绝缘栅型场效应晶体管的栅极，负载很小，所以能够高速地取入输入信号而进行电平变换。

在本发明的第五方面的发明中，使用多个本发明第一方面的电平变换电路，且在前级电平变换电路的取样工作结束之后起动次级电平变换电路的取样工作，能够准确且高速地进行电平变换，而且能够将以串行的方式提供的信号变换成并行信号后输出。

通过以下的结合附图所进行详细说明，能够明确本发明的上述及其它的目的、特征、局势、以及优点。

附图说明

图1是表示本发明实施例1的电平变换电路的结构的图；

图2中2A是表示图1所示的反相器结构的图，2B是表示图1所示的时钟控制式反相器结构的图；

图3是表示图1所示电平变换电路的工作的时序图；

图4是表示本发明实施例2的电平变换电路的结构的图；

图5是用于说明图4所示电平变换电路的工作过渡时间的图；

图6是表示图4所示电平变换电路工作的时序图；

图7是表示图4所示产生双相时钟信号部分结构一个例子的图；

图8是表示本发明实施例3的电平变换电路的结构的图；

图9是表示本发明实施例4的电平变换电路的结构的图；

图10是表示图9所示时钟信号电压振幅的图；

图11是表示本发明实施例5的电平变换电路的结构的图；

图12是表示图11所示电平变换电路工作的时序图；

图13是表示本发明实施例6的电平变换电路的结构的图；

图14是表示本发明实施例7的电平变换电路的结构的图；

图15是表示本发明实施例8的电平变换电路的结构的图；

图16是概略地表示了本发明实施例9的具有电平变换功能的串行/并行变换电路的结构的图；

图17是具体地表示了图16所示具有电平变换功能的串行/并行变换电路的结构的图；

图18是表示图17所示电路工作的时序图；

图19是表示本发明实施例9的变形例的电平变换电路的图；

图20是概略地表示了本发明实施例10的具有电平变换功能的串行/并行变换电路的结构的图；

图21是具体地表示了图20所示电平变换电路、锁存电路、以及移位锁存电路的结构的图；

图22是表示图20所示电路工作的时序图；

图23是表示本发明实施例10的变形例的电平变换电路的图；

图24是概略地表示了本发明实施例11的具有电平变换功能的串行/并行变换电路的结构的图；

图25是具体地表示了图24所示电平变换电路、锁存电路、以及移位锁存电路的结构的图；

图26是表示图25所示电路工作的时序图；

图27是表示本发明实施例11的变形例的电平变换电路的图；

图28是表示本发明实施例11的又一变形例的电平变换电路的图；

图29是表示图28所示电路工作的时序图。

具体实施方式

实施例1

图1是表示本发明实施例1的电平变换电路的结构。在图1中，电平变换电路包括N沟道MOS晶体管(绝缘栅型场效应晶体管)5、MOS型电容元件(以下称MOS电容器)6、时钟控制式反相器CIV，以及构成锁存内部输出节点DN6上的信号电压的锁存电路的反相器7和时钟控制式反相器8。N沟道MOS晶体管5按照提供给输入节点DN4的时钟信号/CLK，将提供给输入节点DN5的输入信号IN传送到内部节点DN7；MOS型电容元件6与内部节点DN7结合，按照来自时钟输入节点DN3的时钟信号CLK，有选择地形成电容；时钟控制式反相器CIV按照时钟信号CLK以及/CLK有选择地被激活，激活时按照内部节点DN7的信号驱动内部输出节点DN6。

将该电平变换电路用于显示装置(显示面板)时，输入信号IN是例如从驱动器IC等外部的LSI(大规模集成电路芯片)提供的信号，例如是在0V到3V之间变化的信号。时钟信号CLK以及/CLK在该显示装置内形成，而且在基准电压VSS和电源电压VDD之间变化。该电压VDD是高于输入信号IN的H电平(逻辑高电平)VIH的电压电平，是该显示装置的电源电压，例如为5V。电压VSS是基准电压，例如是地电压。

时钟控制式反相器CIV包括：串联连接在高侧电源节点DN1与内部输出节点DN6之间的P沟道MOS晶体管1及2，和串联连接在内部输出节点DN6与低侧电源节点DN2之间的N沟道MOS晶体管3及4。对P沟道MOS晶体管1的栅极提供时钟信号/CLK。MOS晶体管2及3的栅极共同连接在内部节点DN7上。对N沟道MOS晶体管4的栅极提供时钟信号CLK。

MOS电容器6由N沟道MOS晶体管构成，其栅极连接在内部节点DN7上，其源极和漏极连接在时钟输入节点DN3上。该MOS电容器6在栅极电压电平比源/漏节点的电压电平高阈值电压或阈值电压以上时，其源-漏之间形成沟道，起电容元件的作用。另一方面，栅极电压与源/漏的电压之差在阈值电压以下时，该MOS电容器6不形成沟道，只有其源极和漏极与栅极之间重叠的部分的电容对内部节点DN7起电容作用。

反相器7将内部输出节点DN6的电压反相后传送给内部节点DN8，时钟控制式反相器8将内部节点DN8上的信号反相后传送给内部输出节点DN6。反相器7及时钟控制式反相器8的工作电源电压与时钟控制式反相器CIV一样，是电压VDD及VSS。

图2A是具体示出了图1所示反相器7的结构的图。如图2A所示，反相器7由连接在高侧电源节点DN1与低侧电源节点DN2之间的P沟道MOS晶体管PQ1与N沟道MOS晶体管NQ1构成。即，反相器7由接受电压VDD及VSS作为工作电源电压的CMOS反相器构成。

图2B是具体示出了图1所示时钟控制式反相器8的结构的图。如图2B所示，时钟控制式反相器8包括串联连接在高侧电源节点DN1与输出节点之间的P沟道MOS晶体管PQ2及PQ3、和串联连接在输出节点与低侧电源节点DN2之间的N沟道MOS晶体管NQ2及NQ3。分别对MOS晶体管PQ2和NQ3的栅极提供时钟信号CLK和/CLK。MOS晶体管PQ3与NQ2的栅极相互连接，且连接在图1所示的内部输出节点DN8上。

如图2B所示，时钟控制示式反相器8与时钟控制式反相器CIV互补地动作。因此，时钟控制式反相器CIV为输出高阻抗状态时，由反相器7和时钟控制式反相器8构成的反相器锁存动作，锁存内部输出节点DN6上的信号。相反，时钟控制式反相器激活时，时钟控制式反相器8成为输出高阻抗状态，内部输出节点DN6从锁存状态解放，由时钟控制式反相器CIV驱动。

图3是表示图1所示电平变换电路工作的信号波形图。图3表示如下工作的一例：输入信号在3V与0V之间变化，将该电压振幅为3V的信号变换成在5V与0V之间变化的信号。即，输入信号IN的3V的H电平变为5V的H电平之后输出到内部输出节点DN6中。对于L电平来说，输入信号IN与内部信号(节点DN6上的信号)都是0V，因此不进行电平变换。

此外，假定N沟道MOS晶体管3-5和构成MOS电容器6的N沟道MOS晶体管具有2V的阈值电压，P沟道MOS晶体管1和2具有-2V的阈值电压。对于反相器7和时钟控制式反相器8的结构要素来说，MOS晶体管的阈值电压值也保持相同。

在时刻t0，输入信号IN为H电平(逻辑高电平)，时钟信号/CLK为H电平，时钟信号CLK为L电平(逻辑低电平)。在该状态下，MOS晶体管5导通，输入信号IN的H电平传送到内部节点DN7。此时，由于时钟信号CLK是L电平，所以内部节点7与时钟输入节点DN3的电位差为3V。由于该内部节点7与时钟输入节点DN3之间的电位差3V大于构成MOS电容器6的MOS晶体管的阈值电压(2V)，所以在该MOS电容器6中形成沟道，从而形成对应于构成该MOS电容器6的MOS晶体管栅极面积的电容，从而使输入信号IN的H电平保持在该MOS电容器6的电容中。

由于MOS晶体管1和4为非导通状态，所以时钟控制式反相器CIV处于非激活状态，是输出高阻抗的状态。时钟控制式反相器8处于激活状态，作为反相器而动作，保持内部输出节点DN6的前一周期的状态。图3示出了在前一周期中H电平信号传送到内部输出节点DN6中并保持的状态。由于内部输出节点DN6是H电平，所以内部节点DN8是地电压电平即L电平。

在时刻t1，时钟信号/CLK降至L电平之后，时钟信号CLK升至H电平。该时钟信号CLK的电压变化部分(5V)通过MOS电容器6的充电动作而传送到内部节点DN7，使该内部节点DN7的电压上升ΔV。该电压变化量ΔV由下式表示。

ΔVH＝(VCH-VCL)·C6H/(C6H+CST)            (1)

其中，VCH和VCL分别表示时钟信号CLK和/CLK的H电平(5V)和低电平(0V)，C6H表示形成沟道时MOS电容器6的电容值，CST表示存在于内部节点DN7的寄生电容(未图示)的电容值。因此，(VCH-VCL)表示时钟信号CLK和/CLK的电压振幅，上式(1)表示由于MOS电容器6的作用而注入到节点7的电荷被分配到MOS电容器6与未图视的寄生电容中。

例如，在上式(1)中如果设定成C6H＝CST，则上式(1)将变为下式(2)。

ΔVH＝(VCH-VCL)·(1/2)                    (2)

在该条件下，电压变化量ΔVH为时钟信号CLK的电压振幅的1/2(＝2.5V)。此时，内部节点DN7的电压电平为5.5V。该电压电平与用电源电压VDD工作的内部电路一样，是能够使时钟控制式反相器CIV中的P沟道MOS晶体管2成为截止状态、并使N沟道MOS晶体管3成为导通状态的电压电平，因此能够激活时钟控制式反相器CIV，准确地使其进行生成振幅为5V的二值信号的动作。

按照内部节点DN7的电压电平，内部输出节点DN6的电压电平成为L电平，而且通过反相器7，内部节点DN8成为H电平。此时，时钟控制式反相器8为非激活状态，能够按照内部节点DN7的电压电平，高速地驱动内部节点DN6。

在时刻t2，输入信号IN从H电平变为L电平。在该时刻t2，时钟信号CLK和/CLK分别为H电平和L电平，时钟控制式反相器CIV和8分别处于激活状态和非激活状态。从该时刻2至将时钟信号/CLK变为H电平的下一个时刻t3的时间是将输入信号IN取入电平变换电路中的设置时间。在该设置期间内，MOS晶体管5处于截止状态。

在时刻t3中，时钟信号CLK若降至L电平，则由于MOS电容器6的电容的充电动作，使内部节点DN7的电压电平也降低，其电平变为输入信号IN的H电平即3V。

在时钟信号CLK降为L电平之后，时钟信号/CLK若变为H电平，则MOS晶体管5导通，输入信号IN被传送到内部节点DN7，使内部节点DN7的电压电平变为与输入信号IN的L电平相等的电压电平(0V)。此时，时钟信号CLK为L电平，时钟输入节点DN3的电压电平为地电压电平，内部节点DN7与时钟输入节点DN3的电压电平相等，在MOS电容器中不形成沟道。在该状态下，内部节点DN7与时钟输入节点DN3之间的电容只是在构成MOS电容器6的晶体管的栅极与漏/源区域重叠的部分形成的很小的电容。

此外，按照时钟信号CLK的下降和/CLK的上升，时钟控制式反相器CIV成为非激活状态，成为输出高阻抗状态。而且，时钟控制式反相器8被激活，将内部节点DN8的H电平信号反相后传送给输出节点DN6，内部输出节点DN6通过由反相器7和时钟控制式反相器8构成的锁存电路而维持在L电平。

在时刻4，时钟信号/CLK降至L电平之后，时钟信号CLK升至H电平。此时，在MOS电容器6中没有形成MOS电容。只存在构成MOS电容器6的MOS晶体管的栅极与源/漏之间的微小电容。内部节点DN7处于浮置状态，即使时钟信号CLK成为高电平，也只是通过该微小电容进行充电动作，内部节点DN7的电压电平只变化ΔVL。该电压变化量ΔVL充分小于MOS晶体管3的阈值电压2V，因此MOS晶体管3维持截止状态，因此，从时钟控制式反相器CIV作出内部节点DN7实质上为L电平的判断。

该时钟控制式反相器6若按照时钟信号/CLK的下降和时钟信号CLK的上升而被激活，则内部输出节点DN6按照内部输出节点DN7的电压电平而被驱动，内部输出节点DN6的电压电平变为H电平，内部节点DN8被反相器7驱动成L电平。此时，时钟控制式反相器8处于非激活状态，由时钟控制式反相器CIV高速地驱动内部输出节点DN6。

在时刻t5，输入信号IN从L电平变为H电平。在该状态下，时钟信号/CLK为L电平，MOS晶体管5为截止状态，内部节点DN7维持在L电平(电压ΔVL电平)。从该时刻t5至时钟信号/CLK升至H电平t6的时间为输入信号IN的设置时间。

在时刻t6，时钟信号CLK变为L电平，时钟控制式反相器CIV被驱动成非激活状态之后，若时钟信号/CLK升至H电平，MOS晶体管5就成为导通状态，将输入信号IN传送到内部节点DN7。与此相对应，内部节点DN7的电压电平成为对应于输入信号IN的H电平的电压电平(3V)。此后，进行与从时刻t0开始的动作相同的动作。

在该时刻t6，在时钟信号CLK下降时，内部节点DN7的电压电平先降至地电压电平之后，再按照输入信号IN被驱动成输入信号IN的H电平(VIH电平)。

如上所述，将MOS电容器6连接在内部节点DN7上，向该内部节点DN7传送输入信号IN，使内部节点DN7成为浮置状态之后，利用时钟信号来驱动MOS电容器6，据此来进行充电动作。因此能够准确地将内部节点DN7的电压电平提高到使以内部电源电压VDD作为工作电源电压的时钟控制式反相器CIV正常工作的电压电平。在进行该内部节点的升压动作时，只是利用MOS电容器的充电动作，因此不产生电流消耗。而且，同样在将内部节点DN7向L电平驱动时，由于停止了MOS电容的形成，所以可以高速地改变内部节点的电压电平，从而能够高速地对输入信号进行电平变换，生成内部信号。

实施例2

图4是表示本发明实施例2的电平变换电路的结构。图4所示的电平变换电路与图1所示的电平变换电路的结构的不同之处如下。即，向时钟控制式反相器CIV的低侧电源节点DN2提供的不是基准电压(地电压VSS)，而是时钟信号/CLK。该图4所示电平变换电路的其它结构与图1所示电平变换电路的结构相同，对应的部分使用相同的参考符号，并省略其说明。

在该图4所示的电平变换电路中，时钟信号CLK的变化迟于时钟信号/CLK。

图5是表示时钟脉冲倾斜大时的图4所示电平变换电路的动作的信号波形图。如图5所示，现在考虑输入信号IN为L电平(0V)、时钟信号CLK为H电平、时钟信号/CLK为低电平的状态。此时，还考虑内部节点DN7保持在升压电压(3V+ΔVH)电平的状态。

考虑如下状态：在时刻ta，时钟信号/CLK为L电平时，时钟信号CLK从H电平降到了L电平。此时，由于MOS晶体管5是截止状态，所以通过MOS电容器6的充电动作，内部节点DN7的电压电平降至输入信号IN的H电平(3V)。由于时钟信号/CLK是L电平，所以在时钟控制式反相器CIV中P沟道MOS晶体管1为导通状态。如果电源电压VDD是5V，则MOS晶体管2的栅极-源极之间电压为-2V。因此，该MOS晶体管2的阈值电压的波动大，例如-1.5V时MOS晶体管2导通，内部节点DN6被充电，其电压电平上升。此时，若反相器7动作，并按照内部输出节点DN6的电压电平将内部节点DN8驱动成L电平，则在时钟控制式反相器8中充电用P沟道MOS晶体管按照时钟信号CLK的L电平而导通，内部输出节点DN6被驱动成H电平。

在时刻t3，时钟信号/CLK若升至H电平，则时钟控制式反相器CIV为非激活状态，成为输出高阻抗状态。此时，即使内部节点DN7被通过MOS晶体管5提供的输入信号IN驱动成L电平(地电压电平)，时钟控制式反相器CIV也是非激活状态，内部输出节点DN6被维持在H电平。因此，从按正确的操作应该维持L电平的内部输出节点DN6中输出H电平，所以产生了误动作。为了防止这种因时钟信号的倾斜而使时钟信号的过渡时间(timing margin)变小，使时钟信号CLK的下降迟于时钟信号/CLK的上升。

图6是表示图4所示电平变换电路的动作的信号波形图。下面参照图6说明图4所示电平变换电路的动作。

从时刻t0至时刻t2，进行与此前在图3所示的信号波形图相同的动作。即，在时刻t2，输入信号IN从H电平降至L电平，进行输入信号IN的设定。

此时，内部节点DN7的电压电平是升压电压3V+ΔVH，内部输出节点DN6的电平是L，时钟信号CLK的电平是H。

在时刻t3，内部时钟信号/CLK从L电平升至H电平。此时，时钟信号CLK是H电平。与此相对应，MOS晶体管5成为导通状态，内部节点DN7按照输入信号IN被驱动成地电压电平。在该动作时，时钟信号CLK和/CLK都为H电平，MOS晶体管4的栅极和源极的电位相等，维持截止状态。而且MOS晶体管3也按照内部节点DN7的电压电平维持截止状态。此外，P沟道MOS晶体管1成为截止状态。因此，时钟控制式反相器CIV在时钟信号CLK和/CLK都处于H电平的期间成为非激活状态，即使内部节点DN7的电压电平下降，内部节点DN6也不受其影响，维持L电平。

在时刻t3a，时钟信号CLK从H电平降至L电平。与此相对应，MOS晶体管4成为深截止状态。内部节点DN7与输入节点DN5耦合，即使该时钟信号CLK下降，内部节点DN7也维持与输入信号IN相同的电压电平。

在时刻t4，时钟信号/CLK从H电平降至L电平，此后，时钟信号CLK从L电平升至H电平。此时在时钟控制式反相器CIV中，时钟信号CLK～成为H电平，则其低侧电源节点DN2的时钟信号/CLK就是L电平，时钟控制式反相器CIV被激活。但是，由于内部节点DN7的电压电平是L电平，MOS电容器6中不形成电容，所以内部节点DN7的电压电平只上升ΔVL，维持L电平。响应于时刻t4的时钟信号/CLK的下降，时钟控制式反相器CIV被激活，将内部输出节点DN6驱动为H电平(5V)。

在时刻t5，输入信号IN从L电平升至H电平。

在时刻t6，时钟信号/CLK从L电平升至H电平。此时，时钟信号/CLK维持H电平。时钟信号CLK在时刻t6a向L电平下降。在时刻t6至时刻t6a的期间，在时钟控制式反相器CIV中，MOS晶体管4维持截止状态。因此，内部节点DN7的电压电平按照输入信号IN的H电平上升至3V，即使MOS晶体管3成为导通状态，时钟控制式反相器CIV的放电路径也被切断，所以内部输出节点DN6的电压电平维持H电平。

在时刻t6a，时钟信号CLK一降至L电平，则在时钟控制式反相器CIV中，MOS晶体管4成为截止状态，放电路径被可靠地关断。

因此，通过使时钟信号CLK的变化迟于时钟信号/CLK，可以准确地对输入信号IN进行取样后进行电平变换，生成内部信号。在此，取样是指取入输入信号并进行锁存的动作。即，只要满足时钟信号CLK的变化迟于时钟信号/CLK的这个条件，就能保证准确的电平变换动作和电平变换信号的输出，所以图4所示的电平变换电路可以增大过渡时间。

为了使MOS电容器6进行充电动作和改变电压电平，需要使MOS晶体管5成为截止状态，使内部节点DN7维持在电学浮置状态。因此，通过使时钟信号CLK在时钟信号/CLK下降之后再升至H电平，可以使MOS电容器6准确地通过充电动作而进行升压动作。

图7是表示本发明实施例2的产生时钟信号部分结构的一例的图。作为例子，图7中的时钟信号产生单元包括接收主时钟信号MCLK的偶数级(图7中为4级)的级联连接的反相器IV1-IV4。从初级的反相器IV1中产生辅助的时钟信号/CLK，从最终级的反相器IV4中产生时钟信号CLK。

主时钟信号MCLK是从外部提供的时钟信号，规定提供输入信号IN的时钟周期。在该图7所示时钟信号发生电路的结构中，将时钟信号/CLK延迟由反相器IV2-IV4而产生的延迟时间，并进行反相后，产生时钟信号CLK。因此，总是能够使时钟信号CLK在时钟信号/CLK变化之后变化，从而能够准确地进行输入信号IN的电平变换。

此外，时钟信号CLK和/CLK也可以通过使用PLL(相位同步电路)等电路进行相位调整而产生。

如上所述，按照本发明的实施例2，对进行输入信号的电平变换的时钟控制式反相器的低侧电源节点，提供规定该取样定时(取入输入信号并进行锁存的定时、MOS晶体管5变为截止状态的定时)的时钟信号，可以增大电平变换电路的时钟信号的过渡时间，能够准确地取入输入信号并进行电平变换，生成内部信号。

实施例3

图8是表示本发明实施例3的电平变换电路的结构的图。该图8所示的电平电路与图1或图4所示电平电路的结构，不同之处如下。即，在时钟控制式反相器CIV中，连接在高侧电源节点DN1上的P沟道MOS晶体管1的栅极，连接在内部节点DN7上，对连接在内部输出节点DN6上的P沟道MOS晶体管2的栅极提供的是时钟信号/CLK。同样，将时钟信号CLK提供给N沟道MOS晶体管3的栅极，连接在低侧电源节点DN2上的N沟道MOS晶体管4的栅极连接在内部节点DN7上。对低侧电源节点DN2提供基准电压VSS或时钟信号/CLK。该图8所示电平变换电路的其它结构与图1或图4所示电平变换电路的结构相同，对应的部分用相同的参照符号，省略其详细的说明。

即，在该时钟控制式反相器CIV中，对连接在内部输出节点DN6上的MOS晶体管2和3的栅极提供时钟信号/CLK和CLK。在时钟信号/CLK为H电平、时钟信号CLK处于L电平、而且输入输入信号IN的动作期间，MOS晶体管2和3处于截止状态。因此，能够充分地抑制节点DN6和DN7之间的电容耦合，并能够抑制内部节点DN7的电压电平的变化对内部输出节点DN6的电压电平的影响。

此外，在取样之后，内部节点DN6处于浮置状态时，即使内部输出节点DN6的电压电平变化，也能够通过时钟反相器CIV来抑制通过MOS晶体管寄生电容1和4而产生的节点DN7和DN6的电容耦合，能够准确地将内部节点DN7的电压电平维持在对应于取样输入信号的电压电平上。

此外，对于内部输出节点DN6来说，在MOS晶体管2和3处于截止状态时，只连接它们的漏的结电容，因此可以减小内部输出节点DN6的时钟控制式反相器CIV在非激活时的负载，能够用时钟控制式反相器8高速地驱动内部输出节点DN6。

如上所述，按照本发明的实施例3，在电平变换用时钟控制式反相器的内部节点上，连接栅极接收时钟信号的MOS晶体管，可以减轻通过电平变换用时钟控制式反相器CIV的MOS晶体管而产生的内部节点之间的电容耦合，从而能够稳定地将内部节点维持在对应于取样信号的电压电平上。

实施例4

图9是表示本发明实施例4的电平变换电路的结构。该图9所示的电平变换电路与图8所示的电平变换电路的结构的不同之处如下。即，通过始终输入节点DN4a向取样用N沟道MOS晶体管5的栅极提供时钟信号/CLKK。该时钟信号/CLKK的H电平是高于时钟信号/CLK的H电平的电压电平。该图9所示电平变换电路的其它结构与图8所示电平变换电路的结构相同，对应的部分使用相同的参考符号，并省略其说明。

对于MOS晶体管5来说，因其阈值电压因波动而变高时，有时会产生这种情形：在时钟信号/CLK的H电平产生阈值电压损失，不能百分之百地将输入信号IN传送到内部节点DN6。为了防止产生这种阈值电压损失，如图10所示，对取样用N沟道MOS晶体管5的栅极，提供将H电平充分地提高到能够补偿阈值电压的波动变化的程度的时钟信号/CLKK。即使MOS晶体管5的阈值电压有波动变化，也能够可靠地将输入信号IN百分之百地传送给内部节点DN6。

此外，利用大振幅的时钟信号/CLKK时，也可以对时钟控制式反相器CIV的低侧电源节点DN2提供该大振幅的时钟信号/CLKK。不需要对低侧电源节点DN2提供地电压，可以改善设计的自由度。

此外，在该图9所示的电平变换电路的结构中，在内部输出节点DN6上连接有栅极分别与时钟信号/CLK和CLK连接的MOS晶体管2和3。但是，该利用大振幅时钟信号/CLKK的结构也可以用于图1或图4所示的结构。

如上所述，按照本发明实施例4，将大振幅时钟信号提供给取样用MOS晶体管的栅极，即使阈值电压有波动变化也一定不会产生阈值电压损失，能够将输入信号IN传送到内部节点。

实施例5

图11是表示本发明实施例5的电平变换电路的结构的图。在图11所示的电平变换电路中，按照MOS电容器6的充电电压，有选择地将时钟信号CLK传送给内部节点(时钟控制式反相器CIV的输入节点)DN7。即，该图11所示的电平变换电路包括：N沟道MOS晶体管5，按照来自时钟输入节点DN4的辅助的时钟信号/CLK，将提供给输入节点DN5的输入信号IN传送给内部节点DN9；MOS电容器6，按照时钟输入节点DN3的时钟信号CLK与内部节点DN9的电位差，有选择地形成电容；N沟道MOS晶体管9，按照内部节点DN9上的电压，有选择地将时钟输入节点DN3上的时钟信号CLK传送给内部节点DN7；N沟道MOS晶体管10，按照时钟信号/CLK，将内部节点DN7驱动成低侧电源节点DN2的电压电平；时钟控制式反相器CIV，按照内部节点DN7上的信号进行电平变换，传送给内部输出节点DN6；以及构成锁存电路的反相器7和时钟控制式反相器8，锁存该内部输出节点DN6上的信号。

时钟控制式反相器CIV具有实施例1至4的时钟控制式反相器中的一种结构，在时钟信号CLK和/CLK分别为H电平和L电平时被激活，按照内部节点DN7的信号，驱动内部输出节点DN6。时钟控制式反相器CIV在时钟信号CLK和/CLK分别为L电平和H电平时变为非激活状态，成为输出高阻抗状态。

时钟信号CLK和/CLK的振幅分别大于输入信号IN，与先前的实施例1至4同样的电压振幅关系在时钟信号CLK和/CLK与输入信号IN之间成立。

将基准电压VSS提供给起着将内部节点DN7向L电平驱动的低侧驱动电路作用的N沟道MOS晶体管10的源极节点DN2a。以后将要说明，也可以将时钟信号提供给该源极节点DN2a。

时钟控制式反相器8和反相器7的锁存动作与在先前实施例1至4中说明的相同。

图12是表示图11所示电平变换电路动作的信号波形图。下面参照图12说明图11所示电平变换电路的动作。

现在，设在时刻t10输入信号IN是H电平(3V)、时钟信号/CLK是H电平(5V)、时钟控制信号CLK处于L电平(0V)。在该状态下，MOS晶体管5处于导通状态，输入信号IN传送到内部节点DN9，使其成为H电平(3V)。时钟信号CLK是L电平，MOS晶体管9导通，L电平(地电压电平)被传送到内部节点DN7。时钟控制式反相器CIV处于非激活状态，内部输出节点DN6由于反相器7和时钟控制式反相器8而维持H电平(5V)。

在时刻t11，时钟信号/CLK变为L电平，接着，时钟信号CLK升为H电平。MOS晶体管5成为截止状态，内部节点DN9成为浮置状态。此时，在MOS电容器6中形成了沟道，作为MOS电容而动作，响应于时钟信号CLK的上升而进行向内部节点DN9充电的电荷供给，内部节点DN9的电压电平上升ΔVH。电压提高了ΔVH的节点DN9的电压电平是充分高于时钟信号CLK的H电平的电压电平，MOS晶体管9成为导通状态，将H电平的时钟信号CLK传送给内部节点DN7，内部节点DN7的电压电平变为H电平。此时，MOS晶体管10处于截止状态。由于时钟控制式反相器CIV处于激活状态，所以按照内部节点DN7的H电平的信号，将L电平的信号传送给内部输出节点DN6。

在时刻t12，输入信号IN变为L电平。此时，时钟信号/CLK为L电平，MOS晶体管5处于截止状态，进行对输入信号IN的取样动作的设定。

在时刻t13，时钟信号/CLK变为H电平，输入节点DN5的输入信号IN传送到内部节点DN9，内部节点DN9的电压电平成为与输入信号IN相同的L电平。而且，响应于时钟信号/CLK的上升，MOS晶体管10成为导通状态，内部节点DN7向地电压VSS电平放电。在时钟信号CLK下降时，MOS晶体管5处于导通状态，内部节点DN9没有成为浮置状态，所以不进行MOS电容器的充电动作，内部节点DN9维持输入信号IN的L电平。

在该状态下，时钟控制式反相器CIV成为非激活状态，内部节点DN7与内部节点DN6被分离，内部节点DN6维持L电平。

在时刻t14，时钟信号/CLK降至低电平，接着，时钟信号CLK变为H电平。此时，内部节点DN9是L电平，在MOS电容器6中不形成沟道。因此，响应于时钟信号CLK的上升，由于该MOS电容器6的寄生电容的作用，内部输出节点DN9的电压电平上升ΔVL。但是，由于该电压ΔVL充分小于MOS晶体管9的阈值电压，所以MOS晶体管9维持截止状态。内部节点DN7处于L电平，响应于时钟信号/CLK的下降，时钟控制式反相器CIV的充电动作被激活，将该最终输出节点DN6向5V的H电平驱动。

在时刻t15，为了再次设定输入信号IN，输入信号IN从L电平升至H电平。

在时刻t16，时钟信号/CLK变为H电平，开始输入信号IN的取样。此后，重复从时刻t10开始的动作。

在该图11所示电平变换电路中，节点DN9连接在MOS晶体管9的栅极上，可以减小内部节点DN9的寄生电容。因此，可以减小先前式(1)的寄生电容CST的值，增大电压上升量ΔVH，从而能够准确地将电源电压VDD电平信号传送给时钟控制式反相器CIV的输入节点DN7。

此外，在该图11所示电平变换电路的结构中，可以向MOS晶体管5的栅极提供大振幅的时钟信号/CLKK。此外，也可以向构成低侧驱动电路的MOS晶体管10的源极节点DN2a提供时钟信号CLK。将内部节点DN7向L电平放电时，时钟信号/CLK是H电平，而且时钟信号CLK是L电平，能够可靠地将内部节点DN7向L电平驱动。此时，需要向时钟控制式反相器CIV的低侧电源节点DN2提供时钟信号/CLK(参照图4，为了可靠地切断放电路径)。

如上所述，根据本发明的实施例5，根据对取样的输入信号进行升压的MOS电容器6的充电电压来驱动MOS晶体管9，通过内部节点将时钟信号传送给时钟控制式反相器CIV。因此能够减小与该MOS电容器6连接的内部节点DN9的寄生电容，高效率地进行取样输入信号的升压动作，高速地将进行了电平变换的信号传送给时钟控制式反相器。

实施例6

图13是表示本发明实施例6的电平变换电路结构的图。该图13所示的电平变换电路与图11所示电平变换电路结构的不同之处如下。即，在图13所示的电平变换电路中，构成MOS电容器6的MOS晶体管的源/漏极节点连接在与时钟控制式反相器CIV的输入连接的内部节点DN7上。该图13所示电平变换电路的其它结构与图11所示电平变换电路的结构相同，对应的部分付与相同的参考符号，并省略了其说明。

在该图13所示电平变换电路的结构中，在内部节点DN9为输入信号IN的H电平(3V)的状态下时钟信号/CLK变为低电平，接着，时钟信号CLK一变为H电平，MOS晶体管9就处于弱导通状态，将时钟信号CLK传送到内部节点DN7，使内部节点DN7的电压电平上升。按照该内部节点DN7的电压电平的上升，由MOS电容器6的电容耦合使内部节点DN9的电压电平上升，进而使MOS晶体管9成为更深的导通状态，将时钟信号CLK的H电平传送给内部节点DN7。因此，通过该MOS电容器6的正反馈动作，可以高速地提高内部节点DN7的电压电平。

在内部节点DN9为L电平时，MOS晶体管9维持截止状态，即使时钟信号CLK升至H电平，内部节点DN7也维持L电平的浮置状态。

在该图13所示的电平变换电路的结构中，由于没有使用用于驱动MOS电容器6的时钟信号，所以不需要MOS电容器6的时钟信号配线，因此设计容易。

实施例7

图14是表示本发明实施例7的电平变换电路结构的图。该图14所示的电平变换电路与图11及13所示电平变换电路结构的不同之处如下。即，不设置MOS电容器6。由于使栅极连接在内部节点DN9上的MOS晶体管9作为MOS电容来动作，能够使用沟道宽度充分增大的N沟道MOS晶体管9w。该图14所示电平变换电路的其它结构与图11及13所示的电平变换电路的结构相同，对应的部分付与相同的参考符号，并省略了其说明。

在该图14所示的电平变换电路中，在内部节点DN9为H电平、时钟信号/CLK变为L电平之后，时钟信号CLK若变为H电平，则MOS晶体管9w中就会形成沟道，该沟道区域与栅极之间的电容使内部节点DN9的电压电平上升，H电平的时钟信号CLK被传送到内部节点DN7。即，利用该MOS晶体管9w的自举作用，使内部节点DN9的电压电平按照时钟信号CLK的上升而上升，以不伴随该MOS晶体管9w的阈值电压损失的方式将时钟信号CLK传送给内部节点DN7。

内部节点DN9为L电平时，MOS晶体管9w为截止状态，即使时钟信号CLK上升，内部节点DN9的电压电平也只是因MOS晶体管9w的栅-漏之间的电容上升很少，MOS晶体管9w维持截止状态，内部节点DN7维持L电平。

在该图14所示的电平变换电路结构中，使传送电平变换后的信号的MOS晶体管9w起MOS电容器的作用，不用另外设置升压用的MOS电容器，从而减小了设计面积，改善了设计的自由度。此外，MOS晶体管9w的沟道宽度变大，因此电流驱动力变大，可以高速地将内部节点DN7向H电平驱动。

实施例8

图15是表示本发明实施例8的电平变换电路结构的图。在该图15所示电平变换电路中，将内部节点DN7向L电平驱动的低驱动电路的结构与图14所示的结构不同。即，作为该低驱动电路，还设置了：P沟道MOS晶体管11，连接在电源节点DN1与内部节点DN10之间，且其栅极接收来自时钟输入节点DN3的时钟信号CLK；N沟道MOS晶体管12，连接在内部节点DN10与低侧电源节点DN2b之间，且其栅极连接在内部节点DN7上。MOS晶体管10的栅极连接在内部节点DN10上。

该图15所示电平变换电路的其它结构与图14所示电平变换电路的结构相同，对应的部分付与相同的参考符号，并省略其说明。

在该图15所示的电平变换电路结构中，时钟信号CLK为L电平时，MOS晶体管11为导通状态，内部节点DN10被驱动为H电平。与此相对应，MOS晶体管10变为导通状态，内部节点DN7被驱动为低侧电源节点DN2a上的电压电平即地电压VSS电平。由于该内部节点DN7通过MOS晶体管10与低侧电源节点DN2a连接，所以在时钟信号CLK为L电平时，可以防止内部节点DN7成为浮置状态，可以防止噪音重叠在该内部节点DN7上。

该时钟信号CLK为L电平时，时钟信号/CLK为H电平，输入信号IN传送给内部节点DN9。时钟信号/CLK降至L电平、内部节点DN9成为浮置状态之后，时钟信号CLK升为H电平。与此相对应，MOS晶体管11成为截止状态。输入信号IN为H电平时，内部节点DN9上的电压电平响应于该时钟信号CLK的上升而上升，内部节点DN7的电压电平也随之升为H电平(5V)。随着该内部节点DN7的电压电平的上升，MOS晶体管12向导同状态转变，将内部节点DN10向低电平驱动，将MOS晶体管10向截止状态驱动。因此，能够可靠地将取样的输入信号IN进行电平变换后传送给内部节点DN7。

取样的输入信号IN为L电平时，MOS晶体管9w为截止状态，时钟信号CLK不通过MOS晶体管9w传送给内部节点DN7。在该状态下，MOS晶体管12为导通状态，MOS晶体管10维持导通状态，同样，内部节点DN7维持低侧电源节点DN2a上的电压VSS电平。因此，在该状态下也能防止内部节点DN7成为浮置状态，从而能够稳定地将内部节点DN7维持在地电压电平上。

此外，在这种结构时，若向低侧电源节点DN2a提供时钟信号CLK，则在内部节点DN7为L电平时，通过MOS晶体管10传送H电平的时钟信号CLK，因此内部节点DN7的电压电平有误变动的可能性。因此，在该图15所示的结构中，低侧电源节点DN2a被维持在基准电压VSS电平上。

此外，在该图15所示的电平变换电路中，也可以将升压用的MOS电容器连接在内部节点DN9上。

如上所述，根据本发明的实施例7，使用低驱动电路将L电平信号传送给时钟控制式反相器CIV的输入节点DN7时，用低阻抗将节点DN7维持在L电平，因此可以防止因噪音而引起的内部节点DN7的电位上升，从而能够防止时钟控制式反相器CIV的误动作。

实施例9

图16是概略地表示了本发明实施例9的具有电平变换功能的串行/并行变换电路的结构的图。在图16中，具有电平变换功能的串行/并行变换电路包括：电平变换电路20、锁存电路22、移位锁存电路24、26、电平变换电路30，以及移位锁存电路32。电平变换电路20按照时钟信号/CLK和CLK对输入信号IN进行取样，且进行电平变换后输出；锁存电路22在时钟信号/CLK为H电平时锁存上述电平变换电路20的输出信号；移位锁存电路24在时钟信号CLK为H电平时被激活，传送并锁存该锁存电路22的锁存信号；移位锁存电路26在时钟信号/CLK为H电平时被激活，激活时移动并锁存移位锁存电路24的输出信号，从而产生输出像素信号/OTD和OTD；电平变换电路30按照时钟信号CLK和/CLK对输入信号IN进行取样，且进行电平变换之后输出；而移位锁存电路32在时钟信号/CLK为H电平时被激活，传送并锁存该电平变换电路30的输出信号，从而产生输出像素信号OTE和/OTE。

电平变换电路20和30互补地动作，它们具有先前实施例1至8中所示电平变换电路结构中的一种。电平变换电路20在时钟信号/CLK为H电平时对输入信号IN进行取样，在时钟信号CLK为H电平时对取样的输入信号进行电平变换之后输出。另一方面，电平变换电路30在时钟信号CLK为H电平时对输入信号IN进行取样，在时钟信号/CLK为H电平时对该取样的输入信号进行电平变换而生成电平变换信号。

以两倍于时钟信号CLK及/CLK的频率的频率提供输入信号IN。时钟信号CLK为H电平时，电平变换电路30不进行取样动作，时钟信号/CLK为H电平时电平变换电路20进行取样动作。时钟信号CLK为H电平时，从移位锁存电路26和好2并列地输出像素信号。因此，在该图16所示具有电平变换功能的串行并行变换电路中，将输入信号IN的频率分频为1/2倍的频率后输出。由此，通过降低次级电路的动作频率来放大动作容限。

图17是表示图16所示具有电平变换功能的串行/并行变换电路的结构一例的图。在图17中，电平变换电路20具有与图4所示电平变换电路相同的结构，包括N沟道MOS晶体管5a、MOS电容器6a以及时钟控制式反相器CIVa。N沟道MOS晶体管5a在时钟信号/CLK的H电平时导通，传送输入信号IN；MOS电容器6a在时钟信号升为H电平时进行充电动作，向内部节点DN7a提供电荷；而时钟控制式反相器CIVa在时钟信号/CLK和CLK分别为L电平和H电平时被激活，按照内部节点DN7a的信号来驱动内部节点DN6。

锁存电路22与先前的实施例一样，包括：反相器7，将内部节点DN6的信号反相；时钟控制式反相器8，在时钟信号CLK和/CLK分别为L电平和H电平时被激活，激活时将反相器7的输出信号反相，向内部节点DN6驱动。

锁存电路24包括时钟控制式反相器40、反相器41以及时钟控制式反相器42。时钟控制式反相器40在时钟信号CLK和/CLK分别为L电平和H电平时被激活，激活时将内部节点DN6的信号反相后传送给内部节点DN11；反相器41将内部节点DN11上的信号反相；而时钟控制式反相器42在时钟信号/CLK和CLK分别为L电平和H电平时被激活，激活时将反相器41的信号反相后传送给内部节点DN11。由这些反相器41和时钟控制式反相器42，在时钟控制式反相器42激活时形成反相锁存器。

移位锁存电路26包括时钟控制式反相器43、反相器44、时钟控制式反相器45、反相器46以及反相器47。时钟控制式反相器43在时钟信号/CLK和CLK分别为L电平和H电平时被激活，激活时将移位锁存电路24的锁存信号反相后传送给内部节点DN13；反相器44将内部节点DN13的信号反相；时钟控制式反相器45，在时钟信号CLK和/CLK分别为L电平和H电平时被激活，激活时将反相器44的信号反相后传送给内部节点DN13；反相器46将反相器44的输出信号反相而生成输出信号/OTD；而反相器47将内部节点DN13上的信号反相而生成输出信号OTD。

电平变换电路30具有与电平变换电路20相同的结构，包括：N沟道MOS晶体管5b，响应于时钟信号CLK而传送输入信号IN；MOS电容器6b，响应于时钟信号/CLK的上升而向内部节点DN7b提供电荷；以及时钟控制式反相器CIVb，在时钟信号CLK和/CLK分别为L电平和H电平时被激活，激活时按照内部节点DN7b的信号驱动内部节点DN17。

移位锁存电路32包括时钟控制式反相器50、反相器51、时钟控制式反相器52、反相器53以及反相器54。时钟控制式反相器50在时钟信号/CLK和CLK分别为L电平和H电平时被激活，激活时将内部节点DN17上的信号反相后传送给内部节点DN18；反相器51将内部节点DN18上的信号反相；时钟控制式反相器52在时钟信号CLK和/CLK分别为L电平和H电平时被激活，激活时将反相器51的输出信号反相后传送给内部节点DN18；反相器53将反相器51的输出信号反相而生成输出信号OTE；而反相器54将内部节点DN18上的信号反相而生成输出信号/OTE。

因此，在该图17所示具有电平变换功能的串行/并行变换电路的结构中，电平变换电路20和30按照时钟信号CLK和/CLK交替地进行取样动作和电平变换动作，移位锁存电路26和32并列地进行信号的取入和输出动作。下面参照图18所示的时序图来该图17所示具有电平变换功能的串行/并行变换电路的动作。

在时刻t30，输入信号CLK升为H电平，而且时钟信号/CLK降为L电平。时钟信号CLK与/CLK的变化定时的关系与在先前的实施例1至8中说明的相同。即，时钟信号/CLK变化之后时钟信号CLK变化。

在电平变换电路20中，输入信号D1的取样结束，进行由时钟控制式反相器CIVa进行的电平变换动作。在锁存电路22中，时钟控制式反相器8为非激活状态，不进行锁存动作。而且，此时在移位锁存电路24中，时钟控制式反相器40变为非激活状态，处于锁存状态，不进行该电平变换电路20的输出信号的取入。另一方面，在移位锁存电路26中，初级的时钟控制式反相器43被激活，取入并输出移位锁存电路24的输出信号。但是，此时是不同于输入信号D1的信号，是无效信号。

另一方面，在电平变换电路30中，按照该时钟信号CLK的上升而取入输入信号IN。但是在该状态下，时钟控制式反相器CIVb处于非激活状态，内部节点DN17的信号是无效信号。在移位锁存电路32中，初级的时钟控制式反相器50被激活，按照该内部节点DN17上的信号生成输出信号OTE。但是，此时内部节点DN17上的信号也与输入信号D1无关，是无效的信号。

在电平变换电路20中的电平变换动作与电平变换电路30中的取样动作并行地进行时，输入信号IN变为第二个信号D2。此时，时钟信号CLK是H电平，进行电平变换电路30的输入信号D2的设定。

在时刻t31，若时钟信号CLK将为L电平、时钟信号/CLK升为H电平，则在电平变换电路20中，时钟控制式反相器CIVa成为输出高阻抗状态。而且锁存电路22因时钟控制式反相器8被激活而成为锁存状态。此时，在移位锁存电路24中，初级的时钟控制式反相器40被激活，将内部节点DN6上的第一个信号D1反转后传送给内部节点DN11。另一方面，由于时钟控制式反相器43处于非激活状态，所以移位锁存电路26成为锁存状态，不进行信号的取入。只是在移位锁存电路24中取入第一个数据信号D1，其输出信号变化。

另一方面，在电平变换电路30中，响应于时钟信号CLK的下降而取入第二个数据信号D2。此时，时钟控制式反相器CIVb为非激活状态，内部节点DN17的状态不变。而且，在移位锁存电路32中时钟控制式反相器50变为非激活状态，该移位锁存电路32成为锁存状态，其输入与输出分离，输出信号OTE与/OTE不变。

设定第三个输入信号D3之后，在时刻t32，时钟信号CLK升为H电平，而且时钟信号/CLK降为L电平。在电平变换电路20中，第三个输入信号D3的取样结束，响应于时钟信号CLK的上升，进行对内部节点DN7a的充电动作。而且此时时钟控制式反相器CIVa被激活，从电平变换电路20输出对应于第三个输入信号D3的电平变换后的信号(输入信号D3为H电平时)。响应于时钟信号CLK的上升，移位锁存电路24中初级的时钟控制式反相器40成为非激活状态，因此移位锁存电路24的输出维持在前一周期取入的第一个数据信号D1。

另一方面，在移位锁存电路32中，响应于该时刻t32的时钟信号CLK的上升和时钟信号/CLK的下降，时钟控制式反相器50被激活，其输入与输出成为电耦合的直通状态，对应于内部节点DN11上的输入信号D2的电平变换动作后的信号，作为输出信号OTE而输出。而且，在移位锁存电路26中，输入初级的时钟控制式反相器43也被激活，按照前级移位锁存电路24的锁存信号，生成对应于第一个输入信号D1的电平变换动作后的信号OTD。

此外，在以下的说明中，为了简化说明，用“电平变换后的信号”来表示“从时钟控制式反相器CIVa或CIVb输出的信号”。

在时刻t33，时钟信号CLK下降，时钟信号/CLK成为H电平。与此相对应，在电平变换电路20中，时钟控制式反相器CIVa成为输出高阻抗状态，开始进行对输入信号IN的取样动作。另一方面，在电平变换电路30中，响应于时钟信号/CLK的上升而进行充电动作，在输入信号D4为H电平时，内部节点DN7b的电平升至升压电平。而且，时钟控制式反相器CIVb被激活，对内部节点DN17输出对应于第四个数据信号D4的电平变换后的信号。另一方面，移位锁存电路24成为直通状态，传送对应于第三个输入信号D3的电平变换后的信号。由于移位锁存电路26处于锁存状态，所以输出信号OTD和/OTD不变。

在时刻t34，若时钟信号/CLK的下降、时钟信号CLK上升，则在电平变换电路30中开始进行取样动作，另一方面，在电平变换电路20中进行电平变换动作。此时，移位锁存电路24处于锁存状态，另一方面，由于输入初级的时钟控制式反相器13被激活而成为直通状态，因此移位锁存电路26生成对应于第三个输入信号D3的输出信号OTD。而且，此时在移位锁存电路32中，时钟控制式反相器50也被激活，作为输出信号OTE，输出对应于第四个输入信号D4的电平变换信号。

因此，从电平变换电路20中，按照时钟信号/CLK的下降，以2Tcy的周期输出输入信号IN的输入顺序中的奇数信号，另一方面，从电平变换电路30中，按照时钟信号CLK的下降，输出输入信号IN的输入顺序中的偶数信号。

移位锁存电路24，将该电平变换电路20的输出信号延迟时钟信号CLK和/CLK的半个周期Tcy之后输出，移位锁存电路26将该移位锁存电路24的输出信号延迟时钟信号CLK和/CLK的半个周期Tcy之后输出。另一方面，移位锁存电路32将电平变换电路30的输出信号延迟时钟信号CLK和/CLK的半个时钟周期Tcy之后输出。

因此，电平变换电路20在时钟信号CLK的每个周期，输出输入信号IN的奇数信号，电平变换电路30按照时钟信号的下降，输出输入信号IN的偶数信号。结果，从作为输入信号IN而接收第一个输入信号D1开始经过时钟信号CLK和/CLK的一个时钟周期之后，与时钟信号CLK的上升同步地、以一个时钟周期的周期即两倍于输入信号IN的周期Tcy的周期，输出输入信号IN的偶数信号和奇数信号。由此能够对周期为Tcy的输入信号IN进行电平变换，生成周期为Tcy的输出信号OTD和OTE。

因此，即使输入信号IN是高速的信号，也可以使电平变换电路20和30以输入信号IN的1/2倍的频率动作，从而能够可靠地进行取样和电平变换动作后传送给次级电路。

在图17所示的电平变换电路20和30中使用图3所示的电平变换电路结构。但是作为电平变换电路20和30的结构也可以使用另外的图1、图8及图9所示的结构。

变形例

图19是表示本发明实施例9的具有电平变换功能的串行/并行变换电路的主要部分结构的图。图19表示具有电平变换功能的串行/并行变换电路的电平变换电路20和30的部分结构。在图19中，电平变换电路20包括N沟道MOS晶体管5a、MOS电容器6a、N沟道MOS晶体管9a、N沟道MOS晶体管10a以及时钟控制式反相器CIVa。N沟道MOS晶体管5a在时钟信号/CLK为H电平时，将输入信号IN传送给内部节点DN9a；MOS电容器6a响应于时钟信号CLK的上升，通过有选择地进行充电动作，向内部节点DN9a提供电荷；N沟道MOS晶体管9a按照内部节点DN9a上的信号电位，将时钟信号CLK传送给内部节点DN7a；N沟道MOS晶体管10a按照时钟信号CLK，将内部节点DN7a预充电至L电平；而时钟控制式反相器CIVa在时钟信号CLK和/CLK分别为H电平和L电平时被激活，将内部节点DN7a上的信号反相。

电平变换电路30也具有与该电平变换电路20相同的结构，包括N沟道MOS晶体管5b、MOS电容器6b、N沟道MOS晶体管9b、N沟道MOS晶体管10b以及时钟控制式反相器CIVb。N沟道MOS晶体管5b在时钟信号CLK为H电平时，将输入信号IN传送给内部节点DN9b；MOS电容器6b响应于时钟信号/CLK的上升，通过有选择地进行充电动作，向内部节点DN9b提供电荷；N沟道MOS晶体管9b按照内部节点DN9b上的信号电位，有选择地将时钟信号/CLK传送给内部节点DN7b；N沟道MOS晶体管10b在时钟信号CLK为H电平时导通，将内部节点DN7b预充电至L电平；而时钟控制式反相器CIVb在时钟信号CLK和/CLK分别为L电平和H电平时被激活，激活时将内部节点DN7b上的信号反相。

图19所示电平变换电路20和30的结构与图11所示电平变换电路的结构相同。在该电平变换电路20的后级设置有图16所示的锁存电路22、移位锁存电路24及26，在电平变换电路30的次级设置有图16所示的移位锁存电路32。

在图19所示具有电平变换功能的串行/并行变换电路的结构中，电平变换电路20和30也按照时钟信号CLK和/CLK，交替地对输入信号IN进行取样并进行电平变换。即，时钟信号CLK为H电平时，电平变换电路30取入输入信号IN，另一方面，电平变换电路20按照在此时的周期取入的信号，有选择地进行电平变换动作，通过时钟控制式反相器CIVa输出电平变换后的信号。

另一方面，在时钟信号/CLK为H电平、且时钟信号CLK为L电平时，电平变换电路20取入输入信号IN，此时时钟控制式反相器CIVa为非激活状态。另一方面，在电平变换电路30中，按照取样的信号，由MOS电容器6有选择地进行充电动作，时钟信号/CLK通过MOS晶体管9b，有选择地传送给时钟控制式反相器CIVb。时钟控制式反相器CIVb被激活，通过该时钟控制式反相器CIVb，生成电平变换后的信号。

因此，在图19所示的结构中，电平变换电路20和30也能够按照时钟信号CLK和/CLK的周期，交替地对输入信号IN进行取样并进行电平变换，因此能够以两倍于输入信号IN的周期的周期生成内部信号。

此外，在图19所示电平变换电路20和30的结构中也可以使用其它实施例的结构。

如上所述，按照本发明实施例9，相对于输入信号，并列地设置电平变换电路，使它们按照它们的互补的时钟信号交替地进行取样动作和电平变换动作，因此，能够可靠地将输入信号IN的周期变为两倍，并进行电平变换动作。

此外，该具有电平变换功能的串行并行变换电路的输出信号OTE和OTD是提供给像素的显示信号时，在水平移位寄存器中，可以以与输入信号IN相同的周期，通过激活驱动像素数据线的水平驱动器，按照点顺序方式将像素信号写入像素元件中。

实施例10

图20是概略地表示了本发明实施例10的具有电平变换功能的串行/并行变换电路的结构的图。在图20中，具有电平变换功能的串行/并行变换电路包括：电平变换电路LCK1-LCKn，对于输入节点相互并列地设置，按照来自移位寄存器电路60的移位时钟信号/SH1-/SHn，取入提供的输入信号IN，并进行电平变换；锁存电路LLK1-LLKn，与电平变换电路LCK1-LCKn分别对应地设置，在对应的移位时钟信号/SH1-SHn为L电平时被激活，锁存对应的电平变换电路LCK1-LCKn的输出信号；以及移位锁存电路SLK1-SLKn，与电平变换电路LCK1-LCKn分别对应地设置，在锁存指使信号LAT为H电平时成为直通状态，且在锁存指使信号LAT为L电平时成为锁存状态。

移位锁存电路SLK1-SLKn的输出信号并列地提供给数字/模拟变换电路(DAC)65。该数字/模拟变换电路65的输出信号PX1-PXm提供给设置在像素矩阵中的未图示的选择像素。即，该图20所示的具有电平变换功能的串行/并行变换电路在液晶元件或有机EL等显示装置中，将串行输入的显示数据IN变换成并行信号。通过数字/模拟变换电路65，生成对应于输入数字数据的模拟信号，并将该生成的模拟信号作为像素显示信号写入显示元件中。该数字/模拟变换电路65对应于像素显示的灰度，从多位的数字信号生成一个模拟像素显示信号Pxi(i＝1-m)。

移位寄存电路60根据输入信号IN的供给开始指示信号Vst，按照时钟信号CLK进行移位动作，将移位时钟信号/SH1-/SHn相对于输入信号IN错开约半个周期相位，依次激活。在电平变换电路LCK1-LCKn中依次进行输入信号IN的取入和变换的动作。之后，按照锁存指示信号LAT，在移位锁存电路SLK1-SLKn中并列地取入并锁存对应的电平变换电路LCK1-LCKn的输出信号，并列地向数字/模拟变换电路65输出电平变换后的信号。接着，按照这些电平变换后的信号进行数字/模拟变换，生成像素元件的显示信号PX1-PXm。

图21是表示图20所示具有电平变换功能的串行/并行变换电路的1级的、生成电平变换后信号部分结构一例的图。在图21中，来自移位寄存电路60的移位时钟信号/SHi作为取样/电平变换定时信号而提供。

在图21中，电平变换电路LCKi包括：N沟道MOS晶体管70，在移位时钟信号/SHi为H电平时将输入信号IN传送给内部节点DNi；反相器71，将移位时钟信号/SHi反转；MOS电容器72，响应于反相器71的输出信号SHi的上升，通过有选择地进行充电动作而向内部节点DNi提供电荷；以及时钟控制式反相器CIV1，按照移位时钟信号/SHi和SHi，有选择地被激活，激活时按照内部节点DNi上的信号，在内部节点DNj上生成电平变换后的信号。

电源电压VDD提供给时钟控制式反相器CIV1的高侧电源节点，移位时钟信号/SHi提供给低侧电源节点。

锁存电路SLKi包括：将内部节点DNj的信号反相的反相器73；和按照移位时钟信号SHi和/SHi有选择地被激活、并在激活时按照反相器73的输出信号来驱动内部节点D Nj的时钟控制式反相器74。时钟控制式反相器74与时钟控制式反相器CIV1互补地在移位时钟信号SHi和/SHi分别为L电平和H电平时被激活，激活时将反相器73的输出信号反相。

移位锁存电路SLKi包括：按照锁存指示信号LAT和互补的锁存指示信号/LAT将内部节点DNj上的信号反相的时钟控制式反相器75；将时钟控制式反相器75的输出信号反相的反相器76；以及按照锁存指示信号LAT和/LAT有选择地被激活、并在激活时将反相器76的输出信号反相后向内部节点DNk传送反相信号时钟控制式反相器77。

时钟控制式反相器75在锁存指使信号LAT和/LAT分别为H电平和L电平时被激活，而且时钟控制式反相器77在锁存指使信号LAT和/LAT分别为L电平和H电平时被激活。时钟控制式反相器74、75和睦相处7在非激活时变为输出高阻抗状态。

在电平变换电路LCKi中，移位时钟信号/CHi提供给时钟控制式反相器CIV1的低侧电源节点，不需要传送地电压VSS的配线，配线设计的自由度得到了改善。

图21所示电平变换电路LCKi的结构实质上与图4所示电平变换电路的结构相同。因此，移位时钟信号/SHi为H电平时取入输入信号IN，移位时钟信号/SHi变为L电平时对该取入的输入信号IN进行电平变换，从时钟控制式反相器CIV1向内部节点DNj输出电平变换后的信号。该内部节点DNj上的信号，在移位时钟信号SHi和/SHi分别为L电平和H电平时被锁存电路LLKi锁存。

移位锁存电路SLKi在锁存指示信号LAT为L电平时为锁存状态，当锁存指示信号LAT变为H电平时成为直通状态，将由对应的锁存电路LLKi锁存的信号反相后输出给数字/模拟变换电路65。

图22是表示图20所示具有电平变换功能的串行/并行变换电路的时序图。如该图22所示，将移位时钟信号/SH1-SHn相对于输入信号IN延迟传送周期的半个时钟周期，依次设定成在输入信号IN的一个周期期间为L电平。因此，输入信号IN在电平变换电路LCK1-LVKn各自的设置时间，响应于对应的取样时钟信号/SH1-SHn的下降而被取入。响应于对应的取样时钟信号/SH1-SHn的下降，在电平变换电路LCK1-LCKn中进行取入信号的有选择地升压动作，进行电平变换动作。

接着，当对应的取样时钟信号/SH1-SHn升为H电平时，在电平变换电路LCK1-LCKn中，时钟控制式反相器CIV1变为非激活状态，成为输出高阻抗状态。因此，即使输入信号IN变化也不会对该电平变换后的信号产生任何影响，由对应的锁存电路LLK1-LLKn锁存输入信号IN的电平变换后的信号。

最终的移位时钟信号/SHn从L电平升为H电平时，锁存指示信号LAT继续成为H电平，移位锁存电路SLK1-SLKn成为直通状态，按照由锁存电路LLK1-LLKn锁存的信号生成信号，传送给数字/模拟变换电路65。

此外，在取入预定数量的输入信号IN之后，在移位时钟信号/SHn升为H电平之后的适当的时机，锁存指示信号LAT被驱动成H电平。因此，该锁存指示信号LAT也可以从由移位寄存电路60生成移位时钟信号/SHn的移位寄存器级的次级的寄存器级生成，而且也可以根据规定数字通信/模拟变换定时的其它适当的信号来生成。

移位时钟信号/SH1-/SHn只要是彼此具有输入信号IN的周期的相位差的信号就可以，可以是不同于移位寄存电路60的输出信号的信号。

此外，在该具有电平变换功能的串行/并行变换电路中，为了生成提供给像素矩阵的像素元件的模拟信号，将其输出信号提供给数字/模拟变换电路。但是，也可以将该串行/并行变换电路的输出信号用于别处，通常，可以将该具有电平变换功能的串行/并行变换电路用于，进行串行/并行变换的电路部分、且串行输入信号与并行输入信号的电压振幅不同的部分。

变形例

图23是表示图20所示的电平变换电路LCK1-LCKn的变形例的图。在该图23中，由于电平变换电路LCK1-LCKn具有相同的结构，所以代表性地示出了电平变换电路LCKi(i＝1-n)结构。在图23中，电平变换电路LCKi包括N沟道MOS晶体管80、反相器81、N沟道MOS晶体管82、N沟道MOS晶体管83以及时钟控制式反相器CIV2。N沟道MOS晶体管80按照移位时钟信号/SHi，将输入信号IN传送给内部节点DNs；反相器81将移位时钟信号SHi反转；N沟道MOS晶体管82按照内部节点DNs的电位，有选择地将反相器81的输出信号SHi传送给内部节点DNt；N沟道MOS晶体管83在移位时钟信号/SHi为H电平时导通，将内部节点DNt预充电至地电压电平(移位时钟信号SHi的低电平)；而时钟控制式反相器CIV2按照移位时钟信号SHi和/SHi，有选择地被激活，激活时将内部节点DNt的信号反相。

移位时钟信号/SHi为L电平、且移位时钟信号SHi为H电平时，时钟控制式反相器CIV2被激活，作为反相器而动作。

该图23所示的电平变换电路LCKi的结构与图14所示的电平变换电路的结构相同。即，在移位时钟信号/SHi为H电平时取入输入信号IN。移位时钟信号/SHi变为L电平时，MOS晶体管80成为导通状态，另一方面，反相器81的输出信号SHi升为H电平，通过MOS晶体管82的自举作用，使内部节点DNs的电压电平上升，将该信号SHi的H电平传送给内部节点DNt(H电平信号的取样时)。而且此时，时钟控制式反相器CIV2成为激活状态，传送到内部节点DNt的信号被反转，传送到图20所示的次级锁存电路LLKi并被锁存。

移位时钟信号/SHi从L电平升为H电平时，反相器81的输出信号SHi变为L电平，时钟控制式反相器CIV2成为非激活状态，时钟控制式反相器CIV2的输入与输出分离。在该状态下，MOS晶体管83处于导通状态，内部节点DNt被预充电至L电平。而且，由于是依次提供输入信号IN，所以即使内部节点DNs的电压电平变化，反相器81的输出信号SHi也是L电平，内部节点DNt维持L电平。

因此，利用该图23所示电平变换电路LCKi，也能够高效率地进行串行/并行变换和电平变换。

如上所述，按照本发明实施例10，并列地设置电平变换电路，依次移位地进行这些电平变换电路的取样和电平变换，可以高效率地将串行输入信号变换成并行信号，而且可以变换串行输入信号的电压振幅。

实施例11

图24是概略地示出了本发明实施例11的具有电平变换功能的串行/并行变换电路结构的图。该图24所示的具有电平变换功能的串行/并行变换电路与图20所示具有电平变换功能的串行/并行变换电路的结构的不同之处如下。即，在进行输入信号IN的电平变换的电平变换电路LCK1-LCKn中，按照来自前级电平变换电路的移位时钟信号HH0-SH(n-1)来对信号进行取样，按照对应的时钟信号/SH1-SHn进行电平变换动作。该图24所示的具有电平变换功能的串行/并行变换电路的其他结构与图20所示结构相同，对应的部分付与相同的参考符号，并省略其说明。

在图24所示的电平变换电路LCK1-LCKn中，在前级电平变换电路中进行电平变换动作时取入输入信号IN。取入输入信号IN之后，前级的移位时钟信号维持H电平的非激活状态。因此，在电平变换电路LCK1-LCKn中，只有在取入输入信号IN时，其输入级的MOS晶体管(图21的MOS晶体管70或图23的MOS晶体管80)导通。因此，只需要输入信号IN驱动该被选择的电平变换电路的内部节点和与其连接的电容元件(设有MOS电容器时)，从而可以减轻其负载，降低功耗。

图25是表示图24所示的电平变换电路LCK1-LCKn的结构一例的图。在图25中，代表性地示出了电平变换电路LCKi的结构。图25所示电平变换电路LCKi与图21所示电平变换电路LCKi的结构的不同之处如下。即，将接收对应移位时钟信号/SHi的反相器90的输出信号提供给MOS电容器72的电极节点(源极/漏极节点)，而且还提供给时钟控制式反相器CIV1的激活控制N沟道MOS晶体管4的栅极。此外，将反相器90的输出信号作为次级电平变换电路LCK(i+1)的取样定时信号而提供。将前级电平变换电路LCK(i-1)的移位定时信号SH(i-1)提供给输入级N沟道MOS晶体管70的栅极。该图25所示电平变换电路LCKi的其他结构与图21所示电平变换电路的结构相同，对应的部分付与相同的参考符号，并省略其说明。

此外，锁存电路LLKi和移位锁存电路SLKi的结构与图24所示的结构相同，对应的部分付与相同的参考符号，并省略其说明。

此外，图25所示电平变换电路LCKi的动作定时与图22所示动作定时相同。即，移位寄存电路60，除了生成初级电平变换电路LCK1的取样定时信号SH0这一点以外，进行与图20所示移位寄存电路60相同的动作。

图26是表示图25所示的电平变换电路LCKi动作的时序图。下面参照图26来说明图25所示的电平变换电路LCKi的动作。

来自移位寄存电路60的移位时钟信号/SH(i-1)从H电平降为L电平时，反相移位时钟信号(取样定时信号)SH(i-1)从L电平变为H电平。与此相对应，图25所示MOS晶体管70成为导通状态，输入信号IN被传送给内部节点DNi。此时，在电平变换电路LCK(i-1)中，按照移位时钟信号/SH(i-1)进行着电平变换动作。在反相移位时钟信号SH(i-1)为H电平的期间，输入信号IN变为第i个信号。接着，当移位时钟信号SH(i-1)升为H电平时，反相移位时钟信号SH(i-1)变为L电平，图25所示MOS晶体管70成为截止状态。此时，移位时钟信号/SHi变为L电平，时钟控制式反相器CIV1被激动活，对于取样的信号进行有选择的电平变换动作。在该电平变换电路LCKi中进行电平变换电路时，反相器90输出的反相移位时钟信号S Hi为H电平，在次级的电平变换电路LCK(i+1)中，该反相移位时钟信号SHi被作为取样定时信号而利用，输入级的MOS晶体管(70)导通，进行输入信号IN的取入。移位时钟信号/SHi变为H电平时，电平变换电路LCKi中的时钟控制式反相器CIV1被激活，由后级的锁存电路LLKi锁存电平变换后的信号。

次级的电平变换电路LCK(i+1)在取样动作结束之后，按照移位时钟信号/SH(i+1)进行电平变换动作和锁存。

因此，在电平变换电路LCK1-LCKn中，在取入输入信号IN时，输入级的MOS晶体管(晶体管70)成为导通状态，在起取样动作结束之后，输入级的MOS晶体管(70)维持截止状态。因此，对于输入信号IN来说，总是只是对被选择的电平变换电路的内部节点DNi耦合，从而能够减轻其负载。

变形例

图27是表示本发明实施例11电平变换电路的变形例的图。该图27所示的电平变换电路LCKi与图23所示电平变换电路的结构的不同之处如下。即，将前级的电平变换电路(LCK(i-1))的反相移位时钟信号SH(i-1)作为取样定时信号提供给输入级的MOS晶体管80的栅极。而且，将来自反相器81的反相移位时钟信号SHi作为取样定时信号提供给次级的电平变换电路(LCK(i+1))的输入级的MOS晶体管的栅极。该图27所示电平变换电路的其它结构与图23所示电平变换电路LCKi的结构相同，对应的部分付与相同的参考符号，并省略其说明。

在该图27所示电平变换电路LCKi的结构中，也是在电平变换电路LCKi的选择时，反相移位时钟信号SH(i-1)成为H电平，MOS晶体管80导通，输入信号传送到内部节点DNs。当反相移位时钟信号SH(i-1)降为L电平时，MOS晶体管80成为非导通状态。与此相对应，移位时钟信号/SHi成为L电平，来自反相器81的反相移位时钟信号SHi成为H电平，按照传送到输入节点DNs的信号来驱动内部节点DNt，而且，时钟控制式反相器CIV2被激活，生成电平变换后的信号，被未图示的锁存电路(LLKi)锁存。

移位时钟信号/SHi升为H电平时，反相移位时钟信号SHi成为L电平，内部节点DNt再次维持地电压电平，可以防止内部节点DNt成为浮置状态。

利用该图27所示的电平变换电路LCKi时也一样，输入信号IN只对选择电平变换电路的内部节点耦合，因此降低了输入信号IN的负载。

变形例2

图28是表示本发明实施例11的电平变换电路的另一变形例的图。在该图28所示电平变换电路中，单步地提供输入信号IN，对该单步地提供的输入信号IN的电平进行变换。即，图28所示的电平变换电路包括：MOS晶体管100，按照时钟信号CLK1来传送输入信号；电平变换单元102，按照时钟信号CLK2和/CLK2，对通过该MOS晶体管100传送来的信号进行电平变换并且进行锁存。该电平变换单元102具有先前实施例1至9所示电平变换电路的除了输入级的MOS晶体管以外的电路结构。在时钟信号CLK2为H电平、时钟信号/CLK2为L电平时，该电平变换单元102被激活，将取样信号的H电平变换成高于其电压电平的H电平信号。

图29是表示图28所示电平变换电路动作的信号波形图。下面参照图29来简单说明图28所示电平变换电路的动作。

时钟信号CLK1变为H电平时，MOS晶体管100导通，输入信号IN被传送到电平变换单元102。此时，由于时钟信号CLK2和/CLK2分别为L电平和H电平，所以电平变换单元102维持非激活状态。

当时钟信号CLK1降为L电平时，MOS晶体管100成为非激活状态，输入信号IN的取样期间结束。

该输入信号IN的取样若结束，接着，时钟信号CLK2变为H电平，而且时钟信号/CLK2变为L电平。与此相对应，电平变换单元102被激活，进行取样的输入信号IN的电平变换而生成内部信号。时钟信号CLK2和/CLK2分别变为L电平和H电平时，电平变换单元102再次成为非激活状态，成为输出高阻抗状态。此时时钟信号CLK1为L电平、单步地提供的输入信号IN的电平变换动作结束。

因此，按照提供该输入信号IN的定时来设定时钟信号CLK1、CLK2和/CLK2的电压电平，可以可靠地取入输入信号IN并进行电平变换动作。特别是通过用不同的路径来形成时钟信号CLK1、和时钟信号CLK2及/CLK2，可以可靠地在取样后，在电平变换单元102中进行电平变换动作。

如上所述，按照本发明的实施例11，在既进行串行/并行变换动作又进行电平变换动作时，只对选择的电平变换电路传送输入信号，在取入该输入信号之后，按照对应的时钟信号(移位时钟信号)进行电平变换动作。因此，只有选择电平电路的内部节点对输入信号IN耦合，从而减轻了输入信号IN的负载。

此外，进行单步的输入信号IN的电平变换时，通过用不同的路径形成不同的时钟信号，可以增大过渡时间。

此外，图25和图27所示电平变换电路LCKi的结构可以利用其它实施例的结构。

此外，时钟控制式反相器的结构也可以使用图9所示的结构，即，与内部节点耦和的MOS晶体管与高及低侧电源耦合、栅极接收时钟信号的MOS晶体管与时钟控制式反相器的输出节点耦合的结构。

本发明一般可以用于对输入信号的电压振幅进行变换的电平变换电路，尤其可以有效地用于需要进行这种电平变换的、使用液晶元件或有机EL元件的显示装置。

此外，在系统LSI等中使用多个电源的结构中，在不同电压电平的电源之间的接口部分可以使用本发明的电平变换电路。

以上对于本发明的详细说明只是为了举例说明，并不限定本发明，本发明的思想和范围只由权利要求来限定，这一点应该清楚。

Claims (15)

1.一种电平变换电路，包括：

第一导电类型的第一绝缘栅型场效应晶体管，根据来自第一时钟输入节点的第一时钟信号将提供给输入节点的输入信号传送给第一内部节点；

由绝缘栅型场效应晶体管形成的MOS型电容元件，连接在接收第二时钟信号的第二时钟输入节点与所述第一内部节点之间，并根据上述第一内部节点与上述第二时钟输入节点的电位差来有选择地形成电容；以及

时钟控制式反相器，在上述第一绝缘栅型场效应晶体管为未导通状态时，根据上述第一时钟信号和对应于上述第一时钟信号的时钟信号中的一个以及上述第二时钟信号被激活，并在激活时将上述第一内部节点的电位反相后在第二内部节点处生成振幅大于上述输入信号振幅的信号，且在未激活时为输出高阻抗状态。

2.如权利要求1所述的电平变换电路，其中，上述时钟控制式反相器在低侧电源节点处接收上述第一时钟信号和与上述第一时钟信号同相的时钟信号中的、与上述第二时钟信号振幅相同的时钟信号，且在其高侧电源节点处接收来自上述第二时钟输入节点的第二时钟信号的逻辑高电平电压，上述第一和第二时钟信号的相位互不相同。

3.如权利要求1所述的电平变换电路，其中，上述时钟控制式反相器包括：

第二导电类型的第二绝缘栅型场效应晶体管，与高侧电源节点耦合，且其栅极与上述第一内部节点连接；

第二导电类型的第三绝缘栅型场效应晶体管，连接在上述第二绝缘栅型场效应晶体管与上述第二内部节点之间，其栅极接收上述第一时钟信号和与上述第一时钟信号同相的时钟信号中的一个；

第一导电类型的第四绝缘栅型场效应晶体管，与低侧电源节点耦合，且其栅极与上述第一内部节点连接；以及

第一导电类型的第五绝缘栅型场效应晶体管，与上述第四绝缘栅型场效应晶体管和上述第二内部节点连接，其栅极接收来自上述第二时钟输入节点的时钟信号。

4.如权利要求1所述的电平变换电路，其中，提供给上述第一时钟输入节点的第一时钟信号的振幅比来自上述第二时钟输入节点的第二时钟信号的振幅大。

5.如权利要求1所述的电平变换电路，其中，上述第一时钟信号的变化迟于上述第二时钟信号的变化。

6.一种电平变换电路，包括：

第一导电类型的第一绝缘栅型场效应晶体管，按照来自第一时钟输入节点的第一时钟信号，将输入信号传送给第一内部节点；

第一导电类型的第二绝缘栅型场效应晶体管，根据上述第一内部节点的电压，将提供给第二时钟输入节点的第二时钟信号传送给第二内部节点；

低驱动电路，按照与上述第一时钟输入节点的第一时钟信号同相的时钟信号，将上述第二内部节点驱动成低侧电源节点的电压电平；以及

时钟控制式反相器，根据与上述第一及第二时钟输入节点的时钟信号相应的时钟信号被激活，并在激活时根据上述第二内部节点的信号电位来驱动第三内部节点，同时在未激活时为输出高阻抗状态。

7.如权利要求6所述的电平变换电路，其中，还具有由绝缘栅型场效应晶体管形成的MOS型电容元件，它与上述第一内部节点连接，并根据上述第二时钟输入节点的第二时钟信号与上述第一内部节点的电位差有选择地形成电容。

8.如权利要求6所述的电平变换电路，其中，还具有由绝缘栅型场效应晶体管形成的MOS型电容元件，它连接在上述第一内部节点与上述第二内部节点之间，并在上述第一内部节点的电位高于上述第二内部节点的电位时形成电容。

9.如权利要求6所述的电平变换电路，其中，上述低驱动电路具有第一导电类型的第三绝缘栅型场效应晶体管，连接在上述低侧电源节点与上述第二内部节点之间，且其栅极接收与上述第一时钟输入节点的第一时钟信号对应的时钟信号。

10.如权利要求6所述的电平变换电路，其中，上述低驱动电路包括：

第一导电类型的第三绝缘栅型场效应晶体管，连接在上述低侧电源节点与上述第二内部节点之间，且其栅极与第四内部节点连接；

第一导电类型的第四绝缘栅型场效应晶体管，连接在上述第四内部节点与低侧电源节点之间，且其栅极与上述第二内部节点连接；以及

第二导电类型的第五绝缘栅型场效应晶体管，连接在上述第四绝缘栅型场效应晶体管与高侧电源节点之间，且其栅极接收与上述第二时钟输入节点的第二时钟信号同相的时钟信号。

11.一种电平变换电路，包括：

时钟控制式反相器，响应于第一时钟信号而被激活，在激活时将第一节点的信号反相后传送给第二节点，且在未激活时为输出高阻抗状态；

第一绝缘栅型场效应晶体管，在上述时钟控制式反相器未被激活时导通，并在导通时将输入信号传送给上述第一节点；以及

MOS型电容元件，连接在上述第一节点与第三节点之间，由绝缘栅型场效应晶体管形成，且在上述时钟控制式反相器被激活时根据上述第一时钟信号有选择地进行充电动作。

12.如权利要求11所述的电平变换电路，其中，上述第一时钟信号由互补信号构成，将上述互补信号之一提供给上述第一绝缘栅型场效应晶体管，而将上述另一互补信号提供给上述第三节点，以使上述第一绝缘栅型场效应晶体管在上述时钟控制式反相器未被激活时成为导通状态。

13.如权利要求11所述的电平变换电路，其中，上述第一绝缘栅型场效应晶体管响应于相位与上述第一时钟信号不同的第二时钟信号而成为导通状态。

14.一种电平变换电路，包括：

第一绝缘栅型场效应晶体管，响应于第一时钟信号而成为导通状态，并在导通时将输入信号传送给第一节点；

第二绝缘栅型场效应晶体管，根据上述第一节点的信号而有选择地导通，并在导通时将第二时钟信号传送给第二节点；

第三绝缘栅型场效应晶体管，根据与上述第二时钟信号互补的第三时钟信号而导通，并在导通时将上述第二时钟信号传送给上述第二节点；以及

时钟控制式反相器，在上述第三绝缘栅型场效应晶体管未导通时，响应上述第二及第三时钟信号而被激活，在激活时将上述第二节点的信号反相后传送给下一级节点，而在未激活时为输出高阻抗状态。

15.一种具有电平变换功能的串行/并行变换电路，包括：

相互共同耦合到输入节点的多个电平变换电路，各电平变换电路包括：根据来自第一时钟输入节点的第一时钟信号、将提供给输入节点的输入信号传送给第一内部节点的第一导电类型的第一绝缘栅型场效应晶体管；连接在第二时钟输入节点与第一内部节点之间、根据第一内部节点与第二时钟输入节点的电位差来有选择地形成电容的MOS型电容元件；以及时钟控制式反相器，该时钟控制式反相器按照第二时钟输入节点的时钟信号以及与该第二时钟输入节点的时钟信号互补的时钟信号有选择地在所述第一绝缘栅型场效应晶体管未导通时被激活，并在激活时将上述内部节点的电位反相，在第二内部节点生成振幅大于所述输入信号振幅的信号；

多个输出锁存电路，分别对应于上述多个电平变换电路而设置，根据共同的锁存指示信号，锁存对应的电平变换电路的输出信号；以及

时钟供给电路，向上述多个电平变换电路的各个上述第二时钟输入节点提供时钟信号，使上述时钟控制式反相器的激活期间互不相同，

其中，上述时钟供给电路将时钟供给顺序中的提供给前级的电平变换电路的第二时钟输入节点的时钟信号反相后，提供给次级的电平变换电路的第一时钟输入节点。

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