JPH07111314A

JPH07111314A - 半導体集積回路装置

Info

Publication number: JPH07111314A
Application number: JP5257020A
Authority: JP
Inventors: Moichi Matsukuma; 熊茂一松
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1993-10-14
Filing date: 1993-10-14
Publication date: 1995-04-25

Abstract

(57)【要約】【目的】低電圧で動作させることを前提として設計され
た半導体集積回路において、低電圧でも高電圧でも動作
させることが可能な半導体集積回路装置の提供。【構成】電源電圧が高電圧あるいは低電圧であるのかを
検出する電源電圧検出回路と、トランジスタのＮ基板お
よびＰ基板に供給する基板電圧を発生するバック・バイ
アス発生回路を備え、このバック・バイアス発生回路
は、前記電源電圧が高電圧の場合には、前記トランジス
タのＮ基板に対して前記電源電圧よりも更に高い電圧を
供給すると共に前記トランジスタのＰ基板に対してグラ
ンド電圧よりも更に０い電圧を供給し、前記電源電圧が
低電圧の場合には、前記トランジスタのＮ基板に対して
前記電源電圧を供給すると共に前記トランジスタのＰ基
板に対してグランド電圧を供給することを前記電源電圧
検出回路によって制御することにより上記目的を達成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、詳しくは、低電圧で動作させることを前提として
設計された半導体集積回路において、低電圧でも高電圧
でも動作させることが可能な半導体集積回路装置に関す
るものである。

【０００２】

【従来の技術】現在、大規模集積回路を使用した様々な
システムが、プリント基板上に構築されている。そして
大規模集積回路は年々微細化が進んでおり、大規模化お
よび高速処理多ビット化の傾向をたどっている。ところ
で、微細化が進み半導体集積回路を構成するトランジス
タのチャネル長が短くなると、例えばトランジスタのチ
ャネル長が０．３μｍ（ミクロン）程度になると、ソー
ス・ドレイン間の耐圧が低くなるため、現在電源として
使用している高電圧、例えば５．０Ｖを電源電圧として
使用した場合、パンチスルーによるソース・ドレイン間
電流が発生して、誤動作およびラッチアップを起こすこ
とになる。従って、ゲートのチャネル長が０．３μｍ程
度になると現在電源として使用している高電圧の代わり
に電源として低電圧、例えば３．３Ｖ（もしくは、３．
０Ｖ）程度の電圧を電源とすることが提案されている。

【０００３】例えば、従来から高電圧、例えば５．０Ｖ
の電源電圧で動作していたシステムが、現在では低電
圧、例えば３．３Ｖの電源電圧で動作するシステムとし
て実現されている。しかし、低電圧で動作するシステム
を構築をする場合に、低電圧で動作させることを前提と
して設計された半導体集積回路（以下、低電圧動作ＬＳ
Ｉと記述する。）のみを使用して構成することは、現時
点では困難な場合もある。それは、システムを構成して
いる半導体集積回路の一部が、高電圧で動作させること
を前提として設計された半導体集積回路（以下、高電圧
動作ＬＳＩと記述する。）である場合等があるからであ
る。

【０００４】従って、主に低電圧で動作するシステムで
あっても、一般に低電圧動作ＬＳＩの他に高電圧動作Ｌ
ＳＩも使用していることが多い。このような低電圧動作
ＬＳＩと高電圧動作ＬＳＩとの混載システムの場合、高
電圧動作ＬＳＩまたは低電圧動作ＬＳＩを動作させるた
めには別途に高電圧または低電圧の電源を用意するか、
もしくは高電圧動作ＬＳＩが低電圧でも動作が可能な場
合には低電圧の電源のみを供給して使用している。しか
し、このような混載システムにおいて高電圧動作ＬＳＩ
に高電圧の電源を供給する場合、システム基板上に特別
に高電圧の電源を配線しなければならないし、低電圧と
高電圧の二つの電源を供給することになるから、設計の
工数が増えたり、設計費用が増加するという問題点があ
る。一方、高電圧動作ＬＳＩに低電圧の電源のみを供給
して使用する場合、動作スピードを犠牲にしなければな
らないし、出力バッファの出力能力の低下や入力マージ
ンの余裕度の低下等が発生するから、システム構築に繁
雑な調整が必要となり余計な工数がかかるという問題点
もある。

【０００５】

【発明が解決しようとする課題】本発明の目的は、上記
従来技術の問題点を解決するために、低電圧で動作させ
ることを前提として設計された半導体集積回路におい
て、低電圧でも高電圧でも安定動作させることを可能と
し、異なる電源電圧で動作する半導体集積回路を混載す
る半導体集積回路装置であっても、一つの電源のみで、
動作スピードや性能の低下を招くことなく安定して動作
させることのできる半導体集積回路装置を提供するにあ
る。

【０００６】

【課題解決のための手段】上記目的を達成するために、
本発明は、電源電圧を検出する電源電圧検出回路と、低
電圧動作半導体集積回路を構成するトランジスタのＮ基
板およびＰ基板に供給する基板バイアス電圧を発生する
バック・バイアス発生回路を備え、このバック・バイア
ス発生回路は、前記トランジスタのＮ基板に対して前記
電源電圧よりも更に高い電圧を供給する昇圧回路と前記
トランジスタのＰ基板に対してグランド電圧よりも更に
低い電圧を供給する降圧回路との少なくとも一方を有
し、前記電源電圧が高電圧の場合には、前記昇圧回路お
よび降圧回路の少なくとも一方を作動させ、前記電源電
圧が低電圧の場合には、前記昇圧回路および降圧回路の
作動を停止させて前記トランジスタのＮ基板に対して前
記電源電圧を供給すると共に前記トランジスタのＰ基板
に対してグランド電圧を供給するように前記電源電圧検
出回路の出力によって前記バック・バイアス発生回路を
制御することを特徴とする半導体集積回路装置を提供す
るものである。

【０００７】ここで、前記降圧回路は、直列接続される
容量、プルダウン素子および少なくとも一方の一方向性
素子を２組並列に接続し、並列接続された２個の容量に
互いに反転した（相補的な）入力信号を入力するため
に、前記２個の容量の一方の入力側に少なくとも１個の
インバータを接続したものであるのが好ましい。また、
前記昇圧回路は、直列接続される容量、プルアップ素子
および少なくとも一方の一方向性素子を２組並列に接続
し、並列接続された２個の容量に互いに反転した（相補
的な）入力信号を入力するために、前記２個の容量の一
方の入力側に少なくとも１個のインバータを接続したも
のであるのが好ましい。

【０００８】

【作用】本発明の半導体集積回路装置は上記の様な構成
であるから、例えば、低電圧で動作させることを前提と
して設計されたＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔｒｙＭ
ｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）
構造の半導体集積回路であっても、バック・バイアス発
生回路により、電源をソースにもつＰチャネルトランジ
スタのＮ基板に電源より更に高い電圧を供給し、また、
ＧＮＤをソースにもつＮチャネルトランジスタのＰ基板
にＧＮＤより更に低い電圧を供給することによって、ト
ランジスタ内部の空乏層を広げることができ、トランジ
スタのパンチスルーによる誤動作およびラッチアップを
未然に防止することができる。また、同様にバック・バ
イアスを印加することによって、トランジスタのしきい
値電圧が高くなり、ジャンクション容量も低減すること
ができるので、消費電力を小さくすると共に高速動作を
実現することができる。

【０００９】さらに、低電圧で動作させることを前提と
して設計された半導体集積回路であっても、電源電圧と
して低電圧でも高電圧でも動作させることができるの
で、システムの構築も容易にすることができる。従っ
て、異なる電源電圧で動作する半導体集積回路が混載さ
れた半導体集積回路装置であっても、高電圧電源のみを
供給するだけで、動作スピードや消費電力等の性能を犠
牲にすることなく、両回路を安定して動作させることが
できる。

【００１０】

【実施例】本発明に係わる半導体集積回路装置を添付の
図面に示す好適実施例に基づいて詳細に説明する。

【００１１】図１は、本発明の半導体集積回路装置の一
実施例の概念図である。同図の半導体集積回路装置は、
電源電圧検出回路１０と、リング・オシレータ２０と昇
圧回路３０および降圧回路４０からなるバック・バイア
ス発生回路５０とから構成されている。同図において、
電源電圧検出回路１０には電源１０ａが供給され、その
検出結果としての出力は信号線Ｄ、Ｅを介してそれぞ
れ、リング・オシレータ２０を制御するＰチャネルトラ
ンジスタ２０ａとＮチャネルトランジスタ２０ｂのゲー
ト端子に入力されている。また、リング・オシレータ２
０の出力は信号線Ｇを介して、昇圧回路３０および降圧
回路４０に入力されており、昇圧回路３０の出力は信号
線Ｌを介して、半導体集積回路内部の全Ｐチャネルトラ
ンジスタ６０ａのＮ基板またはＮウェルに接続され、降
圧回路４０の出力は信号線Ｒを介して、半導体集積回路
内部の全Ｎチャネルトランジスタ６０ｂのＰ基板または
Ｐウェルに接続されている。従って、Ｐチャンネルトラ
ンジスタ２０ａおよびＮチャンネルトランジスタ２０ｂ
は、電源電圧検出回路１０の検出出力によってバック・
バイアス発生回路５０の作動を制御する制御手段を構成
する。

【００１２】図２は、図１に示した電源電圧検出回路１
０の一実施例の構成回路図である。同図の電源電圧検出
回路１０は、ゲート端子とドレイン端子が短絡されたＰ
チャネルトランジスタ１１、１２、１３と、インバータ
１４、１５、１６、１７から構成されている。同図にお
いて、Ｐチャネルトランジスタ１１、１２、１３は直列
に縦積されており、Ｐチャネルトランジスタ１１のソー
ス端子には電源１０ａが供給されている。また、Ｐチャ
ネルトランジスタ１１、１２のドレイン端子はＰチャネ
ルトランジスタ１２、１３のソース端子に、それぞれ信
号線Ａ、Ｂを介して接続されている。インバータ１４、
１５、１６、１７も直列に接続されており、インバータ
１４の入力端子にはＰチャネルトランジスタ１３のドレ
イン端子が信号線Ｃを介して入力されている。また、イ
ンバータ１４、１５、１６の出力端子は、インバータ１
５、１６、１７の入力端子に、それぞれ入力されており
インバータ１６、１７の出力端子は、それぞれ信号線
Ｄ、Ｅを介して図１に示されているバック・バイアス発
生回路５０内部のリング・オシレータ２０を制御するＰ
チャネルトランジスタ２０ａおよび、Ｎチャネルトラン
ジスタ２０ｂのゲート端子に入力されている。

【００１３】上記の様な構成の電源電圧検出回路１０に
おける動作を詳細に説明する。電源１０ａに供給された
電圧がＶｄｄである時、Ｐチャネルトランジスタ１１は
ソースフォロア回路になっているので、Ｐチャネルトラ
ンジスタ１１の論理しきい値をＶｔだとすれば信号線Ａ
での電位は（Ｖｄｄ−Ｖｔ）となる。同様に、信号線Ｂ
での電位は（Ｖｄｄ−２Ｖｔ）であり、信号線Ｃにおけ
る電位は（Ｖｄｄ−３Ｖｔ）となる。

【００１４】従って、電源１０ａに供給された電圧が低
電圧、例えば３．０Ｖである時、Ｐチャネルトランジス
タ１１、１２、１３の論理しきい値を、例えば全て０．
７Ｖであるとすれば、信号線Ｃの電位は上記の関係式か
ら３．０−３・０．７＝０．９Ｖとなる。インバータ１
４の論理しきい値が電源１０ａに供給された電圧Ｖｄｄ
の１／２であると考えれば、インバータ１４の論理しき
い値は３．０／２＝１．５Ｖであるから、インバータ１
４にとって信号線Ｃの電位０．９ＶはＬＯＷレベルであ
ると検出される。従って、インバータ１４、１５、１
６、１７を介して、信号線Ｄ、Ｅは、それぞれＨＩＧＨ
レベル、ＬＯＷレベルとなる。

【００１５】次に、電源１０ａに供給された電圧が高電
圧、例えば５．０Ｖである時、Ｐチャネルトランジスタ
１１、１２、１３の論理しきい値を、同様に全て０．７
Ｖであるとすれば、信号線Ｃの電位は上記の関係式から
５．０−３・０．７＝２．９Ｖとなる。インバータ１４
の論理しきい値が電源１０ａに供給された電圧Ｖｄｄの
１／２であると考えれば、インバータ１４の論理しきい
値は５．０／２＝２．５Ｖであるから、インバータ１４
にとって信号線Ｃの電位２．９ＶはＨＩＧＨレベルであ
ると検出される。従って、インバータ１４、１５、１
６、１７を介して、信号線Ｄ、Ｅは、それぞれＬＯＷレ
ベル、ＨＩＧＨレベルとなる。

【００１６】なお、本発明の電源電圧検出回路１０は上
述の実施例において示した例では、Ｐチャネルトタンジ
スタ１１、１２、１３の３個を縦積して電源電圧の検出
を行っているが、本発明はこれに限定されることなく、
Ｐチャネルトランジスタの論理しきい値および使用する
電源の電圧値によって、適宜その個数を設定すれば良
い。また、前述の信号線Ｃにおける電圧は、電源１０ａ
に３．０Ｖが供給された時は０．９Ｖであり、電源１０
ａに５．０Ｖが供給された時は２．９Ｖとなるが、この
電圧値はインバータ１４にとって中間電位となるので電
源からグランドへの貫通電流が流れるが、このインバー
タ１４のＰおよびＮトランジスタが共にオン（ＯＮ）と
なったの時の抵抗値を大きくするなどして流れる電流を
最小に抑えることは言うまでもない。また、図示例で
は、Ｐチャンネルトランジスタ１１、１２、１３の３個
を縦積にして用いているが、本発明はこれに限定され
ず、ゲート端子とドレイン端子が短絡されたＮチャンネ
ルトランジスタを複数個縦積にして用いてもよいし、ダ
イオードを複数個直列接続して用いるなど、所定の電圧
降下を得ることができれば、どのような素子を何個用い
てもよい。

【００１７】図３は、図１に示したバック・バイアス発
生回路５０内部のリング・オシレータ２０およびリング
・オシレータを制御するＰチャネルトランジスタ２０
ａ、Ｎチャネルトランジスタ２０ｂの一実施例の構成回
路図である。同図において、リング・オシレータ２０
は、リング状に接続された奇数個のインバータ２１と、
奇数個のインバータ２１の出力の一つを信号線Ｆを介し
て入力とし波形成形して出力するインバータ２２から構
成されており、インバータ２２の出力は、信号線Ｇを介
して図１に示した昇圧回路３０および降圧回路４０に入
力されている。Ｐチャネルトランジスタ２０ａおよび、
Ｎチャネルトランジスタ２０ｂのソース端子は、それぞ
れ電源およびＧＮＤに接続され、同様にゲート端子に
は、それぞれ信号線Ｄ、Ｅが入力され、ドレイン端子は
リング・オシレータ２０を構成するインバータ２１の全
てのＰチャネルトランジスタおよび全てのＮチャネルト
ランジスタのソース端子に、それぞれ共通に接続されて
いる。

【００１８】上記の様な構成のリング・オシレータ２０
における動作を詳細に説明する。まず、Ｐチャネルトラ
ンジスタ２０ａおよび、Ｎチャネルトランジスタ２０ｂ
のゲート端子への入力信号である信号線Ｄ、Ｅが、それ
ぞれＨＩＧＨレベル、ＬＯＷレベルである場合、即ち、
前述の電源電圧検出回路１０において電源１０ａに供給
された電圧が低電圧であった場合、リング・オシレータ
２０は電源、ＧＮＤから切り離されるので動作すること
ができない。なお、この場合、リング・オシレータ２０
の出力信号、即ち信号線ＧはＨＩＧＨレベルまたはＬＯ
Ｗレベルのいずれかの電圧レベルに設定されるものとす
る。

【００１９】次に、Ｐチャネルトランジスタ２０ａおよ
びＮチャネルトランジスタ２０ｂのゲート端子への入力
信号である信号線Ｄ、Ｅが、それぞれＬＯＷレベル、Ｈ
ＩＧＨレベルである場合、即ち、前述の電源電圧検出回
路１０において電源１０ａに供給された電圧が高電圧で
あった場合、リング・オシレータ２０には電源、ＧＮＤ
が共に供給されるから動作することが可能となる。リン
グ・オシレータ２０が動作可能な場合、インバータ２１
の出力、即ち信号線Ｆはインバータ２１の個数、トラン
ジスタ寸法および寄生抵抗によって決定される周波数の
サイン・カーブとなり、インバータ２２によって波形成
形された後、信号線Ｇが出力される。

【００２０】図４は、図１に示されているバック・バイ
アス発生回路５０内部の昇圧回路３０の一実施例の構成
回路図である。インバータ３１、３２、３３と、キック
キャパシタとして機能する容量３４、３５およびプルア
ップ素子として機能するＮチャネルトランジスタ３６、
３７と、一方向性素子として機能するＮチャンネルトラ
ンジスタ３８ａ、３８ｂ、３９ａ、３９ｂとから構成さ
れている。同図において、信号線Ｇはインバータ３１、
３２の入力端子に入力され、インバータ３２の出力端子
はインバータ３３の入力端子に入力され、インバータ３
１、３３の出力端子は信号線Ｈ、Ｉを介してそれぞれ容
量３４、３５の一方の端子に接続されている。容量３４
のもう一方の端子は信号線Ｊを介してＮチャネルトラン
ジスタ３６のドレイン端子、Ｎチャネルトランジスタ３
７のゲート端子、Ｎチャネルトランジスタ３８ａのゲー
ト端子およびドレイン端子に接続されている。同様に、
容量３５のもう一方の端子は信号線Ｋを介してＮチャネ
ルトランジスタ３７のドレイン端子、Ｎチャネルトラン
ジスタ３６のゲート端子、Ｎチャネルトランジスタ３９
ａのゲート端子およびドレイン端子に接続されている。
また、Ｎチャネルトランジスタ３６、３７のソース端子
には電源が供給されている。そして、Ｎチャネルトラン
ジスタ３８ａ、３９ａのソース端子は、それぞれＮチャ
ネルトランジスタ３８ｂ、３９ｂのゲート端子およびド
レイン端子に接続され、Ｎチャネルトランジスタ３８
ｂ、３９ｂのソース端子は短絡されて、信号線Ｌを介し
て図１に示した半導体集積回路内部の全てのＰチャネル
トランジスタ６０ａのＮ基板に接続されている。

【００２１】上記の様な構成の昇圧回路３０における動
作を詳細に説明する。図６は、図４に示した昇圧回路３
０の各信号線部分における動作を示すタイミングチャー
トである。図６において、点線で表示した部分は電荷が
放電する様子を表している。また、Ｖｄｄは電源の電圧
レベルであり、Ｖ_TNはＮチャネルトランジスタ１個の電
圧降下分の電圧レベルを示している。なお、説明を簡単
にするために初期状態として各信号線における電位を図
６に示したように、信号線Ｇの電位はＶｄｄレベル、従
って信号線ＨおよびＩはそれぞれＧＮＤレベルおよびＶ
ｄｄレベル、信号線ＫおよびＬ１の電位はＶｄｄレベ
ル、信号線ＪおよびＬ２の電位はＧＮＤレベル、信号線
Ｌの電位はＶｄｄレベルであるとする。

【００２２】まず前述の初期状態から、リング・オシレ
ータ２０からの出力信号、即ち信号線Ｇの電位がＶｄｄ
レベルからＧＮＤレベルへと変化した場合について考え
る。信号線ＨおよびＩの電位はそれぞれＶｄｄレベルお
よびＧＮＤレベルとなるから、容量３４および３５によ
って、信号線Ｊの電位は現在の電位に対してＶｄｄレベ
ルだけ引き上げられ、信号線Ｋの電位は現在の電位に対
してＶｄｄだけ引き下げられる。このため、信号線Ｊお
よびＫの電位はＧＮＤレベルおよびＶｄｄレベルからＶ
ｄｄレベルおよびＧＮＤレベルとなるが、同時に信号線
Ｊをゲートへの入力信号とするＮチャネルトランジスタ
３７がオン（ＯＮ）となるから、信号線ＫはＧＮＤレベ
ルから（Ｖｄｄ−Ｖ_TN）レベルとなる。また、信号線Ｋ
をゲートの入力信号とするＮチャネルトランジスタ３６
はオフ（ＯＦＦ）となる。この時、信号線Ｌ１の電位は
Ｖｄｄレベルであり信号線Ｋの電位よりも高いのでＮチ
ャネルトランジスタ３９ａはオフ（ＯＦＦ）となり、信
号線Ｌ１の電位はＶｄｄレベルから次第に自然放電して
（Ｖｄｄ−α）となる。一方、信号線Ｌ２の電位はＧＮ
Ｄレベルであり信号線Ｊの電位よりも低いのでＮチャネ
ルトランジスタ３８ａはオン（ＯＮ）となり、信号線Ｌ
２の電位は（Ｖｄｄ−Ｖ_TN）レベルとなる。また、信号
線Ｌの電位はＶｄｄレベルであり、信号線Ｌ１の電位と
同じであるからＮチャネルトランジスタ３９ｂはオフ
（ＯＦＦ）となり、同様に信号線Ｌ２の電位よりも高い
のでＮチャネルトランジスタ３９ｂはオフ（ＯＦＦ）と
なり、信号線Ｌの電位はＶｄｄレベルから次第に自然放
電して（Ｖｄｄ−α）となる。

【００２３】次に、信号線Ｇの電位がＧＮＤレベルから
Ｖｄｄレベルへと変化した場合について考える。信号線
ＨおよびＩの電位はそれぞれＧＮＤレベルおよびＶｄｄ
レベルとなるから、容量３４および３５によって、信号
線Ｊの電位は現在の電位に対してＶｄｄレベルだけ引下
げられ、信号線Ｋの電位は現在の電位に対してＶｄｄレ
ベルだけ引上げられる。このため、信号線ＪおよびＫの
電位はＶｄｄレベルおよび（Ｖｄｄ−Ｖ_TN）レベルから
ＧＮＤレベルおよび（２Ｖｄｄ−Ｖ_TN）レベルとなる
が、同時に信号線Ｋをゲートへの入力信号とするＮチャ
ネルトランジスタ３６がオン（ＯＮ）となるから、信号
線ＪはＧＮＤレベルから（Ｖｄｄ−Ｖ_TN）レベルとな
る。また、信号線Ｊをゲートの入力信号とするＮチャネ
ルトランジスタ３７はオフ（ＯＦＦ）となる。この時、
信号線Ｌ１の電位は（Ｖｄｄ−α）レベルであり信号線
Ｋの電位よりも低いのでＮチャネルトランジスタ３９ａ
はオン（ＯＮ）となり、信号線Ｌ１の電位は（２Ｖｄｄ
−２Ｖ_TN）レベルとなる。一方、信号線Ｌ２の電位は
（Ｖｄｄ−Ｖ_TN）レベルであり信号線Ｊの電位と同じで
あるのでＮチャネルトランジスタ３８ａはオフ（ＯＦ
Ｆ）となり、信号線Ｌ２の電位は（Ｖｄｄ−Ｖ_TN）レベ
ルから次第に自然放電して（Ｖｄｄ−Ｖ_TN−α）とな
る。また、信号線Ｌの電位は（Ｖｄｄ−α）レベルであ
り、信号線Ｌ１よりも低いのでＮチャネルトランジスタ
３９ｂはオン（ＯＮ）となり、同様に信号線Ｌ２の電位
よりも高いのでＮチャネルトランジスタ３９ｂはオフ
（ＯＦＦ）となり、信号線Ｌの電位は（２Ｖｄｄ−３Ｖ
_TN）レベルとなる。

【００２４】もう一度、信号線Ｇの電位がＶｄｄレベル
からＧＮＤレベルへと変化した場合について考える。信
号線ＨおよびＩの電位はそれぞれＶｄｄレベルおよびＧ
ＮＤレベルとなるから、容量３４および３５によって、
信号線Ｊの電位は現在の電位に対してＶｄｄレベルだけ
引き上げられ、信号線Ｋの電位は現在の電位に対してＶ
ｄｄレベルだけ引き下げられる。このため、信号線Ｊお
よびＫの電位は（Ｖｄｄ−Ｖ_TN）レベルおよび（２Ｖｄ
ｄ−Ｖ_TN）レベルから（２Ｖｄｄ−Ｖ_TN）レベルおよび
（Ｖｄｄ−Ｖ_TN）レベルとなる。同時に信号線Ｊをゲー
トへの入力信号とするＮチャネルトランジスタ３７はオ
ン（ＯＮ）となるが、信号線Ｋの電位はすでに（Ｖｄｄ
−Ｖ_TN）レベルとなっている。また、信号線Ｋをゲート
の入力信号とするＮチャネルトランジスタ３６はオフ
（ＯＦＦ）となる。この時、信号線Ｌ１の電位は（２Ｖ
ｄｄ−２Ｖ_TN）レベルであり信号線Ｋの電位よりも高い
のでＮチャネルトランジスタ３９ａはオフ（ＯＦＦ）と
なり、信号線Ｌ１の電位は（２Ｖｄｄ−２Ｖ_TN）レベル
から次第に自然放電して（２Ｖｄｄ−２Ｖ_TN−α）とな
る。一方、信号線Ｌ２の電位は（Ｖｄｄ−Ｖ_TN）レベル
であり信号線Ｊの電位よりも低いのでＮチャネルトラン
ジスタ３８ａはオン（ＯＮ）となり、信号線Ｌ２の電位
は（２Ｖｄｄ−２Ｖ_TN）レベルとなる。また、信号線Ｌ
の電位は（２Ｖｄｄ−３Ｖ_TN）レベルであり、信号線Ｌ
１の電位よりも高いのでＮチャネルトランジスタ３９ｂ
はオフ（ＯＦＦ）となり、同様に信号線Ｌ２の電位より
も低いのでＮチャネルトランジスタ３９ｂはオン（Ｏ
Ｎ）となり、信号線Ｌの電位は（２Ｖｄｄ−３Ｖ_TN）レ
ベルを保持する。

【００２５】次にもう一度、信号線Ｇの電位がＧＮＤレ
ベルからＶｄｄレベルへと変化した場合について考え
る。信号線ＨおよびＩの電位はそれぞれＧＮＤレベルお
よびＶｄｄレベルとなるから、容量３４および３５によ
って、信号線Ｊの電位は現在の電位に対してＶｄｄレベ
ルだけ引き下げられ、信号線Ｋの電位は現在の電位に対
してＶｄｄレベルだけ引き上げられる。このため、信号
線ＪおよびＫの電位は（２Ｖｄｄ−Ｖ_TN）レベルおよび
（Ｖｄｄ−Ｖ_TN）レベルから（Ｖｄｄ−Ｖ_TN）レベルお
よび（２Ｖｄｄ−Ｖ_TN）レベルとなる。同時に信号線Ｋ
をゲートへの入力信号とするＮチャネルトランジスタ３
６がオン（ＯＮ）となるが、信号線Ｊの電位はすでに
（Ｖｄｄ−Ｖ_TN）レベルとなっている。また、信号線Ｊ
をゲートの入力信号とするＮチャネルトランジスタ３７
はオフ（ＯＦＦ）となる。この時、信号線Ｌ１の電位は
（２Ｖｄｄ−２Ｖ_TN−α）レベルであり信号線Ｋの電位
よりも低いのでＮチャネルトランジスタ３９ａはオン
（ＯＮ）となり、信号線Ｌ１の電位は（２Ｖｄｄ−２Ｖ
_TN）レベルとなる。一方、信号線Ｌ２の電位は（２Ｖｄ
ｄ−２Ｖ_TN）レベルであり信号線Ｊの電位よりも高いの
でＮチャネルトランジスタ３８ａはオフ（ＯＦＦ）とな
り、信号線Ｌ２の電位は（２Ｖｄｄ−２Ｖ_TN）レベルか
ら次第に自然放電して（２Ｖｄｄ−２Ｖ_TN−α）とな
る。また、信号線Ｌの電位は（２Ｖｄｄ−３Ｖ_TN）レベ
ルであり、信号線Ｌ１よりも低いのでＮチャネルトラン
ジスタ３９ｂはオン（ＯＮ）となり、同様に信号線Ｌ２
の電位よりも高いのでＮチャネルトランジスタ３９ｂは
オフ（ＯＦＦ）となり、信号線Ｌの電位は（２Ｖｄｄ−
３Ｖ_TN）レベルとなる。

【００２６】なお、これ以後の動作は、二度目に説明し
た信号線ＧがＬＯＷレベルの期間および信号線ＧがＨＩ
ＧＨレベルの期間を１サイクルとする動作と同一の動作
となるからその説明は省略する。即ち、図４に示した昇
圧回路３０は、リング・オシレータ２０の出力信号、即
ち信号線ＧがＨＩＧＨレベルの期間は容量３５およびＮ
チャネルトランジスタ３７によって信号線Ｌを昇圧し、
同様に信号線ＧがＬＯＷレベルの期間は容量３４および
Ｎチャネルトランジスタ３６によって信号線Ｌを昇圧
し、交互に信号線Ｌを昇圧することによって信号線Ｌの
電圧を安定したものにしている。ここで、前述の実施例
において電源の電圧Ｖｄｄを５．０Ｖ、Ｎチャネルトラ
ンジスタの電圧降下分の電圧Ｖ_TNを０．７Ｖであるとす
れば、信号線Ｌの電圧は２・５．０−３・０．７＝７．
９Ｖとなる。なお、信号線Ｌの電圧を調整するためにＮ
チャネルトランジスタ３８ａ、３８ｂおよび３９ａ、３
９ｂのＮチャネルトランジスタ２個の電圧降下分による
電圧調整を行っているが、本発明はこれに限定されるこ
となく、Ｎチャネルトランジスタの電圧降下分の電圧レ
ベルおよび信号線Ｌとして所望する電圧レベルにあわせ
てその個数を決めれば良い。

【００２７】図５は、図１に示されているバック・バイ
アス発生回路５０内部の降圧回路４０の一実施例の構成
回路図である。インバータ４１、４２、４３と、キック
キャパシタとして機能する容量４４、４５およびプルダ
ウン素子として機能するＮチャネルトランジスタ４６、
４７と、一方向性素子として機能するＰチャンネルトラ
ンジスタ４８ａ、４８ｂ、４９ａ、４９ｂとから構成さ
れている。同図において、信号線Ｇはインバータ４１、
４２の入力端子に入力され、インバータ４２の出力端子
はインバータ４３の入力端子に入力され、インバータ４
１、４３の出力端子は信号線Ｍ、Ｎを介してそれぞれ容
量４４、４５の一方の端子に接続されている。容量４４
のもう一方の端子は信号線Ｐを介してＮチャネルトラン
ジスタ４６のドレイン端子、Ｎチャネルトランジスタ４
７のゲート端子、Ｎチャネルトランジスタ４８ａのゲー
ト端子およびドレイン端子に接続されている。同様に、
容量４５のもう一方の端子は信号線Ｑを介してＮチャネ
ルトランジスタ４７のドレイン端子、Ｎチャネルトラン
ジスタ４６のゲート端子、Ｎチャネルトランジスタ４９
ａのゲート端子およびドレイン端子に接続されている。
また、Ｎチャネルトランジスタ４６、４７のソース端子
には電源が供給されている。そして、Ｎチャネルトラン
ジスタ４８ａ、４９ａのソース端子は、それぞれＮチャ
ネルトランジスタ４８ｂ、４９ｂのゲート端子およびド
レイン端子に接続され、Ｎチャネルトランジスタ４８
ｂ、４９ｂのソース端子は短絡されて、信号線Ｒを介し
て図１に示した半導体集積回路内部の全てのＮチャネル
トランジスタ６０ｂのＰ基板に接続されている。

【００２８】上記の様な構成の降圧回路４０における動
作を詳細に説明する。図７は、図５に示した降圧回路４
０の各信号線部分における動作を示すタイミングチャー
トである。図７において、点線で表示した部分は電荷が
放電する様子を表している。また、Ｖｄｄは電源の電圧
レベルであり、Ｖ_TPはＰチャネルトランジスタ１個の電
圧降下分の電圧レベルを示している。なお、説明を簡単
にするために初期状態として各信号線における電位を図
７に示したように、信号線Ｇの電位はＧＮＤレベル、従
って信号線ＭおよびＮはそれぞれＬＯＷレベルおよびＨ
ＩＧＨレベル、信号線ＱおよびＲ１の電位はＧＮＤレベ
ル、信号線ＰおよびＲ２の電位はＶｄｄレベル、信号線
Ｌの電位はＧＮＤレベルであるとする。

【００２９】まず前述の初期状態から、リング・オシレ
ータ２０からの出力信号、即ち信号線Ｇの電位がＧＮＤ
レベルからＶｄｄレベルへと変化した場合について考え
る。信号線ＭおよびＮの電位はそれぞれＧＮＤレベルお
よびＶｄｄレベルとなるから、容量４４および４５によ
って、信号線Ｐの電位は現在の電位に対してＶｄｄレベ
ルだけ引き下げられ、信号線Ｑの電位は現在の電位に対
してＶｄｄレベルだけ引き上げられる。このため、信号
線ＰおよびＱの電位はＶｄｄレベルおよびＧＮＤレベル
からＧＮＤレベルおよびＶｄｄレベルとなるが、同時に
信号線Ｐをゲートへの入力信号とするＰチャネルトラン
ジスタ４７がオン（ＯＮ）となるから、信号線ＱはＶｄ
ｄレベルからＶ_TPレベルとなる。また、信号線Ｑをゲー
トの入力信号とするＰチャネルトランジスタ４６はオン
（ＯＮ）となるから、信号線ＰはＧＮＤレベルからＶ_TP
レベルとなる。この時、信号線Ｒ１の電位はＧＮＤレベ
ルであり信号線Ｑの電位よりも低いのでＰチャネルトラ
ンジスタ４９ａはオフ（ＯＦＦ）となり、信号線Ｒ１の
電位はＧＮＤレベルを保持する。一方、信号線Ｒ２の電
位はＶｄｄレベルであり信号線Ｐの電位よりも高いので
Ｐチャネルトランジスタ４８ａはオン（ＯＮ）となり、
信号線Ｒ２の電位はＶ_TPレベルとなる。また、信号線Ｒ
の電位はＧＮＤレベルであり、信号線Ｒ１の電位と同じ
であるからＰチャネルトランジスタ４９ｂはオフ（ＯＦ
Ｆ）となり、同様に信号線Ｒ２の電位よりも低いのでＰ
チャネルトランジスタ４９ｂはオフ（ＯＦＦ）となり、
信号線Ｒの電位はＧＮＤレベルを保持する。

【００３０】次に、信号線Ｇの電位がＶｄｄレベルから
ＧＮＤレベルへと変化した場合について考える。信号線
ＭおよびＮの電位はそれぞれＶｄｄレベルおよびＧＮＤ
レベルとなるから、容量４４および４５によって、信号
線Ｐの電位は現在の電位に対してＶｄｄレベルだけ引き
上げられ、信号線Ｑの電位は現在の電位に対してＶｄｄ
レベルだけ引き下げられる。このため、信号線Ｐおよび
Ｑの電位は共にＶ_TPレベルから（Ｖ_TP＋Ｖｄｄ）レベル
および（Ｖ_TP−Ｖｄｄ）レベルとなるが、同時に信号線
Ｑをゲートへの入力信号とするＰチャネルトランジスタ
４６がオン（ＯＮ）となるから、信号線Ｐは（Ｖ_TP＋Ｖ
ｄｄ）レベルからＶ_TPレベルとなる。また、信号線Ｐを
ゲートの入力信号とするＰチャネルトランジスタ４７は
オフ（ＯＦＦ）となる。この時、信号線Ｒ１の電位はＧ
ＮＤレベルであり信号線Ｑの電位よりも高いのでＰチャ
ネルトランジスタ４９ａはオン（ＯＮ）となり、信号線
Ｒ１の電位は（２Ｖ_TP−Ｖｄｄ）レベルとなる。一方、
信号線Ｒ２の電位はＶ_TPレベルであり信号線Ｐの電位と
同じであるのでＰチャネルトランジスタ４８ａはオフ
（ＯＦＦ）となり、信号線Ｒ２の電位はＶ_TPレベルから
次第に自然放電して（Ｖ_TP−α）となる。また、信号線
Ｒの電位はＧＮＤレベルであり、信号線Ｒ１よりも高い
のでＰチャネルトランジスタ４９ｂはオン（ＯＮ）とな
り、同様に信号線Ｒ２の電位よりも低いのでＰチャネル
トランジスタ４９ｂはオフ（ＯＦＦ）となり、信号線Ｒ
の電位は（３Ｖ_TP−Ｖｄｄ）レベルとなる。

【００３１】もう一度、信号線Ｇの電位がＧＮＤレベル
からＶｄｄレベルへと変化した場合について考える。信
号線ＭおよびＮの電位はそれぞれＧＮＤレベルおよびＶ
ｄｄレベルとなるから、容量４４および４５によって、
信号線Ｐの電位は現在の電位に対してＶｄｄレベルだけ
引き下げられ、信号線Ｋの電位は現在の電位に対してＶ
ｄｄレベルだけ引き上げられる。このため、信号線Ｐお
よびＱの電位はＶ_TPレベルおよび（Ｖ_TP−Ｖｄｄ）レベ
ルから（Ｖ_TP−Ｖｄｄ）レベルおよびＶ_TPレベルとな
る。同時に信号線Ｐをゲートへの入力信号とするＰチャ
ネルトランジスタ４７はオン（ＯＮ）となるが、信号線
Ｑの電位はすでにＶ_TPレベルとなっている。また、信号
線Ｑをゲートの入力信号とするＰチャネルトランジスタ
４６はオフ（ＯＦＦ）となる。この時、信号線Ｒ１の電
位は（２Ｖ_TP−Ｖｄｄ）レベルであり信号線Ｑの電位よ
りも低いのでＰチャネルトランジスタ４９ａはオフ（Ｏ
ＦＦ）となり、信号線Ｒ１の電位は（２Ｖ_TP−Ｖｄｄ）
レベルから次第に自然放電して（２Ｖ_TP−Ｖｄｄ＋α）
となる。一方、信号線Ｒ２の電位は（Ｖ_TP−α）レベル
であり信号線Ｐの電位よりも高いのでＰチャネルトラン
ジスタ４８ａはオン（ＯＮ）となり、信号線Ｒ２の電位
は（２Ｖ_TP−Ｖｄｄ）レベルとなる。また、信号線Ｒの
電位は（３Ｖ_TP−Ｖｄｄ）レベルであり、信号線Ｒ１の
電位よりも低いのでＰチャネルトランジスタ４９ｂはオ
フ（ＯＦＦ）となり、同様に信号線Ｒ２の電位よりも高
いのでＰチャネルトランジスタ４９ｂはオン（ＯＮ）と
なり、信号線Ｒの電位は（３Ｖ_TP−Ｖｄｄ）レベルを保
持する。

【００３２】次にもう一度、信号線Ｇの電位がＶｄｄレ
ベルからＧＮＤレベルへと変化した場合について考え
る。信号線ＭおよびＮの電位はそれぞれＶｄｄレベルお
よびＧＮＤレベルとなるから、容量４４および４５によ
って、信号線Ｐの電位は現在の電位に対してＶｄｄレベ
ルだけ引き上げられ、信号線Ｑの電位は現在の電位に対
してＶｄｄレベルだけ引き下げられる。このため、信号
線ＰおよびＱの電位は（Ｖ_TP−Ｖｄｄ）レベルおよびＶ
_TPレベルからＶ_TPレベルおよび（Ｖ_TP−Ｖｄｄ）レベル
となる。同時に信号線Ｑをゲートへの入力信号とするＰ
チャネルトランジスタ４６がオン（ＯＮ）となるが、信
号線Ｐの電位はすでにＶ_TPレベルとなっている。また、
信号線Ｐをゲートの入力信号とするＰチャネルトランジ
スタ４７はオフ（ＯＦＦ）となる。この時、信号線Ｒ１
の電位は（２Ｖ_TP−Ｖｄｄ＋α）レベルであり信号線Ｑ
の電位よりも高いのでＰチャネルトランジスタ４９ａは
オン（ＯＮ）となり、信号線Ｒ１の電位は（２Ｖ_TP−Ｖ
ｄｄ）レベルとなる。一方、信号線Ｒ２の電位は（２Ｖ
_TP−Ｖｄｄ）レベルであり信号線Ｐの電位よりも低いの
でＰチャネルトランジスタ４８ａはオフ（ＯＦＦ）とな
り、信号線Ｒ２の電位は（２Ｖ_TP−Ｖｄｄ）レベルから
次第に自然放電して（２Ｖ_TP−Ｖｄｄ＋α）となる。ま
た、信号線Ｒの電位は（３Ｖ_TP−Ｖｄｄ）レベルであ
り、信号線Ｒ１よりも高いのでＰチャネルトランジスタ
４９ｂはオン（ＯＮ）となり、同様に信号線Ｒ２の電位
よりも低いのでＰチャネルトランジスタ４９ｂはオフ
（ＯＦＦ）となり、信号線Ｒの電位は（３Ｖ_TP−Ｖｄ
ｄ）レベルを保持する。

【００３３】なお、これ以後の動作は、二度目に説明し
た信号線ＧがＨＩＧＨレベルの期間および信号線ＧがＬ
ＯＷレベルの期間を１サイクルとする動作と同一の動作
となるからその説明は省略する。即ち、図５に示したバ
ック・バイアス発生回路４０は、リング・オシレータ２
０の出力信号、即ち信号線ＧがＨＩＧＨレベルの期間は
容量４４およびＰチャネルトランジスタ４６によって信
号線Ｒを降圧し、同様に信号線ＧがＬＯＷレベルの期間
は容量４５およびＰチャネルトランジスタ４７によって
信号線Ｒを降圧し、交互に信号線Ｒを降圧することによ
って信号線Ｒの電圧を安定したものにしている。ここ
で、前述の実施例において電源の電圧Ｖｄｄを５．０
Ｖ、Ｐチャネルトランジスタの電圧降下分の電圧Ｖ_TPを
０．７Ｖであるとすれば、信号線Ｒの電圧は３・０．７
−５．０＝−２．９Ｖとなる。なお、信号線Ｒの電圧を
調整するためにＰチャネルトランジスタ４８ａ、４８ｂ
および４９ａ、４９ｂのＰチャネルトランジスタ２個の
電圧降下分による電圧調整を行っているが、本発明はこ
れに限定されることなく、Ｐチャネルトランジスタの電
圧降下分の電圧レベルおよび信号線Ｒとして所望する電
圧レベルにあわせてその個数を決めれば良い。

【００３４】従って、電源電圧検出回路１０の電源１０
ａに低電圧が供給された場合は、リング・オシレータ２
０が動作することができないので、昇圧回路３０および
降圧回路４０の出力信号、即ち信号線ＬおよびＲとして
それぞれＶｄｄレベルおよびＧＮＤレベルが与えられる
から、半導体集積回路内部の全てのＰチャネルトランジ
スタ６０ａのＮ基板にはＶｄｄレベルが供給され、半導
体集積回路内部の全てのＮチャネルトランジスタ６０ｂ
のＰ基板にはＧＮＤレベルが供給されることによって、
半導体集積回路は低電圧の電源で動作するすることがで
きる。また、電源電圧検出回路１０の電源１０ａに高電
圧が供給された場合は、リング・オシレータ２０が動作
可能となるので、昇圧回路３０および降圧回路４０の出
力信号、即ち信号線ＬおよびＲとしてそれぞれ（２Ｖｄ
ｄ−３Ｖ_TN）レベルおよび（３Ｖ _TP−Ｖｄｄ）レベルが
与えられるから、半導体集積回路内部の全てのＰチャネ
ルトランジスタ６０ａのＮ基板には（２Ｖｄｄ−３
Ｖ_TN）レベルが供給され、半導体集積回路内部の全ての
Ｎチャネルトランジスタ６０ｂのＰ基板には（３Ｖ_TP−
Ｖｄｄ）レベルが供給されることによって、半導体集積
回路は高電圧の電源で動作することができる。

【００３５】なお、図４に示す例では、容量３４と３５
との入力側にそれぞれ１個のインバータ３１と２個のイ
ンバータ３２、３３とを有しているが、本発明はこれに
限定されず容量３４と３５に互いに反転された（相補的
な）入力信号ＨとＩとを入力できれば、インバータの個
数は何個であってもよいし一方はなくてもよい。また、
図５における容量４４と４５との入力側のインバータの
個数についても、互いに反転された入力信号が入力でき
ればなくてもよいし、何個であってもよい。さらに、図
４および図５に示す例においては、それぞれ一方向性素
子としてゲート端子とドレイン端子とを短絡したＮチャ
ンネルトランジスタおよびＰチャンネントランジスタを
２個縦積して用いているが、本発明はこれに限定されず
両者を入れ換えて用いてもよく、混合して用いてもよい
し、縦積にする個数は１個でも３個以上でも何個であっ
てもよいし、またダイオードを複数個直列接続して用い
てもよい。

【００３６】さらにまた、図４に示す昇圧回路ではプル
アップ素子としてＮチャンネルトランジスタ３６および
３７を用い、それらのゲート端子をクロスカップルして
いるが、本発明はこれに限定されず互いにゲート端子と
ドレイン端子が短絡されたＰチャンネントランジスタを
用いてもよい。また、図５に示す降圧回路ではプルダウ
ン素子としてＰチャンネルトランジスタ４６および４７
を用い、それらのゲート端子をクロスカップルしている
が、本発明はこれに限定されず互いにゲート端子とドレ
イン端子が短絡されたＮチャンネルトランジスタを用い
てもよい。

【００３７】

【発明の効果】以上詳細に説明したように、本発明の半
導体集積回路装置によれば、低電圧で動作させることを
前提として設計された半導体集積回路であっても、バッ
ク・バイアス発生回路により、Ｐチャネルトランジスタ
のＮ基板に電源より更に高い電圧を供給し、また、Ｎチ
ャネルトランジスタのＰ基板にＧＮＤより更に低い電圧
を供給することによってトランジスタ内部の空乏層が広
げることができ、たとえ高電圧で動作させてもトランジ
スタのパンチスルーによる誤動作およびラッチアップを
未然に防止することに効果がある。

【００３８】また、本発明の半導体集積回路装置によれ
ば、バック・バイアスを印加することによってトランジ
スタのしきい値電圧が高くなりジャンクション容量も低
減することができるので、貫通電流および充放電電流を
小さくでき消費電力を小さくすると共に高速動作を実現
することにも効果がある。さらに、本発明の半導体集積
回路装置によれば、低電圧で動作させることを前提とし
て設計された半導体集積回路であっても、電源電圧とし
て低電圧でも高電圧でも動作させることができるので、
システムの構築も容易にすることができるという効果も
ある。その結果、本発明によれば異なる電源電圧で動作
する半導体集積回路が混載された半導体集積回路装置で
あっても、高電圧電源のみを供給するだけで、動作スピ
ードや性能を犠牲にすることなく、両回路を安定して動
作させることできる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路装置の一実施例につ
いての概念図である。

【図２】本発明の半導体集積回路装置を構成する電源
電圧検出回路の一実施例の構成回路図である。

【図３】本発明の半導体集積回路装置のバック・バイ
アス発生回路を構成するリング・オシレータの一実施例
の構成回路図である。

【図４】本発明の半導体集積回路装置のバック・バイ
アス発生回路を構成する昇圧回路の一実施例の構成回路
図である。

【図５】本発明の半導体集積回路装置のバック・バイ
アス発生回路を構成する降圧回路の一実施例の構成回路
図である。

【図６】本発明の半導体集積回路装置のバック・バイ
アス発生回路を構成する昇圧回路の動作を示すタイミン
グチャートである。

【図７】本発明の半導体集積回路装置のバック・バイ
アス発生回路を構成する降圧回路の動作を示すタイミン
グチャートである。

【符号の説明】

１０電源電圧検出回路１０ａ電源１１、１２、１３Ｐチャネルトランジスタ１４、１５、１６、１７インバータ２０リング・オシレータ２０ａＰチャネルトランジスタ２０ｂＮチャネルトランジスタ２１、２２インバータ３０昇圧回路４０降圧回路３１、３２、３３、４１、４２、４３インバータ３６、３７、３８ａ、３８ｂ、３８ａ、３９ｂＮチャ
ネルトランジスタ４６、４７、４８ａ、４８ｂ、４９ａ、４９ｂＰチャ
ネルトランジスタ５０バック・バイアス発生回路６０ａ半導体集積回路内部のＰチャネルトランジスタ６０ｂ半導体集積回路内部のＮチャネルトランジスタＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋ、Ｌ、Ｌ
１、Ｌ２、Ｍ、Ｎ、Ｐ、Ｑ、Ｒ、Ｒ１、Ｒ２信号線

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 19/094

Claims

【特許請求の範囲】

【請求項１】電源電圧を検出する電源電圧検出回路と、
低電圧動作半導体集積回路を構成するトランジスタのＮ
基板およびＰ基板に供給する基板バイアス電圧を発生す
るバック・バイアス発生回路を備え、このバック・バイ
アス発生回路は、前記トランジスタのＮ基板に対して前
記電源電圧よりも更に高い電圧を供給する昇圧回路と前
記トランジスタのＰ基板に対してグランド電圧よりも更
に低い電圧を供給する降圧回路との少なくとも一方を有
し、前記電源電圧が高電圧の場合には、前記昇圧回路お
よび降圧回路の少なくとも一方を作動させ、前記電源電
圧が低電圧の場合には、前記昇圧回路および降圧回路の
作動を停止させて前記トランジスタのＮ基板に対して前
記電源電圧を供給すると共に前記トランジスタのＰ基板
に対してグランド電圧を供給するように前記電源電圧検
出回路の出力によって前記バック・バイアス発生回路を
制御することを特徴とする半導体集積回路装置。
【請求項２】前記降圧回路は、直列接続される容量、プ
ルダウン素子および少なくとも一方の一方向性素子を２
組並列に接続し、並列接続された２個の容量に互いに反
転した（相補的な）入力信号を入力するために、前記２
個の容量の一方の入力側に少なくとも１個のインバータ
を接続したものである請求項１に記載の半導体集積回路
装置。
【請求項３】前記昇圧回路は、直列接続される容量、プ
ルアップ素子および少なくとも一方の一方向性素子を２
組並列に接続し、並列接続された２個の容量に互いに反
転した（相補的な）入力信号を入力するために、前記２
個の容量の一方の入力側に少なくとも１個のインバータ
を接続したものである請求項１または２に記載の半導体
集積回路装置。