JP2011254305A - クロック負昇圧回路 - Google Patents

Abstract

【課題】回路構成が簡易、小型でウェル・バイアス電圧の立ち上がり時間が短く、安定した負昇圧クロックを供給することが可能なクロック負昇圧回路を提供する。
【解決手段】クロック負昇圧回路部３０１、クロック負昇圧回路部３０２、クロック負昇圧回路部３０１、クロック負昇圧回路部３０２のウェル層上に設けられたＮＭＯＳトランジスタ１０７に電圧を供給するキャパシタ４０３、ＮＭＯＳトランジスタ１０４を備え、クロック負昇圧回路部３０１が備えるＮＭＯＳトランジスタ１０４とキャパシタ４０３とを接続する電圧ライン３０３、クロック負昇圧回路部３０２が備える２つのＮＭＯＳトランジスタ１０４の出力を接続する電圧ライン３０３によってクロック負昇圧回路を提供する。
【選択図】 図４

Description

本発明は、クロック負昇圧回路に係り、特にポータブルな電子機器に用いることに有利なクロック負昇圧回路に関する。

ＭＤ、ビデオ・カメラ、携帯電話等のポータブル電子機器で使われるＬＳＩには、先ず小型化が求められ、続いてバッテリの持ち時間を長くするための低消費電力化、より複雑な演算処理を可能にするための高速化、低コスト化が求められている。このような要求に応えるため、ポータブル電子機器の多くには、スイッチングしないときは電気を消費しないために電気使用量が少なく、発熱量が小さくて集積度を上げやすいＣＭＯＳ回路が使用される。

また、ポータブル電子機器には、さらなる低消費電力化のために、電源電圧の低電圧化が求められている。しかし、ＭＯＳトランジスタの電源電圧を低くすることは、そのドライブ能力が下がることによってＬＳＩの高速化を妨げることになる。さらに、電源電圧の低電圧化は、トランスファー・ゲートにおいて、信号を通過させることができなくなるという問題が生じる。これらの問題を解決するため、低電圧動作ＬＳＩでは、クロック電位を昇圧して出力するクロック電圧昇圧回路（clock voltage doubler）がしばしば用いられる。なお、このようなクロック電圧昇圧回路は、特許文献１に記載されている。

また、クロック電圧昇圧回路においては、ＭＯＳトランジスタのラッチアップ等を防止するために、ＭＯＳトランジシタが配置されたウェルに対してバイアス電圧を供給することが行われている。なお、ＭＯＳトランジスタのラッチアップは、出力段の昇圧側駆動ＭＯＳトランジスタのＩＣ基板上の構造に関連して発生する。このようなクロック電圧昇圧回路は、特許文献１や非特許文献１に記載されている。

さらに、非特許文献２には、特許文献１、非特許文献１に基づいて、さらに簡単化されたクロック電圧倍加回路が記載されている。非特許文献１に記載されたクロック電圧昇圧回路では、電圧が昇圧された側で駆動する出力段のＭＯＳトランジスタに駆動電圧を供給するキャパシタからバイアス電圧が供給される。一方、非特許文献２クロック電圧倍加回路では、それぞれ異なる位相で駆動される、異なるキャパシタを介してバイアス電圧が供給される。

図１０は、非特許文献２に記載されているクロック電圧倍加回路を説明するための図である。このクロック電圧倍加回路は、ウェル・バイアス電圧発生器を備えている。図１０中に破線で示した回路Ａは、特許文献１に示されているクロック電圧昇圧回路である。このクロック電圧昇圧回路は、ＮＭＯＳトランジスタ４２、４３、キャパシタ４９、５０によって構成されている。また、キャパシタ５１とＰＭＯＳトランジスタ４１の部分が、非特許文献２で開示されたウェル・バイアス電圧発生器の部分である。

非特許文献１では、図中のＰＭＯＳトランジスタ４１が、ＮＭＯＳトランジスタ４２、４３からなる回路の反対の極性のノードに接続されている。以下、ここでは、図１０に示した回路がＮウェル（Ｎ−ｗｅｌｌ）を備えたＰ型基板上に構成されるものとして、その回路の動作を説明する。
図１０に示した回路において、クロック昇圧回路は、クロックＣＫＸの位相反転クロック信号である位相反転クロックＣＫＸＮを作るインバータ回路５２と、キャパシタ４９、５０と、ＮＭＯＳトランジスタ４２、４３、４５と、ＰＭＯＳトランジスタ４１、４４から構成される。上述したようにキャパシタ５１とＰＭＯＳトランジスタ４１は、ＰＭＯＳトランジシタ４４及びＰＭＯＳトランジスタ４１自身がラッチアップするのを防止するため、そのウェル用のバイアス電圧を発生させるためのものである。なお、図１０では、ＰＭＯＳトランジスタ４１、４４にウェル・バイアス電圧ＶＢＸが供給されるノード（ノードＶＢＸ：図中にＶＢＸと記す）が、前述したＮウェルにバイアス電圧を供給する端子となる。

また、ＮＭＯＳトランジスタ４２、４３のドレイン（図において上部）の電源電圧をＶDDとし、グラウンド（接地）電圧をＶSSとする。図１０中にノードＮＸ７、ノードＮＸ８、ノードＶＢＸを示す。
図１１は、図１０に示したクロック昇圧回路の動作を説明するためのタイミングチャートであって、（ａ）はクロックＣＫＸを示し、（ｂ）はノードＮＸ７の電圧、（ｃ）はノードＮＸ８の電圧、（ｄ）はノードＶＢＸのウェル・バイアス電圧、（ｅ）はクロック昇圧回路から出力される昇圧クロックを示している。

以下、図１１を用い、図１０に示したクロック昇圧回路の動作を説明する。
図１１に示したタイミングチャートの開始時点、つまりクロック昇圧回路にクロックが入力される直前（初期状態）では、キャパシタ４９、５０、５１の充電電圧は０Ｖであると仮定する。
図１１（ａ）に示したクロックＣＫＸの入力開始直後の区間（１）では、クロックＣＫＸの電圧はＶDD、位相反転クロックＣＫＸＮの電圧はＶSSとなり、ノードＮＸ７の電圧はＶDD、ノードＮＸ８の電圧はＶSSとなる。このときＮＭＯＳトランジスタ４２のソースがＶSSで、そのゲートがＶDDとなるため、ＮＭＯＳトランジスタ４２がオンして、キャパシタ４９が充電される。キャパシタ４９の充電により、ノードＮＸ８の電圧レベルがＶSSから徐々に上昇し、この上昇分を電圧Ｖ８とする。このときＮＭＯＳトランジスタ４３は、ゲートが逆バイアスされていることからオフされている。

図１１に示した区間（２）では、クロックＣＫＸの電圧はＶSS、位相反転クロックＣＫＸＮの電圧はＶDDとなる。このとき、ノードＮＸ８の電圧は、位相反転クロックＣＫＸＮの電圧変化ＶDDとキャパシタ５０の充電電圧Ｖ８と合わせてＶDD+Ｖ８となり、ノードＮＸ８がゲートにつながるＮＭＯＳトランジスタ４３がオンする。ＮＭＯＳトランジスタ４３のオンにより、キャパシタ５０が充電される。キャパシタ５０の充電により、ノードＮＸ７の電位がＶSSから徐々に上昇し、この上昇分を電圧Ｖ７とする。このとき、ＮＭＯＳトランジスタ４２は、ゲートが逆バイアスされていることからオフされている。

さらに、図１１に示した区間（３）では、クロックＣＫＸの電圧はＶDD、ノードＮＸ７の電圧はクロックＣＫＸの電圧とキャパシタ５０の充電電圧Ｖ７とを合わせてＶDD+Ｖ７となる。ノードＮＸ７にかかる電圧により、ＭＯＳトランジスタ４２のゲートがオンされてキャパシタ４９が充電される。
以上の動作は、クロックＣＫＸの位相が反転する度に繰り返される。この結果、次第にキャパシタ４９、キャパシタ５０にかかる電圧がＶDDまで上昇し、ノードＮＸ７、ノードＮＸ８には、互いに位相が反対（逆相）で２×ＶDD〜ＶDDの電圧範囲で周期的に変動（スイング）する昇圧クロックが供給される。

さらにＶSS〜２×ＶDDでスイングする信号を得るために、図１０に示した昇圧回路では、ノードＮＸ７とＶSS間でＰＭＯＳトランジスタ４４とＮＭＯＳトランジスタ４５をシリーズに接続してインバータ回路を構成し、ＰＭＯＳトランジスタ４４、ＮＭＯＳトランジスタ４５のゲートを位相反転クロックＣＫＸＮで駆動する構成としている。このインバータ回路の出力（ＰＭＯＳトランジスタ４４とＮＭＯＳトランジスタ４５との中点）から、ＶSS〜２×ＶDDでスイングする信号ＤＣＫＸが得られる。信号ＤＣＫＸはクロックＣＫＸと同位相の信号である。

ただし、ＰＭＯＳトランジスタ４４に２×ＶDDの電圧を印加する（本明細書では、以降「通す」とも記す）ためには、ＰＭＯＳトランジスタ４４のＮ−ｗｅｌｌ電圧を２×ＶDDにまで上げる必要がある。このために、図１０に示した昇圧回路には、ＰＭＯＳトランジスタ４１及びキャパシタ５１が付加されている。ＰＭＯＳトランジスタ４１は、図１１に示した区間（１）でオフし、区間（２）でオンする。

ＰＭＯＳトランジスタ４１がオンしたとき、ノードＮＸ８の電圧がノードＶＢＸにかかる。このため、クロックＣＫＸがＶSSになるたびにキャパシタ５１が充電される。つまり、ノードＶＢＸにかかる電圧は、時間経過とともに２×ＶDDまで昇圧される。したがってＰＭＯＳトランジスタ４４のＮ−ｗｅｌｌ電圧が２×ＶDDとなり、これに関連する寄生回路が構成されることなく、またラッチアップを発生させずに、ＰＭＯＳトランジスタ４４に２×ＶDDの電圧が印加できるようになる。

ところで、従来のクロック昇圧回路は、クロックＣＫＸを入力とする第１クロック昇圧回路と、ＣＫＸの位相反転クロックＣＫＸＮをクロック入力とする第２クロック昇圧回路を含むように構成される。図１２は、このような回路の構成例を説明するための図である。
図１２に示した回路は、第１クロック昇圧回路３１、第２クロック昇圧回路３３を備えている。第１クロック昇圧回路３１はクロックＣＫ１を入力し、昇圧クロックＤＣＫ１を出力する。第２クロック昇圧回路３２はクロックＣＫ１の位相反転クロックであるクロックＣＫ２を入力し、昇圧クロックＤＣＫ２を出力する。昇圧クロックＤＣＫ１と昇圧クロックＤＣＫ２は、互いに逆相で、ＶSS〜２×ＶDDでスイングするクロック信号である。

ラッチアップせずに安定した昇圧クロックを供給するため、第１クロック昇圧回路３１には出力安定化回路３２が、第２クロック昇圧回路３３には出力安定化回路３４が設けられている。出力安定化回路３２、３３は、例えば図１０に示したＰＭＯＳトランジスタ４１、キャパシタ５１によって構成されるウェル・バイアス電圧発生器を持っている。
また、最近では、ＬＳＩには、基板実装面積を削減するため、入力信号のＤＣ成分をカットするキャパシタ（コンデンサ）を不要とする、キャップレス対応化が求められている。ただし、ＤＣカットキャパシタがないことで、ＬＳＩには、グランド電圧に対して正電圧側と負昇圧側に振幅する入力信号が直接入力されることになる。このとき、ＬＳＩに供給される電源電圧が正電源電圧とグランド電圧であるならば、その入力信号を処理するために負電位の電圧が必要とされる。そのため、通常はＬＳＩ内部で負電圧が生成されている。

図１３は、キャップレス対応の入力信号サンプリング回路を例示するための図である。図１３に示した入力信号サンプリング回路は、スイッチトキャパシタ構成を有し、正電源電圧とグランド電圧が電源電圧として供給されるとき、グランド電位に対して正電圧側と負昇圧側とに振幅する入力信号を処理する。なお、ここでは、入力信号サンプリング回路がＰウェル（Ｐ−ｗｅｌｌ）を備えたＮ型基板上に構成されているものとして、その動作を説明する。

図１３に示した入力信号サンプリング回路１２１は、ＮＭＯＳトランジスタ１２４とＰＭＯＳトランジスタ１２５とのソース、ドレインをそれぞれ共通接続した相補構成とするＣＭＯＳアナログスイッチ１２２と、ＮＭＯＳトランジスタで構成されるＳＷ１、ＳＷ２、ＳＷ３と、キャパシタ１２７、１２８と、オペアンプ１２９で構成されている。
ＣＭＯＳアナログスイッチ１２２を構成するＰＭＯＳトランジスタ１２５のバックゲートには正電源電圧ＶDDが接続され、ＮＭＯＳトランジスタ１２４のバックゲートには負電圧生成回路１２３の出力が接続される。ＣＭＯＳアナログスイッチ１２２のゲート制御信号は、正電源電圧ＶDDをハイ、負電圧生成回路から出力される負電圧をローとする第１負電圧制御信号と、これと逆位相の２負電圧制御信号である。第１負電圧制御信号、２負電圧制御信号は、制御信号レベル・シフト回路１２６においてレベル・シフトされている。

第１制御信号としてグランド電圧ＶSS、第２制御信号として正電源電圧ＶDDが供給されるとき、ＳＷ１とＳＷ２は非導通状態となり、ＣＭＯＳアナログスイッチ１２２とＳＷ３が導通状態となる。これにより、キャパシタ１２７には入力信号電圧と接地電圧の電位差分の電荷が蓄積されることになり、信号サンプリングが行われる。第１制御信号として電源電圧ＶDD、第２制御信号としてグランド電圧ＶSSが供給されるとき、ＳＷ１とＳＷ２は導通状態となり、ＣＭＯＳアナログスイッチ１２２とＳＷ３が非導通状態となることで、キャパシタ１２７に蓄積されていた電荷はキャパシタ１２８に転送される。

特許第３１１２０３９号公報

ThomasB.CHOandPaulR,Gray:"A10b20MS/s35mWPipelinedA/Dconverter",IEEEJ,Solid-Statecircuits,1995,SC-30,pp.166-172 ELECTRONICSLETTERS28thOctober1999Vol.35No.22P1901-1902「Simplified clock voltage doubler」

しかしながら、図１０に示した従来のクロック昇圧回路では、インバータ回路５２の遅延に起因して、ノードＮＸ７の電圧の立ち上がりに少し遅れてノードＮＸ８における電圧の立ち下がりが開始する。このため、ノードＮＸ７、ノードＮＸ８の電圧が中間電位となる期間があり、この間、ＰＭＯＳトランジスタ４１が短時間オン状態になる。このとき、ノードＶＢＸから中間電位のノードＮＸ７へ微少電流が流れる。

この結果、図１１（ｄ）の区間（４）に示すように、ノードＶＢＸにおける電圧降下が生じる。電圧降下が発生する期間は短時間であるが、その後ＰＭＯＳトランジスタ４１からの充電は行われず、ノードＶＢＸの電圧が低下したまま維持されることになる。電圧が低下したままである期間、より高い電圧がＰＭＯＳトランジスタ４４のドレインに供給されることになる。その結果、ＰＭＯＳトランジスタ４４のソース電圧、ドレイン電圧とバルク（バックゲート）電圧との間に電位差が生じる。

上述した電位差により、図１０に示したＰＭＯＳトランジスタ４４の寄生バイポーラがオンする。そのため、昇圧クロックＤＣＫＸ１、ＤＣＫＸ２のハイ・レベル出力が２×ＶDDから降下し、昇圧クロックＤＣＫＸ１、ＤＣＫＸ２を受けて動作する回路が正しく動作しなくなったり、性能が低下したりする。このような回路の誤動作や性能の低下を防ぐためには、ノードＶＢＸの電圧降下をなくし、安定して２×ＶDDの電圧を出力する、あるいは、ＰＭＯＳトランジスタ４４のドレインに供給される電圧よりも低くない電圧をノードＶＢＸに供給する必要がある。
つまり、図１０に示したキャパシタ５１は、ノードＶＢＸにおける電圧降下を小さくすると同時に、ＰＭＯＳトランジスタ４４のドレインが高電圧駆動される期間、高電圧を維持するために用いられている。

ここで、キャパシタ５１を大きくすることにより、図１１（ｄ）に示した区間（４）におけるノードＶＢＸの電圧降下量を小さくすることができる。しかし、キャパシタ５１を大きくすることは、キャパシタ５１の実装面積が増大し、また、ノードＶＢＸの電圧が２×ＶDDに到達するまでの立ち上がり時間が長くなる。また、ノードＶＢＸからノードＮＸ７へ向けて微少電流が流れることを防ぐため、クロックＣＫＸと位相反転クロックＣＫＸＮが共にハイにならないように回路を設けることが可能である。ただし、このようにした場合、クロックＣＫＸと位相反転クロックＣＫＸＮを調整するための回路を基板上に設ける必要が生じる。

さらに、図１３で説明した正負電圧入力信号サンプリング回路の構成は、ＣＭＯＳアナログスイッチ１２２の動作制御のために、正負電圧クロックと安定した負電圧が必要となる。そのため、制御信号レベル・シフト回路１２６や周辺回路の負電圧生成回路１２３が必要になり、回路素子数を低減することが難しい。そのため、ＣＭＯＳアナログスイッチ１２２の動作制御に特化した、正負電圧クロックと安定した負電圧を供給する回路を考案できれば、回路に必要な回路素子数を低減し、最終的に回路面積を小さくすることができる。

本発明は、以上の点に鑑みてなされたものであり、回路構成が簡易であって、回路の実装面積が小さく、ウェル・バイアス電圧の立ち上がり時間が短く、安定した負昇圧クロックを供給することが可能なクロック負昇圧回路を提供することを目的とする。また、本発明の別の目的は、必要な回路素子数を最小限にしながら、クロック負昇圧回路に関連するウェル用に、安定したバイアス電圧を発生させるウェル・バイアス電圧発生器を備えたクロック負昇圧回路を提供することを目的とする。

以上の課題を解決するため、本発明のクロック負昇圧回路は、第１クロック信号を入力し、負昇圧して負昇圧クロック信号を出力する第１クロック負昇圧回路部（例えば図４に示したクロック負昇圧回路部３０１）と、前記第１クロック信号と位相が反転した第２クロック信号を入力し、負昇圧して負昇圧クロック信号を出力する第２クロック負昇圧回路部（例えば図４に示したクロック負昇圧回路部３０２）と、を備えるクロック昇圧回路であって、前記第１クロック負昇圧回路部及び前記第２クロック負昇圧回路部が、ウェル層上に設けられたトランジスタ素子（例えば図４に示したＮＭＯＳトランジスタ１０７）と、前記ウェル層に電圧を供給するウェル・バイアス電圧発生器（例えば図４に示したキャパシタ４０３、ＮＭＯＳトランジスタ１０４）を備え、前記第１クロック負昇圧回路部が備える前記ウェル・バイアス電圧発生器から電圧を出力する出力部（例えば図４に示した電圧ライン３０３）と、前記第２クロック負昇圧回路部が備える前記ウェル・バイアス電圧発生器から電圧を出力する出力部（例えば図４に示した電圧ライン３０３）とが接続されることを特徴とする。

また、本発明のクロック負昇圧回路は、第１クロック信号と、当該第１クロック信号と位相が反転する第２クロック信号を入力し、前記第１クロック信号を負昇圧側にレベル・シフトした第１レベル・シフト・クロック信号と、前記第２クロック信号を負昇圧側にレベル・シフトした第２レベル・シフト・クロック信号とを出力するクロック・レベル・シフト回路（例えば図７に示したクロック・レベル・シフト回路６０１）と、前記第１レベル・シフト・クロック信号を入力し、負昇圧された前記第１レベル・シフト・クロック信号の電位と電源電圧の電位との間で変動するクロック信号を出力する第１負昇圧クロック出力回路（例えば図７に示した負昇圧クロック出力回路６０２）と、前記第２レベル・シフト・クロック信号を入力し、負昇圧された前記第２レベル・シフト・クロック信号の電位と電源電圧の電位との間で変動するクロック信号を出力する第２負昇圧クロック出力回路（例えば図７に示した負昇圧クロック出力回路６０４）と、前記第１負昇圧出力回路及び前記第２負昇圧出力回路において、前記第１負昇圧出力回路及び前記第２負昇圧出力回路内のウェル層に電圧を供給するウェル・バイアス電圧発生器と、を含み、前記ウェル・バイアス電圧発生器は、前記第１レベル・シフト・クロック信号、前記第２レベル・シフト・クロック信号をそれぞれ半波整流し、合成して全波整流された前記電圧を前記ウェル層に供給することを特徴とする。

また、本発明のクロック負昇圧回路は、上記した発明において、前記ウェル・バイアス電圧発生器は、基準電圧源（例えば図４、図６に示したグラウンド電圧ＶSS）と、当該基準電圧源から電圧を出力する電圧ライン（例えば図４に示した電圧ライン３０３、例えば図６に示した電圧ライン６０３）と、当該電圧ラインに接続されるキャパシタ素子（例えば図４に示したキャパシタ４０３、例えば図７に示したキャパシタ７０３）とを含むことが望ましい。

以上説明した本発明によれば、基板上における回路の実装面積が小さく、しかも安定した負昇圧クロックを供給できるクロック負昇圧回路が実現できる。また、負昇圧クロックを発生させるＭＯＳトランジタのウェル用のバイアス電圧をクロックのオン、オフに関わらず一定の値として発生させることにより、ウェル用のバイアス電圧の立ち上がり時間が短くするとともに、ウェル用のバイアス電圧源を低インピーダンス化して電圧そのものを安定化させ、最終的に安定した負昇圧クロックを発生させることが可能になる。

実施形態１の負クロック昇圧回路を構成するクロック負昇圧回路部を説明するための図である。 図１のクロック負昇圧回路部の動作を説明するためのタイミングチャートである。 図１のクロック負昇圧回路部を使って構成される、実施形態１のクロック負昇圧回路を説明するための図である。 実施形態１のクロック負昇圧回路をより具体的に説明するための図である。 図４に示したクロック負昇圧回路の動作を説明するためのタイミングチャートである。 本発明の実施形態２のクロック負昇圧回路の構成を示す図である。 図６に示した回路構成をより具体的に示した図である。 実施形態２のクロック負昇圧回路の動作を説明するためのタイミングチャートである。 本発明の実施形態が適用されるクロック負昇圧回路を適用した入力信号サンプリング回路を示す図である。 非特許文献２に記載されているクロック電圧倍加回路を説明するための図である。 図１０に示したクロック昇圧回路の動作を説明するためのタイミングチャートである。 第１クロック昇圧回路と第２クロック昇圧回路を含む従来のクロック負昇圧回を説明するための図である。 キャップレス対応の入力信号サンプリング回路を例示するための図である。

以下、本発明のクロック負昇圧回路の実施形態１、実施形態２について、図面を参照して説明する。
（実施形態１）
図１は、実施形態１のクロック負昇圧回路を説明するのに先立って、実施形態１のクロック昇圧回路を構成するクロック負昇圧回路を説明するための図である。なお、このクロック負昇圧回路は、複数のクロック負昇圧回路によって構成される実施形態１のクロック負昇圧回路の一つであるから、以降、クロック負昇圧回路部とも記す。
図１に示したクロック負昇圧回路部は、Ｎ型基板上に構成されて、Ｐウェル（Ｐ−ｗｅｌｌ）を備えている。そして、このＰウェルに供給されるウェル・バイアス電圧発生器を備えている。

実施形態１のクロック負昇圧回路は、図１のクロック負昇圧回路部を、第１クロック負昇圧回路及び第２クロック負昇圧回路として用いることによって構成される。図１に示したクロック負昇圧回路部は、クロックＣＫの位相反転クロックＣＫＮを作るインバータ回路１０９と、キャパシタ１０１、１０２、１０３と、ＰＭＯＳトランジスタ１０５、１０６、１０８と、ＮＭＯＳトランジスタ１０４、１０７を含んでいる。キャパシタ１０３とＮＭＯＳトランジスタ１０４は、ＮＭＯＳトランジスタ１０４自身及びＮＭＯＳトランジシタ１０７がラッチアップするのを防止するために、そのウェル用のバイアス電圧を発生させるためのものである。

また、図１では、Ｐウェル用のバイアス電圧を供給する端子として、ＮＭＯＳトランジスタ１０４、１０７にウェル・バイアス電圧ＶＢを供給するノードを、ＶＢを付して示している。なお、本明細書では、便宜上、このノードをノードＶＢとも記す。また、図１では、電源電圧をＶDD、グラウンド（接地）電圧をＶSSと記す。
クロックＣＫが入力されるノードは、キャパシタ１０２を介してＰＭＯＳトランジスタ１０６のソースと接続されている。ＰＭＯＳトランジスタ１０６のドレインはグラウンド電圧ＶSSに接地されていて、ゲートはＰＭＯＳトランジスタ１０５のソースに接続されている。ＰＭＯＳトランジスタ１０５のドレインはグラウンド電圧ＶSSに接地されていて、ゲートはＰＭＯＳトランジスタ１０６のソース及びＮＭＯＳトランジスタ１０４のゲートに接続されている。ＮＭＯＳトランジスタ１０４のソースは、キャパシタ１０３を介してグラウンド電圧ＶSSに接地されている。

位相反転クロックＣＫＮが出力されるノードには、キャパシタ１０１を介してＰＭＯＳトランジスタ１０５のソースが接続されている。また、このノードには、ＮＭＯＳトランジスタ１０７のゲートが接続されていて、ＮＭＯＳトランジスタ１０７のソースはキャパシタ１０２とＰＭＯＳトランジスタ１０６のソースとの間に接続されている。ＮＭＯＳトランジスタ１０７のドレインからは、負昇圧クロックＤＣＫが出力される。
さらに、位相反転クロックＣＫＮが出力されるノードは、ＰＭＯＳトランジスタ１０８のゲートに接続され、ＰＭＯＳトランジスタ１０８のドレインは、ＮＭＯＳトランジスタ１０７のドレインと接続されている。

図２（ａ）〜（ｅ）は、図１のクロック負昇圧回路部の動作を説明するためのタイミングチャートである。図２（ａ）は図１のクロック負昇圧回路部に入力されるクロックＣＫを示している。図２（ｂ）は図１中に示したノードＮ７の電圧、図２（ｃ）は図１中に示したノードＮ８の電圧、図２（ｄ）は図１中に示したノードＶＢの電圧、図２（ｅ）は図１中に示した回路から出力される昇圧クロック信号ＤＣＫを示している。図２に示したタイミングチャートの開始時点、すなわちクロック入力前の初期状態では、キャパシタ１０１〜１０３の充電電圧は０Ｖであると仮定する。

図２（ａ）に示したクロック信号ＣＫの入力開始直後の区間（１）では、クロックＣＫの電圧はＶSS、位相反転クロックＣＫＮの電圧はＶDDとなる。ノードＮ７の電圧はＶSSとなり、ノードＮ８の電圧はＶDDとなる。このときＰＭＯＳトランジスタ１０５のソースがＶDDで、そのゲートがＶSSとなるため、ＰＭＯＳトランジスタ１０５がオンして、キャパシタ１０１が充電される。キャパシタ１０１の充電により、ノードＮ８の電圧レベルがＶDDから徐々に下降し、この下降分を電圧−Ｖ８とする。このときＰＭＯＳトランジスタ１０６は、ゲートが逆バイアスされており、オフしている。

図２に示した区間（２）では、クロックＣＫの電圧がＶDD、位相反転クロックＣＫＮの電圧がＶSSとなる。このとき、ノードＮ８の電圧は、位相反転クロックＣＫＮの電圧ＶSSとキャパシタ１０２の充電電圧（−Ｖ８とする）と合わせてＶSS＋（−Ｖ８）となり、そのゲートがノードＮ８につながっているＰＭＯＳトランジスタ１０６がオンする。ＰＭＯＳトランジスタ１０６のオンにより、キャパシタ１０２が充電される。キャパシタ１０２の充電により、ノードＮ７の電位がＶDDから徐々に下降する。この下降分を電圧−Ｖ７とする。このとき、ＰＭＯＳトランジスタ１０５は、ゲートが逆バイアスされており、オフしている。
さらに、図２に示した区間（３）では、ＣＫの電圧はＶSS、ノードＮ７の電圧はキャパシタ１０２の充電電圧−Ｖ７と合わせてＶSS＋（−Ｖ７）となり、ＰＭＯＳトランジスタ１０５がオンされてキャパシタ１０１が充電される。

以上の動作はクロックＣＫが位相反転するごとに繰り返され、キャパシタ１０１、１０２に充電される電圧が次第に上昇し、最終的に−ＶDDとなる。この結果、ノードＮ７、Ｎ８には、互いに逆相で−ＶDD〜ＶSSの電圧範囲でスイングするクロック負昇圧信号が供給される。また、実施形態１では、ＶDD〜−ＶDDでスイングする信号を得るために、ノードＮ７とＶDDが供給される端子との間にＰＭＯＳトランジスタ１０８とＮＭＯＳトランジスタ１０７をシリーズに接続してインバータ回路を構成する。そして、ＰＭＯＳトランジスタ１０８、ＮＭＯＳトランジスタ１０７のゲートを位相反転信号ＣＫＮで駆動する構成としている。

ＰＭＯＳトランジスタ１０８とＮＭＯＳトランジスタ１０７によって構成されるインバータからは、ＶDD〜−ＶDDでスイングする負昇圧クロックＤＣＫが得られる。負昇圧クロックＤＣＫは、ＰＭＯＳトランジスタ１０８とＮＭＯＳトランジスタ１０７の中点から出力される。負昇圧クロックＤＣＫは、クロックＣＫと同位相の信号である。ただし、ＮＭＯＳトランジスタ１０７が−ＶDDの電圧を通すためには、ＮＭＯＳトランジスタのＰ−ｗｅｌｌ電圧を−ＶDDにまで下げる必要がある。このために、実施形態１の負昇圧回路には、ＮＭＯＳトランジスタ１０４とキャパシタ１０３が付加されている。

ＭＯＳトランジスタ１０４は、図２に示した区間（２）においてオンし、ノードＮ８の電圧をノードＶＢに印加する。電圧の印加により、クロックＣＫがＶDDになるたびにキャパシタ１０３が充電される。つまり、ノードＶＢは時間経過とともに−ＶDDまで負昇圧される。したがってＮＭＯＳトランジスタ１０７のＰ−ｗｅｌｌ電圧が−ＶDDとなって、これに関連する寄生回路が構成されることなく、またラッチアップを発生させずに、ＮＭＯＳトランジスタ１０７に−ＶDDの電圧を通すことができるようになる。
ただし、図１に示したクロック負昇圧回路部では、図２（ｄ）の区間（４）に示したように、クロックＣＫがローのタイミングでノードＶＢの電圧上昇が起こる。電圧上昇は、クロックＣＫがハイの期間で発生した負電圧が、ローの期間でノードに流れることによるものである。

（１）クロック負昇圧回路の構成
図３は、図１のクロック負昇圧回路部を使って構成される、実施形態１のクロック負昇圧回路を説明するための図である。図３に示した２相のクロック負昇圧回路は、２つのクロック負昇圧回路部３０１、３０２を備えている。クロック負昇圧回路部３０１、３０２は、いずれも図１に示したウェル・バイアス電圧発生器を備えたクロック負昇圧回路である。
クロック負昇圧回路部３０１はクロックＣＫ１を入力し、負昇圧クロックＤＣＫ１を出力する。クロック負昇圧回路部３０２はクロックＣＫ２を入力し、負昇圧クロックＤＣＫ２を出力する。クロックＣＫ１とクロックＣＫ２は互いに位相が反転したクロックであり、クロックＣＫ１の位相と負昇圧クロックＤＣＫ１の位相とは一致している。また、クロックＣＫ２の位相と負昇圧クロックＤＣＫ２の位相とは一致している。図中に示したクロック負昇圧回路部３０１、３０２を接続する電圧ライン３０３は、クロック負昇圧回路部３０１、３０２のそれぞれが備えるウェル・バイアス電圧発生器の出力が接続されていることを示している。

図３に図示されないウェル・バイアス電圧発生器は、入力されるクロック信号ＣＫがハイのときに、電圧ライン３０３に負電圧を発生させて、図１に示したキャパシタ１０３を充電する。このような動作は、言い換えれば、入力クロックＣＫの位相が反転されたシフト信号を、半波整流することになる。ただし、図３に示した２相のクロック負昇圧回路の場合には、クロック負昇圧回路中３０１、３０２のウェル・バイアス電圧発生器がそれぞれシフト信号を半波整流することになる。クロック負昇圧回路部３０１、３０２に入力されるクロックの位相が互いに反転しているので、クロック負昇圧回路中３０１、３０２によって整流された信号を合成すると、全波整流した信号が得られる。

すなわち、図１に示したウェル・バイアス電圧のラインでは、位相反転クロックがローの期間のみ電圧が生成され、ハイの期間では、キャパシタ１０３に蓄積された電圧が維持されているだけであるのに対し、図３の電圧ライン３０３では、基本的に、全期間に渡って電圧が生成されることになる。
したがって、図３に示した構成では、図１に示したキャパシタ１０３の役割は原理的には不要になる。しかし、実際には、クロックＣＫの位相差や立ち上がり、立ち下がり時間が存在するので、その間の電圧を維持して、図１に示したＮＭＯＳトランジスタ１０７のドレインよりも常に図１に示したノードＶＢを低い電圧に維持する場合にキャパシタ１０３が必要となる。

図３に示したクロック負昇圧回路では、クロックＣＫ１とクロックＣＫ２が、完全に位相反転した信号の場合、電圧ライン３０３の電圧上昇そのものは発生する。しかし、実際に図１に示した電圧ライン３０３の電圧として必要なＭＯＳトランジスタ１０４のドレイン電圧が負電圧となった場合、同じ位相、同じ電圧が電圧ライン３０３に発生する。このため、上昇した電圧がそのまま維持されることはなく、電圧上昇直後には、電圧上昇前の電圧、すなわちＰＭＯＳトランジスタ１０７のドレインにほぼ等しい電圧に復帰することになる。簡単に言えば、ＰＭＯＳトランジスタ１０７が必要とするときに、必要なウェル・バイアス電圧ＶＢが、そのバックゲートに供給されることになる。

また、図２（ｄ）に示したノードＶＢにおいて上昇する電圧値を低減する役目を有するキャパシタを実施形態１のクロック負昇圧回路に設ける場合であっても、クロック負昇圧回路部３０１、３０２で、キャパシタの容量を共通化することができる。このため、クロック負昇圧回路部３０１、３０２の各々に設けるキャパシタの容量を、図２（ｄ）に示したノードＶＢにかかる電圧を全波整流することに必要な容量の１／２とすることができる。

図４は、図３に示した実施形態１のクロック負昇圧回路をより具体的に説明するための図である。図４に示したクロック負昇圧回路を構成するクロック負昇圧回路部３０１、３０２は、図１に示した負クロック昇圧回路と同様に構成されている。図４では、図１に示したクロック負昇圧回路部と同様の構成については同様の符号を付し、説明を略すものとする。図４に示したクロック負昇圧回路では、クロック負昇圧回路部３０１、３０２がそれぞれウェル・バイアス電圧発生器を備え、２つのウェル・バイアス電圧発生器の出力が接続されている。クロック負昇圧回路部３０１、３０２のウェル・バイアス電圧発生器のキャパシタを、共通のキャパシタ４０３として図４に示す。

また、図４に示したクロック負昇圧回路部３０１において、図１に示したクロック負昇圧回路部のノードＮ７に対応するノードをノードＮ１７と示し、図１に示したクロック負昇圧回路部のノードＮ８に対応するノードをノードＮ１８と示す。図４に示したクロック負昇圧回路部３０２において、図１に示したクロック負昇圧回路部のノードＮ７に対応するノードをノードＮ２７と示し、図１に示したクロック負昇圧回路部のノードＮ８に対応するノードをノードＮ２８と示す。

（２）クロック負昇圧回路の動作
図５（ａ）〜（ｉ）は、図４に示したクロック負昇圧回路の動作を説明するためのタイミングチャートである。図５（ａ）はクロック負昇圧回路部３０１に入力されるクロックＣＫ１を示している。図５（ｂ）はクロック負昇圧回路部３０１のノードＮ１７の電圧を、図５（ｃ）はクロック負昇圧回路部３０１のノードＮ１８の電圧を、図５（ｄ）はクロック負昇圧回路部３０１から出力される負昇圧クロックＤＣＫ１を示している。

図５（ｅ）はクロック負昇圧回路部３０２に入力されるクロックＣＫ２を示している。図５（ｆ）はクロック負昇圧回路部３０２のノードＮ２７の電圧を、図５（ｇ）はクロック負昇圧回路部３０２のノードＮ２８の電圧を、図５（ｈ）はクロック負昇圧回路部３０２から出力される負昇圧クロックＤＣＫ２を示している。図５（ｉ）は、図４に示した電圧ライン３０３に出力される電圧を示している。なお、図４に示したクロック負昇圧回路にクロックＣＫ１、ＣＫ２が入力される前の初期状態では、キャパシタ１０１、１０２、４０３の充電電圧は０Ｖとする。

先ず、クロック負昇圧回路部３０１の動作について説明する。図５（ａ）に示したクロック信号ＣＫ１の入力開始直後の区間（１）では、クロックＣＫ１の電圧はＶSS、位相反転クロックＣＫ１Ｎの電圧はＶDD、ノードＮ１７の電圧はＶSSとなり、ノードＮ１８の電圧はＶDDとなる。このとき、ＰＭＯＳトランジスタ１０５のソースがＶDDで、そのゲートがＶSSとなる。このとき、ＰＭＯＳトランジスタＭ１０５はオンし、キャパシタ１０１が充電される。
キャパシタ１０１の充電により、図５（ｃ）に示すように、ノードＮ１８の電圧レベルがＶDDから徐々に下降する。この下降分を電圧−Ｖ１８とする。このとき、ＰＭＯＳトランジスタ１０６は、ゲートが逆バイアスされており、オフしている。

図５に示した区間（２）では、クロックＣＫ１の電圧はＶDD、位相反転クロックＣＫ１Ｎの電圧がＶSSとなる。このとき、ノードＮ１８の電圧は、位相反転クロックＣＫ１Ｎの電圧変化ＶSSとキャパシタ１０２の充電電圧Ｖ１８と合わせたＶSS＋（−Ｖ１８）となる。このとき、ゲートがノード１８につながっているＰＭＯＳトランジスタ１０６がオンし、キャパシタ１０２が充電される。キャパシタ１０２の充電により、図５（ｂ）に示したように、ノードＮ１７の電位がＶDDから徐々に下降する。この下降分を電圧−Ｖ１７とする。このとき、ＰＭＯＳトランジスタ１０５はオフしている。

さらに、図５に示した区間（３）では、クロック負昇圧回路部３０１のノードＮ１７の電圧が、キャパシタ１０２の充電電圧である電圧−Ｖ１７と合わせてＶSS＋（−Ｖ１７）となり、ＰＭＯＳトランジスタ１０５がオンしてキャパシタ１０１が充電される。
以上の動作は、クロックＣＫの位相が反転するごとに繰り返される。この結果、キャパシタ１０１、１０２に充電される電圧が最終的に−ＶDDまで上昇し、ノードＮ１７、Ｎ１８には、逆相で−ＶDD〜ＶSSの電圧範囲でスイングする負昇圧クロックが供給される。

実施形態１では、負昇圧クロック信号ＤＣＫ１を−ＶDD〜ＶDDでスイングさせるために、負昇圧クロックＤＣＫ１が出力される端子とノードＮ１７とを、ＮＭＯＳトランジスタ１０７をはさんで接続する。そして、図５に示した区間（１）でＰＭＯＳトランジスタ１０８をオフする。このとき、負昇圧クロックＤＣＫ１が出力される端子に−ＶDDの電圧をかけるためＮＭＯＳトランジスタ１０７をオンし、図５に示した区間（２）でＰＭＯＳトランジスタ１０８をオンし、電圧ＶDDを負昇圧クロックＤＣＫ１の出力端子に供給する。

このとき、ＶDDからノードＮ１７へ流れる電流をカットするために、ＮＭＯＳトランジスタ１０７がオフされている。ただし、ＮＭＯＳトランジスタ１０７が−ＶDDの電圧を通すためには、ＮＭＯＳトランジスタ１０７のＰ−ｗｅｌｌ電圧を−ＶDDに下げる必要がある。このために、実施形態１では、ＮＭＯＳトランジスタ１０４が用いられる。
ＮＭＯＳトランジスタ１０４は、図５に示した区間（１）においてオフ、（２）においてオンされる。ＮＭＯＳトランジスタ１０４がオンされたとき、ノードＮ１８の電圧が電圧ライン３０３にかかる。このような動作により、クロックＣＫ１がＶDDになるたびにキャパシタ１０３が充電される。つまり、ウェル・バイアス電圧ＶＢは時間経過とともに−ＶDDまで負昇圧され、ＭＯＳトランジスタ１０７に−ＶDDの電圧を通すことができるようになる。
クロック負昇圧回路部３０２は、クロックＣＫ１と逆相のクロックＣＫ２を入力し、上述したクロック負昇圧回路部３０１と同様に動作する。

以上説明した実施形態１では、クロック負昇圧回路部３０１、３０２のウェル・バイアス発生器の出力同士を電圧ライン３０３で接続し、電圧ライン３０３にクロック負昇圧回路部３０１、３０２に共通のキャパシタ４０３を接続することが可能になる。また、電圧ライン３０３のウェル・バイアス電圧ＶＢが−ＶDDになった後、クロック負昇圧回路部３０１のＮＭＯＳトランジスタ１０４とクロック負昇圧回路部３０２のＮＭＯＳトランジスタ１０４とが交互にオンし、互いにウェル・バイアス電圧ＶＢの上昇を補うように動作する。

このため、実施形態１では、キャパシタの電圧維持機能への依存が少なく、ウェル・バイアス電圧ＶＢが上昇しにくくなる。また、ウェル・バイアス電圧ＶＢが供給される電圧ライン３０３そのものが低インピーダンス化されて、外部ノイズ等による影響を受け難くなる。また、実施形態１では、負昇圧クロックが負電圧として出力されるとき、その負電圧を供給するＮＭＯＳトランジスタ１０７のソース電位に基づいてバイアス電圧が生成されるので、ウェル・バイアス電圧とＮＭＯＳトランジスタ１０７のソース電位との間に、ラッチアップの原因になる電位差が生ずることが基本的には無くなることになる。

さらに、実施形態１では、クロック負昇圧回路にキャパシタ４０３を付加する場合であっても、キャパシタ４０３の容量を少なくすることが可能になる。このため、クロック負昇圧回路の実装面積を小さくできる。また、このように構成した場合、立ち上がり時には、クロック負昇圧回路部３０１のＮＭＯＳトランジスタ１０４とクロック負昇圧回路部３０２のＮＭＯＳトランジスタ１０４が交互にオンしてキャパシタ１０３を充電する。このため、実施形態１では、クロック負昇圧回路が個々にキャパシタを持つ場合に比べ、ウェル・バイアス電圧ＶＢが短時間のうちに−ＶDDに達することになる。

なお、図４に示した実施形態１のクロック負昇圧回路の場合、クロック負昇圧回路部３０１、３０２では、クロックＣＫ１、クロックＣＫ２の位相を調整することにより、互いに異なるタイミングでウェル・バイアス電圧ＶＢを上昇させている。例えば、図４に示したクロック負昇圧回路部３０１のＮＭＯＳトランジスタ１０４がウェル・バイアス電圧ＶＢの電圧を上昇させるような動作をするタイミングでは、クロック負昇圧回路部３０２のＮＭＯＳトランジスタ１０４がウェル・バイアス電圧ＶＢの電圧を発生させることにより、全ての期間にわたってウェル・バイアス電圧ＶＢを発生させるように動作させることができる。このようにした場合、電圧を上昇よりも、電圧を発生させる機能の方が大きいので、電圧上昇を実質的に無視することができる程度に低減することができる。

以上説明したように、実施形態１では、同様に構成された２つのクロック負昇圧回路に対し、各々互いに位相が反転したクロックを入力し、２つのクロック負昇圧回路のウェル・バイアス電圧発生器の出力を接続した。このため、各クロック負昇圧回路においてラッチアップの原因となる電圧上昇が無く、ウェル・バイアスを安定化することができる。
また、このような実施形態１では、基本的にキャパシタが不要になるが、より入力信号を安定化させるため、電圧ライン３０３にキャパシタ４０３を設けてもよい。キャパシタ４０３を設ける場合であっても、２つのクロック負昇圧回路でキャパシタ１０３を共通にすることができるので、クロック負昇圧回路が占める実装面積を小さくすることができる。また、立ち上がり時間がより短く、ウェル・バイアスの低下によって起こる電圧上昇が小さいクロック負昇圧回路を構成することができる。

さらに、実施形態１においては、クロックＣＫ１の信号のハイ期間とクロックＣＫ２の信号のロー期間がオーバーラップするように位相を調整した場合、一方のクロック負昇圧回路のウェル・バイアス発生器で電圧上昇が起きる状態になったとしても、他方ではその電圧上昇を打ち消すような動作をすることになる。このため、ウェル・バイアスの低下による電圧上昇を実質的になくすことができる。そして、ウェル・バイアス電圧ラインＶＢに付加されるキャパシタが、そのラインの高域インピーダンスを低くし、外部ノイズによる影響を少なくすることができる。

（実施形態２）
（１）クロック負昇圧回路の構成
図６は、本発明の実施形態２のクロック負昇圧回路の構成を示す図である。実施形態２のクロック負昇圧回路は、図４に示したクロック負昇圧回路に含まれる回路素子を整理したものである。実施形態２のクロック負昇圧回路は、クロックＣＫ１、クロックＣＫ１の位相反転クロックであるクロックＣＫ２が入力されるクロック・レベル・シフト回路６０１、負昇圧クロック出力回路６０２、６０４を備え、負昇圧クロックＤＣＫ１、ＤＣＫ２を出力している。負昇圧クロック出力回路６０２、６０４は、ウェル・バイアス電圧を供給するウェル・バイアス電圧発生器の出力と接続される電圧ライン６０３によって接続されている。

なお、実施形態２では、クロック信号の電圧の範囲を変更することをレベル・シフトと記す。実施形態２のクロック・レベル・シフト回路６０１は、クロック信号を負昇圧側（電圧を降圧する方向に）にレベル・シフトする。
図６に示したクロック負昇圧回路は、図４に示したインバータ回路１０９やキャパシタ１０１、１０２、ＰＭＯＳトランジスタ１０５、１０６の部分を、クロック・レベル・シフト回路６０１として負昇圧クロック出力回路６０２、６０４で共通化したものである。つまり、実施形態２では、図１に示した実施形態１のクロック負昇圧回路と同じ機能（作用、効果）を有しながらも、実施形態１のクロック負昇圧回路よりも回路の素子数を低減することができる。

また、実施形態２のクロック負昇圧回路においては、実施形態１のキャパシタ４０３と同じ容量のキャパシタを備えた場合、ウェル・バイアス電圧ＶＢの電圧上昇量そのものに変化は無いものの、ウェル・バイアス電圧ＶＢの立ち上がり時間を１／２とすることができる。なお、この点については、後述する。
図７は、実施形態２のクロック負昇圧回路の構成を説明するための図であって、図６に示した回路構成をより具体的に示した図である。実施形態２のクロック負昇圧回路は、図６でも示したように、クロック・レベル・シフト回路６０１、負昇圧クロック出力回路６０２、６０４を備えている。

クロック・レベル・シフト回路６０１は、クロックＣＫ１とクロックＣＫ１の位相反転クロックであるクロックＣＫ２を入力し、レベル・シフトしてレベル・シフト・クロックＣＫＳ１、ＣＫＳ２を出力する。負昇圧クロック出力回路６０２は、−ＶDD〜ＶDDでスイングする負昇圧クロックＤＣＫ１を出力する。また、負昇圧クロック出力回路６０４は、−ＶDD〜ＶDDでスイングする負昇圧クロックＤＣＫ２を出力する。負昇圧クロック出力回路６０２、６０４を接続する電圧ライン６０３には、キャパシタ７０３が接続されている。

クロック・レベル・シフト回路６０１は、キャパシタ７０１、７０２、ＰＭＯＳトランジスタ７０５、７０６を含んでいる。ＰＭＯＳトランジスタ７０５は、ソースがキャパシタ７０１を介してクロックＣＫ２が入力されるノードと接続され、ドレインがグラウンド電圧ＶSSと接続されている。ＰＭＯＳトランジスタ７０６は、ソースがキャパシタ７０２
を介してクロックＣＫ１が入力されるノードと接続され、ドレインがＰＭＯＳトランジスタ７０５のドレインと共にグラウンド電圧ＶSSに接地される。

このようなクロック・レベル・シフト回路６０１によってレベル・シフトされたシフトクロックＣＫＳ１は、負昇圧クロック出力回路６０２に出力される。また、シフトクロックＣＫＳ２は、負昇圧クロック出力回路６０４に出力される。
負昇圧クロック出力回路６０２は、ＮＭＯＳトランジスタ７０７、ＮＭＯＳトランジスタ７０７のソースにゲートが接続されるＮＭＯＳトランジスタ７０４、ＮＭＯＳトランジスタ７０７とそのゲート同士、ドレイン同士が接続されているＰＭＯＳトランジスタ７０８を含んでいる。ＰＭＯＳトランジスタ７０８のソースは電源電圧ＶDDに接続されている。シフトクロックＣＫＳ１はＮＭＯＳトランジスタ７０７のソースに、シフトクロックＣＫＳ２はＮＭＯＳトランジスタ７０４のソースに入力される。負昇圧クロックＤＣＫ１は、ＮＭＯＳトランジスタ７０７のドレインから出力される。

負昇圧クロック出力回路６０４は、ＮＭＯＳトランジスタ７１０、ＮＭＯＳトランジスタ７１０のソースにゲートが接続されるＮＭＯＳトランジスタ７０９、ＮＭＯＳトランジスタ７０９とそのゲート同士、ドレイン同士が接続されているＰＭＯＳトランジスタ７１１を含んでいる。ＰＭＯＳトランジスタ７１１のソースは電源電圧ＶDDに接続されている。シフトクロックＣＫＳ１はＮＭＯＳトランジスタ７０９のソースに、シフトクロックＣＫＳ２はＮＭＯＳトランジスタ７１０のソースに入力される。負昇圧クロックＤＣＫ２は、ＮＭＯＳトランジスタ７１０のドレインから出力される。
ウェル・バイアス電圧ＶＢの電圧ライン６０３には、キャパシタ７０３が接続されている。

（２）クロック負昇圧回路の動作
図８（ａ）〜（ｇ）は、実施形態２のクロック負昇圧回路の動作を説明するためのタイミングチャートである。図８（ａ）はクロック・レベル・シフト回路６０１に入力されるクロックＣＫ１を示している。図８（ｂ）は、クロックＣＫ１を負昇圧側にレベル・シフトしたシフトクロックＣＫＳ１、図８（ｃ）はクロックＣＫ２を負昇圧側にレベル・シフトしたシフトクロックＣＫＳ２、図８（ｄ）は負昇圧クロック出力回路６０２から出力される負昇圧クロックＤＣＫ１を示している。

また、図８（ｅ）は、負昇圧クロック出力回路６０４に入力されるクロックＣＫ２を示している。図８（ｆ）は負昇圧クロック出力回路６０４から出力される負昇圧クロックＤＣＫ２を示し、図８（ｇ）は、ウェル・バイアス電圧ＶＢを示している。ただし、図７に示したクロック負昇圧回路は、クロックＣＫ１、ＣＫ２の入力前の初期状態では、キャパシタ７０１〜７０３の充電電圧は０Ｖとする。

図８（ａ）、（ｅ）に示すように、クロックＣＫ１、ＣＫ２の入力開始直後の区間（１）では、クロックＣＫ１の電圧はＶSS、クロックＣＫ２の電圧はＶDDとなっている。また、図８（ｂ）のように、シフトクロックＣＫＳ１の電圧はＶSSとなり、図８（ｃ）のように、シフトクロックＣＫＳ２の電圧はＶDDとなる。このとき、ＰＭＯＳトランジスタ７０５のソースがＶDDで、そのゲートがＶSSとなるため、ＰＭＯＳトランジスタ７０５がオンし、キャパシタ７０１が充電される。
キャパシタ７０１の充電により、シフトクロックＣＫＳ２の電圧レベルがＶDDから徐々に下降する。この下降分を、電圧−Ｖ８とする。このとき、ＰＭＯＳトランジスタ７０６は、ゲートが逆バイアスされており、オフされている。

図８に示した区間（２）では、図８（ａ）、（ｅ）のように、クロックＣＫ１の電圧がＶDD、クロックＣＫ２の電圧がＶSSとなり、このときシフトクロックＣＫＳ２の電圧はＣＫ２の電圧変化ＶSSとキャパシタ７０２の充電電圧Ｖ８と合わせてＶSS＋（−Ｖ８）となり、シフトクロックＣＫＳ２がゲートに供給されるＭＯＳトランジスタ７０６がオンし、キャパシタ７０２が充電される。キャパシタ７０２の充電により、シフトクロックＣＫＳ２がＶDDから徐々に下降する。この下降分を、電圧−Ｖ７とする。このとき、ＰＭＯＳトランジスタ７０５はオフされている。

さらに、図８に示した区間（３）では、シフトクロックＣＫＳ１の電圧が、キャパシタ７０２の充電電圧−Ｖ７と合わせてＶSS＋（−Ｖ７）となり、ＰＭＯＳトランジスタ７０５がオンしてキャパシタ７０１が充電される。
以上の動作はクロックＣＫ１、ＣＫ２が位相反転するごとに繰り返され、キャパシタ７０１、７０２に充電される電圧が次第に上昇し、最終的に−ＶDDに達する。シフトクロックＣＫＳ１、ＣＫＳ２は、互いに逆相で−ＶDD〜ＶSSの電圧範囲でスイングするクロック信号になる。

実施形態２では、負昇圧クロック信号ＤＣＫ１を−ＶDD〜ＶDDでスイングさせるために、負昇圧クロックＤＣＫ１を出力する端子とシフトクロックＣＫＳ１が供給されるノードとを、ＮＭＯＳトランジスタ７０７をはさんで接続する。そして、図８に示した区間（１）においてＰＭＯＳトランジスタ７０８をオフする。このとき、負昇圧クロックＤＣＫ１を出力する端子に−ＶDDの電圧をかけるため、ＮＭＯＳトランジスタ７０７をオンし、図８に示した区間（２）においてＰＭＯＳトランジスタ７０８をオンする。
このとき、電源電圧ＶDDからシフトクロックＣＫＳ１が供給されるノードへ流れる電流をカットするため、ＮＭＯＳトランジスタ７０７はオフされる。ただし、ＮＭＯＳトランジスタ７０７が−ＶDDの電圧を通すためには、ＮＭＯＳトランジスタ７０７のＰ−ｗｅｌｌ電圧を−ＶDDに下げる必要がある。

このため、実施形態２では、ＮＭＯＳトランジスタ７０４が用いられる。ＮＭＯＳトランジスタ７０４は、図８に示した区間（１）においてオフ、区間（２）においてオンされる。ＮＭＯＳトランジスタ７０４がオンしたとき、シフトクロックＣＫＳ２の電圧が電圧ライン６０３にかかり、キャパシタ７０３が充電される。このような動作はクロックＣＫ１がＶDDになるごとに繰り返される。つまり、ウェル・バイアス電圧ＶＢは時間経過とともに−ＶDDまで負昇圧され、ＮＭＯＳトランジスタ７０７に−ＶDDの電圧を通すことができるようになる。

また、実施形態２では、負昇圧クロック信号ＤＣＫ２を−ＶDD〜ＶDDでスイングさせるため、負昇圧クロックＤＣＫ２を出力する端子と、シフトクロックＣＫＳ２が供給されるノードとを、ＮＭＯＳトランジスタ７１０をはさんで接続する。そして、図８に示した区間（１）においてＰＭＯＳトランジスタ７１１をオンし、電源電圧ＶDDからシフトクロックＣＫＳ２を供給する。

このとき、電源電圧ＶDDからシフトクロックＣＫＳ２が供給されるノードへ流れる電流をカットするため、ＮＭＯＳトランジスタ７１０がオフされる。また、図８に示した区間（２）では、ＰＭＯＳトランジスタ７１１をオフして−ＶDDを負昇圧クロックＤＣＫ２の出力端子に供給する。このとき負昇圧クロックＤＣＫ２の出力端子に−ＶDDの電圧をかけるため、ＮＭＯＳトランジスタ７１０がオンされる。ただし、ＮＭＯＳトランジスタ７１０が−ＶDDの電圧を通すためには、ＮＭＯＳトランジスタ７１０のＰ−ｗｅｌｌ電圧を−ＶDDにまで上げる必要がある。

このため、実施形態２では、ＮＭＯＳトランジスタ７０９が用いられる。ＮＭＯＳトランジスタ７０９は、図８に示した区間（１）でオン、区間（２）でオフされる。ＮＭＯＳトランジスタ７０９がオンしたとき、シフトクロックＣＫＳ１が電圧ライン６０３に出力され、キャパシタ７０３が充電される。このような動作はクロックＣＫ２がＶDDになるごとに繰り返される。つまり、ウェル・バイアス電圧ＶＢは時間経過とともに−ＶDDまで負昇圧され、ＮＭＯＳトランジスタ７１０のＰ−ｗｅｌｌ電圧が−ＶDDとなる。したがって、ＮＭＯＳトランジスタ７１０では、寄生回路が構成されることなく、またラッチアップを発生させずに、−ＶDDの電圧を通すことができるようになる。

以上説明した実施形態２では、ＮＭＯＳトランジスタ７０４、７０９のＰ−ｗｅｌｌを接続し、キャパシタ７０３を負昇圧クロック出力回路６０２、６０４に共通の構成とすることができる。また、ウェル・バイアスＶＢが−ＶDDになった後、ＮＭＯＳトランジスタ７０４、７０９が交互にオンし、互いにウェル・バイアス電圧ＶＢの電圧上昇を補うように動作する。このため、実施形態２のクロック負昇圧回路は、例えば図１０に示した従来技術の構成に比べて、ウェル・バイアス電圧ＶＢの上昇を無視可能な程度に抑えることができる。

また、実施形態２では、キャパシタ７０３を設ける場合であっても、クロック負昇圧回路全体について、その容量を少なくし、負昇圧クロック出力回路がキャパシタを個々に持つ場合に比べてその実装面積を小さくできる。また、この場合、立ち上がり時にＮＭＯＳトランジスタ７０４、７０９が交互にオンしてキャパシタ７０３を充電するため、ウェル・バイアス電圧ＶＢが−ＶDDとなるまでの時間を短くすることができる。

さらに、図７に示した実施形態２のクロック負昇圧回路では、クロックＣＫ１とクロックＣＫ２が同時にローとならないように位相調整することにより、ウェル・バイアス電圧が上昇するタイミングを無くすことができる。また、クロックＣＫ１のインバータ出力をクロックＣＫ２とした場合であっても、キャパシタ７０３の容量を２倍にすることで、電圧の上昇を１／２とすることができる。

なお、このように構成した場合であっても、実施形態２のクロック負昇圧回路はクロックを両波整流する形になるので、ウェル・バイアス電圧ＶＢの立ち上がりを増加させずに済むことになる。したがって、１／２となった電圧上昇が悪影響を与えない限り、ＶＢ電圧が大部分の時間で発生させられるので、ノイズなどによってＶＢの上昇が発生することも避けることができる。

以上説明したように、実施形態２では、互いに反転した位相のシフトクロックＣＫＳ１、ＣＫＳ２を使用し、全波整流してウェル・バイアス電圧を発生させることができる。すなわち、位相の互いに異なる負昇圧クロックを生じさせる２つのＮＭＯＳトランジスタのソース電圧からＶＢ電圧を生成するので、ラッチアップの原因となるウェル・バイアス電圧の上昇を防止することが可能になる。

また、実施形態２は、電圧ライン６０３にキャパシタ７０３を設けた場合であっても、図１に示したように、クロック負昇圧回路の各々がキャパシタを個々に持つ場合に比べて面積が小さく、立ち上がり時間が短く、電圧上昇の小さいクロック負昇圧回路を構成することができる。
また、前記した実施形態１のクロック負昇圧回路では、負昇圧クロックＤＣＫがハイ出力時にのみに、ウェル・バイアス電圧を発生させている。しかし、実施形態２の技術思想を実施形態１のクロック負昇圧回路に適用し、ウェル・バイアス電圧を全波整流させる構成とすることができることは、当業者にとっては自明である。

このような構成は、例えば、図１に示したクロック負昇圧回路部に新たなＮＭＯＳトランジスタを設け、新たなＮＭＯＳトランジスタのドレインをＰＭＯＳトランジスタ１０６のソースに、ゲートをノードＮ８に、ソースをノードＶＢに接続することによって実現できる。なお、当然ながら、この新たなＮＭＯＳトランジスタのバックゲートにも、ウェル・バイアス電圧を供給することが必要である。以上の構成についても、ウェル・バイアス電圧ＶＢの電圧上昇量そのものを低減することはできないが、その立ち上がり時間を図１に示したクロック負昇圧回路部の１／２とすることができる。

図９は、本発明の実施形態が適用されるクロック負昇圧回路を適用した入力信号サンプリング回路を示す図である。図９に示した入力信号サンプリング回路は、正電源電圧とグランド電圧が電源電圧として供給されたとき、グランド電位に対して正電圧側と負昇圧側に振幅する入力信号を処理するスイッチトキャパシタ構成の入力信号サンプリング回路である。
図９に示した入力信号サンプリング回路は、ＮＭＯＳトランジスタ９０１、ＰＭＯＳトランジスタ９０２のソース、ドレインをそれぞれ共通接続した相補構成とするＣＭＯＳアナログスイッチ９０３と、ＮＭＯＳトランジスタで構成されるＳＷ１、ＳＷ２、ＳＷ３と、キャパシタ９０４、９０５と、オペアンプ９０６を含んでいる。

ＣＭＯＳアナログスイッチ９０３を構成するＰＭＯＳトランジスタ９０２のバックゲートには、正電源電圧ＶDDが接続され、ＮＭＯＳトランジスタ９０１のバックゲートには、クロック負昇圧回路出力のウェル・バイアス電圧が接続される。ＣＭＯＳアナログスイッチ９０３のゲート制御信号は、第１負電圧制御信号と、これと逆位相の２負電圧制御信号である。第１負電圧制御信号は、正電源電圧ＶDDをハイ、グランドＶSSをローとする信号である。第２負電圧制御信号は、第１制御信号とこれと逆位相の第２制御信号を入力とするクロック負昇圧回路の出力である。

次に、図９に示した入力信号サンプリング回路の動作を説明する。図９に示した入力信号サンプリング回路は、第１制御信号としてグランド電圧ＶSS、第２制御信号として正電源電圧ＶDDが供給されるとき、ＳＷ１とＳＷ２が非導通状態となり、ＣＭＯＳアナログスイッチ９０３とＳＷ３が導通状態となる。このことにより、キャパシタ９０４には入力信号電圧と接地電圧の電位差分の電荷が蓄積されることにより、信号サンプリングが行われる。

また、入力信号サンプリング回路では、第１制御信号として電源電圧ＶDD、第２制御信号としてグランド電圧ＶSSが供給されるとき、ＳＷ１とＳＷ２は導通状態となり、ＣＭＯＳアナログスイッチ９０３とＳＷ３が非導通状態となることで、キャパシタ９０４に蓄積されていた電荷はキャパシタ９０５に転送される。
図９で示す入力信号サンプリング回路によれば、ＣＭＯＳアナログスイッチ９０３の動作制御に必要とされる正負電圧クロックと、安定した負電圧をクロック昇圧回路のみで実現することが可能となる。

なお、本発明の実施形態１、実施形態２は、以上説明した構成に限定されるものではない。例えば、上記した実施形態１、実施形態２では、いずれもＰウェル（Ｐ−ｗｅｌｌ）を備えたＮ型基板上に構成された回路を例として説明したが、同様な思想が、Ｎウェル（Ｎ−ｗｅｌｌ）を備えたＰ型基板上に構成された回路にも適用可能であることは言うまでもない。
また、上記した実施形態１、実施形態２では、構成素子としてＭＯＳトランジスタを使用した場合について説明したが、回路の一部分あるいは全部がＭＯＳトランジスタ以外の回路要素、例えばバイポーラトランジスタ等の素子で実現することも可能である。

本発明のクロック負昇圧回路は、特に、ポータブル機器のように小型化、低消費電力化が望まれる機器に適用することが好ましい。

１０１〜１０３、１２７、１２８、４０３、７０１〜７０３、９０４、９０５ キャパシタ
１０４、１０７、７０４、７０７、９０１ ＮＭＯＳトランジスタ
１０５、１０６、１０８、７０５、７０６、７０８、９０２ ＰＭＯＳトランジスタ
１０９ インバータ回路
１２１ 入力信号サンプリング回路
１２２、９０３ アナログスイッチ
１２３ 負電圧生成回路
１２４ トランジスタ
１２５ トランジスタ
１２６ 制御信号レベル・シフト回路
１２９、９０６ オペアンプ
３０１、３０２ クロック負昇圧回路部
３０３、６０３ 電圧ライン
６０１ クロック・レベル・シフト回路
６０２、６０４ 負昇圧クロック出力回路
Ｎ１７、Ｎ１８、Ｎ２７、Ｎ２８

Claims (3)

1. 第１クロック信号を入力し、負昇圧して負昇圧クロック信号を出力する第１クロック負昇圧回路部と、前記第１クロック信号と位相が反転した第２クロック信号を入力し、負昇圧して負昇圧クロック信号を出力する第２クロック負昇圧回路部と、を備えるクロック昇圧回路であって、
   前記第１クロック負昇圧回路部及び前記第２クロック負昇圧回路部が、ウェル層上に設けられたトランジスタ素子と、前記ウェル層に電圧を供給するウェル・バイアス電圧発生器を備え、
   前記第１クロック負昇圧回路部が備える前記ウェル・バイアス電圧発生器から電圧を出力する出力部と、前記第２クロック負昇圧回路部が備える前記ウェル・バイアス電圧発生器から電圧を出力する出力部とが接続されることを特徴とするクロック負昇圧回路。
2. 第１クロック信号と、当該第１クロック信号と位相が反転する第２クロック信号を入力し、前記第１クロック信号を負昇圧側にレベル・シフトした第１レベル・シフト・クロック信号と、前記第２クロック信号を負昇圧側にレベル・シフトした第２レベル・シフト・クロック信号とを出力するクロック・レベル・シフト回路と、
   前記第１レベル・シフト・クロック信号を入力し、負昇圧された前記第１レベル・シフト・クロック信号の電位と電源電圧の電位との間で変動するクロック信号を出力する第１負昇圧クロック出力回路と、
   前記第２レベル・シフト・クロック信号を入力し、負昇圧された前記第２レベル・シフト・クロック信号の電位と電源電圧の電位との間で変動するクロック信号を出力する第２負昇圧クロック出力回路と、
   前記第１負昇圧クロック出力回路及び前記第２負昇圧クロック出力回路において、前記第１負昇圧クロック出力回路及び前記第２負昇圧クロック出力回路内のウェル層に電圧を供給するウェル・バイアス電圧発生器と、を含み、
   前記ウェル・バイアス電圧発生器は、前記第１レベル・シフト・クロック信号、前記第２レベル・シフト・クロック信号をそれぞれ半波整流し、合成して全波整流された前記電圧を前記ウェル層に供給することを特徴とするクロック負昇圧回路。
3. 前記ウェル・バイアス電圧発生器は、基準電圧源と、当該基準電圧源から電圧を出力する電圧ラインと、当該電圧ラインに接続されるキャパシタ素子と、を含むことを特徴とする請求項１または２に記載のクロック負昇圧回路。

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