JPH05103463A - 電圧発生回路 - Google Patents
電圧発生回路Info
- Publication number
- JPH05103463A JPH05103463A JP25899891A JP25899891A JPH05103463A JP H05103463 A JPH05103463 A JP H05103463A JP 25899891 A JP25899891 A JP 25899891A JP 25899891 A JP25899891 A JP 25899891A JP H05103463 A JPH05103463 A JP H05103463A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- nmos transistor
- power supply
- circuit
- boosting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【目的】外部から供給される電圧を昇圧する電圧発生回
路において、出力電圧が一定以上にならないようにす
る。特に、電圧発生回路の出力電圧をゲートに受けるト
ランスファゲートのＭＯＳトランジスタを持つスイッチ
ング回路に対して、出力電圧が、供給電圧と、トランス
ファゲートのＭＯＳトランジスタのしきい値電圧との和
より高くならないようにする。 【構成】昇圧回路５に外部からの電源を供給する電圧供
給ライン３と、昇圧回路５の出力端子４との間に、ゲー
トとドレインとが電圧供給ライン３に接続され、ソース
が出力端子４に接続されたＭＯＳトランジスタＮ7 と、
ゲートとソースとが出力端子４に接続されドレインが電
圧供給ライン３に接続されたＮＭＯＳトランジスタＮ8
を接続する。
路において、出力電圧が一定以上にならないようにす
る。特に、電圧発生回路の出力電圧をゲートに受けるト
ランスファゲートのＭＯＳトランジスタを持つスイッチ
ング回路に対して、出力電圧が、供給電圧と、トランス
ファゲートのＭＯＳトランジスタのしきい値電圧との和
より高くならないようにする。 【構成】昇圧回路５に外部からの電源を供給する電圧供
給ライン３と、昇圧回路５の出力端子４との間に、ゲー
トとドレインとが電圧供給ライン３に接続され、ソース
が出力端子４に接続されたＭＯＳトランジスタＮ7 と、
ゲートとソースとが出力端子４に接続されドレインが電
圧供給ライン３に接続されたＮＭＯＳトランジスタＮ8
を接続する。
Description
【０００１】
【産業上の利用分野】本発明は電圧発生回路に関し、特
に集積回路に用いられる昇圧された電圧を発生するため
の電圧発生回路に関する。
に集積回路に用いられる昇圧された電圧を発生するため
の電圧発生回路に関する。
【０００２】
【従来の技術】現在、ダイナミック・ランダム・アクセ
ス・メモリ（以下ＤＲＡＭと称する）では、メモリセル
に２値情報の高レベルとして電源電圧を書き込むために
ワード線を電源電圧より高く昇圧することが通常行なわ
れている。また、その他の集積回路においても、節点を
電源電圧以上に昇圧することが望ましい場合がある。
ス・メモリ（以下ＤＲＡＭと称する）では、メモリセル
に２値情報の高レベルとして電源電圧を書き込むために
ワード線を電源電圧より高く昇圧することが通常行なわ
れている。また、その他の集積回路においても、節点を
電源電圧以上に昇圧することが望ましい場合がある。
【０００３】このような昇圧された電圧を得るための従
来の技術について説明する。図２は従来の電圧発生回路
の回路図であり、図４はそのタイミングチャートであ
る。図２において、Ｎ1 ，Ｎ2 ，Ｎ3 およびＮ4 はＮチ
ャンネルＭＯＳ電界効果トランジスタ（以後、ＮＭＯＳ
トランジスタと記す）である。Ｃ1 ，Ｃ2 は昇圧容量、
ＣL は負荷容量である。Ｄはダイオードである。Ａおよ
びＢは節点を示す。尚、ＶDDは、電圧供給ライン３を通
して外部から供給される供給電源電圧、Ｐ1 およびＰ2
は第１入力端子１および第２入力端子２に入力されるパ
ルス信号、ＶOUT は、出力端子４の電圧を表わす。
来の技術について説明する。図２は従来の電圧発生回路
の回路図であり、図４はそのタイミングチャートであ
る。図２において、Ｎ1 ，Ｎ2 ，Ｎ3 およびＮ4 はＮチ
ャンネルＭＯＳ電界効果トランジスタ（以後、ＮＭＯＳ
トランジスタと記す）である。Ｃ1 ，Ｃ2 は昇圧容量、
ＣL は負荷容量である。Ｄはダイオードである。Ａおよ
びＢは節点を示す。尚、ＶDDは、電圧供給ライン３を通
して外部から供給される供給電源電圧、Ｐ1 およびＰ2
は第１入力端子１および第２入力端子２に入力されるパ
ルス信号、ＶOUT は、出力端子４の電圧を表わす。
【０００４】次に、従来の電圧発生回路の動作を図３の
タイミングチャートを参照しながら説明する。節点Ａ
は、初期値として電源電圧ＶDDよりＮＭＯＳトランジス
タＮ4 のしきい値電圧ＶT4だけ低い電位（ＶDD−ＶT4）
となっており、出力電圧ＶOUT は、この値からダイオー
ドを導通させる電圧だけ低くなった電位となっている。
第２入力端子２へのパルス信号Ｐ2 が高レベル，第１入
力端子１へのパルス信号Ｐ1 が低レベルになると、ＮＭ
ＯＳトランジスタＮ3は非導通となり、節点Ａは昇圧容
量Ｃ2 により昇圧され、出力電圧ＶOUT が昇圧される。
出力電圧ＶOUT が昇圧された後、入力パルス信号Ｐ2 を
低レベルにし、入力パルス信号Ｐ1 を高レベルにして節
点Ｂを昇圧容量Ｃ1 により昇圧し、ＮＭＯＳトランジス
タＮ3 を導通させ節点ＡをＶDDにプリチャージする。こ
のとき、出力電圧ＶOUT はフローティングとなり一定の
電位となっている。そして、再び入力パルス信号Ｐ2 を
高レベル，入力パルス信号Ｐ1 を低レベルにして昇圧容
量Ｃ2 により出力電圧ＶOUT を昇圧する。このような動
作を繰り返して、供給電圧ＶDD以上に昇圧された出力電
圧ＶOUT が発生する。
タイミングチャートを参照しながら説明する。節点Ａ
は、初期値として電源電圧ＶDDよりＮＭＯＳトランジス
タＮ4 のしきい値電圧ＶT4だけ低い電位（ＶDD−ＶT4）
となっており、出力電圧ＶOUT は、この値からダイオー
ドを導通させる電圧だけ低くなった電位となっている。
第２入力端子２へのパルス信号Ｐ2 が高レベル，第１入
力端子１へのパルス信号Ｐ1 が低レベルになると、ＮＭ
ＯＳトランジスタＮ3は非導通となり、節点Ａは昇圧容
量Ｃ2 により昇圧され、出力電圧ＶOUT が昇圧される。
出力電圧ＶOUT が昇圧された後、入力パルス信号Ｐ2 を
低レベルにし、入力パルス信号Ｐ1 を高レベルにして節
点Ｂを昇圧容量Ｃ1 により昇圧し、ＮＭＯＳトランジス
タＮ3 を導通させ節点ＡをＶDDにプリチャージする。こ
のとき、出力電圧ＶOUT はフローティングとなり一定の
電位となっている。そして、再び入力パルス信号Ｐ2 を
高レベル，入力パルス信号Ｐ1 を低レベルにして昇圧容
量Ｃ2 により出力電圧ＶOUT を昇圧する。このような動
作を繰り返して、供給電圧ＶDD以上に昇圧された出力電
圧ＶOUT が発生する。
【０００５】
【発明が解決しようとする課題】上述した従来の電圧発
生回路においては、サイクルを多くするとサイクル数に
応じて出力電圧が高くなるという特性を持っている。と
ころが、この電圧発生回路から電圧を供給される側の回
路の構成によっては、この特性のために不都合なことが
起こることがある。例えば、図４に示すようなトランス
ファゲートを伴うスイッチング回路を考える。この場
合、電圧発生回路の出力電圧ＶOUT が高くなって、スイ
ッチング回路のＮＭＯＳトランジスタＮ5 のゲートの電
圧ＶOUT が、供給電源電圧ＶDDとこのＮＭＯＳトランジ
スタのしきい値電圧の和よりも高い電圧になると、スイ
ッチング回路のＮＭＯＳトランジスタＮ5 がオン状態の
ままとなって、ＮＭＯＳトランジスタＮ6 のゲート電圧
が昇圧されないという問題点が起こる。
生回路においては、サイクルを多くするとサイクル数に
応じて出力電圧が高くなるという特性を持っている。と
ころが、この電圧発生回路から電圧を供給される側の回
路の構成によっては、この特性のために不都合なことが
起こることがある。例えば、図４に示すようなトランス
ファゲートを伴うスイッチング回路を考える。この場
合、電圧発生回路の出力電圧ＶOUT が高くなって、スイ
ッチング回路のＮＭＯＳトランジスタＮ5 のゲートの電
圧ＶOUT が、供給電源電圧ＶDDとこのＮＭＯＳトランジ
スタのしきい値電圧の和よりも高い電圧になると、スイ
ッチング回路のＮＭＯＳトランジスタＮ5 がオン状態の
ままとなって、ＮＭＯＳトランジスタＮ6 のゲート電圧
が昇圧されないという問題点が起こる。
【０００６】本発明は、上に述べた問題点を解決するも
のであり、その目的は、供給電源電圧ＶDDより高く、し
かも、供給電源電圧ＶDDと電圧発生回路からの出力電圧
をゲートに受けるトランスファゲートとしてのＮＭＯＳ
トランジスタＮ5 のしきい値電圧の和より低い電圧を発
生することができる電圧発生回路を提供することであ
る。
のであり、その目的は、供給電源電圧ＶDDより高く、し
かも、供給電源電圧ＶDDと電圧発生回路からの出力電圧
をゲートに受けるトランスファゲートとしてのＮＭＯＳ
トランジスタＮ5 のしきい値電圧の和より低い電圧を発
生することができる電圧発生回路を提供することであ
る。
【０００７】
【課題を解決するための手段】本発明の電圧発生回路
は、電圧供給ラインを介して外部から供給された電圧を
昇圧して出力端子に出力する昇圧回路と、ゲートとドレ
インとが前記電圧供給ラインに接続されソースが前記出
力端子に接続された第１のＭＯＳ電界効果トランジスタ
と、ゲートとソースとが前記出力端子に接続されドレイ
ンが前記電圧供給ラインに接続された第２のＭＯＳ電界
効果トランジスタとを有している。
は、電圧供給ラインを介して外部から供給された電圧を
昇圧して出力端子に出力する昇圧回路と、ゲートとドレ
インとが前記電圧供給ラインに接続されソースが前記出
力端子に接続された第１のＭＯＳ電界効果トランジスタ
と、ゲートとソースとが前記出力端子に接続されドレイ
ンが前記電圧供給ラインに接続された第２のＭＯＳ電界
効果トランジスタとを有している。
【０００８】
【作用】本発明によれば、上記の様な手段を施すことに
より、出力電圧ＶOUT の最高電圧を、供給電源電圧ＶDD
と第２のＭＯＳ電界効果トランジスタのしきい値電圧の
和に等しい電圧に抑えることができる。従って第２のＭ
ＯＳ電界効果トランジスタのしきい値電圧を、この電圧
をゲートにうけるトランスファゲートのＮＭＯＳトラン
ジスタＮ5 のしきい値電圧より低くすることによって、
供給電源電圧ＶDDより高く、供給電源電圧ＶDDとスイッ
チング回路のＮＭＯＳトランジスタＮ5 のしきい値電圧
の和より低い電圧を発生することができる。
より、出力電圧ＶOUT の最高電圧を、供給電源電圧ＶDD
と第２のＭＯＳ電界効果トランジスタのしきい値電圧の
和に等しい電圧に抑えることができる。従って第２のＭ
ＯＳ電界効果トランジスタのしきい値電圧を、この電圧
をゲートにうけるトランスファゲートのＮＭＯＳトラン
ジスタＮ5 のしきい値電圧より低くすることによって、
供給電源電圧ＶDDより高く、供給電源電圧ＶDDとスイッ
チング回路のＮＭＯＳトランジスタＮ5 のしきい値電圧
の和より低い電圧を発生することができる。
【０００９】
【実施例】次に、本発明の最適な実施例について説明す
る。図１は本発明の一実施例による電圧発生回路の図で
ある。
る。図１は本発明の一実施例による電圧発生回路の図で
ある。
【００１０】図１において、電圧供給ライン３と昇圧回
路５の出力端子４との間に接続された２つのＮＭＯＳト
ランジスタＮ7 およびＮ8 のしきい値電圧は、ＮＭＯＳ
トランジスタＮ5 のしきい値電圧よりも低くされてい
る。
路５の出力端子４との間に接続された２つのＮＭＯＳト
ランジスタＮ7 およびＮ8 のしきい値電圧は、ＮＭＯＳ
トランジスタＮ5 のしきい値電圧よりも低くされてい
る。
【００１１】以下に、本実施例の動作について述べる。
図１において、出力電圧ＶOUT の初期値は、ＮＭＯＳト
ランジスタＮ7 のゲートおよびドレインに供給電源電圧
ＶDDが印加されているため、供給電源電圧ＶDDよりＮＭ
ＯＳトランジスタＮ7 のしきい値（ＶT7）だけ低い電位
（ＶDD−ＶT7）となっている。この時、ＮＭＯＳトラン
ジスタＮ8 は非導通となっている。
図１において、出力電圧ＶOUT の初期値は、ＮＭＯＳト
ランジスタＮ7 のゲートおよびドレインに供給電源電圧
ＶDDが印加されているため、供給電源電圧ＶDDよりＮＭ
ＯＳトランジスタＮ7 のしきい値（ＶT7）だけ低い電位
（ＶDD−ＶT7）となっている。この時、ＮＭＯＳトラン
ジスタＮ8 は非導通となっている。
【００１２】次に、昇圧回路５によって出力電圧ＶOUT
が上昇し、供給電源電圧ＶDDとＮＭＯＳトランジスタＮ
8 のしきい値電圧（ＶT8）の和（ＶDD＋ＶT8）となる
と、ＮＭＯＳトランジスタＮ8 が導通して出力電圧Ｖ
OUT が供給電源電圧ＶDDとＮＭＯＳトランジスタＮ5 の
しきい値電圧（ＶT5）の和（ＶDD＋ＶT5）より高くなら
ないように作用する。
が上昇し、供給電源電圧ＶDDとＮＭＯＳトランジスタＮ
8 のしきい値電圧（ＶT8）の和（ＶDD＋ＶT8）となる
と、ＮＭＯＳトランジスタＮ8 が導通して出力電圧Ｖ
OUT が供給電源電圧ＶDDとＮＭＯＳトランジスタＮ5 の
しきい値電圧（ＶT5）の和（ＶDD＋ＶT5）より高くなら
ないように作用する。
【００１３】したがって、出力電圧ＶOUT を、供給電源
電圧ＶDDと図４に示すスイッチング回路のＮＭＯＳトラ
ンジスタＮ5 のしきい値電圧（ＶT5）との和（ＶDD＋Ｖ
T5）の電圧以上に昇圧することを防ぐことができ、供給
電源電圧ＶDDより高く、しかも、供給電源電圧ＶDDとス
イッチング回路のトランスファゲートのＮＭＯＳトラン
ジスタＮ5 のしきい値電圧（ＶT5）との和（ＶDD＋
ＶT5）の電圧より低い一定の昇圧された電圧を発生する
ことができる。
電圧ＶDDと図４に示すスイッチング回路のＮＭＯＳトラ
ンジスタＮ5 のしきい値電圧（ＶT5）との和（ＶDD＋Ｖ
T5）の電圧以上に昇圧することを防ぐことができ、供給
電源電圧ＶDDより高く、しかも、供給電源電圧ＶDDとス
イッチング回路のトランスファゲートのＮＭＯＳトラン
ジスタＮ5 のしきい値電圧（ＶT5）との和（ＶDD＋
ＶT5）の電圧より低い一定の昇圧された電圧を発生する
ことができる。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
出力電圧ＶOUT が供給電源電圧ＶDDと第２のＮＭＯＳト
ランジスタＮ8 のしきい値電圧との和の電圧以上に昇圧
することを防ぐことができる。従がって、本発明の電圧
発生器の出力電圧を、トランスファゲートを持つような
スイッチング回路のゲートに供給し、ＮＭＯＳトランジ
スタＮ8 のしきい値を、トランスファゲートのＮＭＯＳ
トランジスタのしきい値電圧より低くすれば、供給電源
電圧ＶDDより高く、供給電源電圧ＶDDとスイッチング回
路のトランスファゲートとしてのＮＭＯＳトランジスタ
のしきい値電圧との和の電圧より低い一定の昇圧された
電圧を発生することができるので、トランスファゲート
のＮＭＯＳトランジスタが常時導通状態になることを防
いで、スイッチング回路が確実に動作するようすること
ができる。このようなことは、例えば、近年ＤＲＡＭに
おいて、集積度を極度に高めるために、外部からの供給
電源電圧を従来より低くせざるを得ないような状況のも
とで、性能を維持しつつ動作の信頼性を確保する上で、
非常に大きな効果をもたらすものである。
出力電圧ＶOUT が供給電源電圧ＶDDと第２のＮＭＯＳト
ランジスタＮ8 のしきい値電圧との和の電圧以上に昇圧
することを防ぐことができる。従がって、本発明の電圧
発生器の出力電圧を、トランスファゲートを持つような
スイッチング回路のゲートに供給し、ＮＭＯＳトランジ
スタＮ8 のしきい値を、トランスファゲートのＮＭＯＳ
トランジスタのしきい値電圧より低くすれば、供給電源
電圧ＶDDより高く、供給電源電圧ＶDDとスイッチング回
路のトランスファゲートとしてのＮＭＯＳトランジスタ
のしきい値電圧との和の電圧より低い一定の昇圧された
電圧を発生することができるので、トランスファゲート
のＮＭＯＳトランジスタが常時導通状態になることを防
いで、スイッチング回路が確実に動作するようすること
ができる。このようなことは、例えば、近年ＤＲＡＭに
おいて、集積度を極度に高めるために、外部からの供給
電源電圧を従来より低くせざるを得ないような状況のも
とで、性能を維持しつつ動作の信頼性を確保する上で、
非常に大きな効果をもたらすものである。
【図１】本発明の一実施例による電圧発生回路の回路図
である。
である。
【図２】従来の電圧発生回路の回路図である。
【図３】図２に示す電圧発生回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図４】スイッチング回路の一例の回路図である。
１，２ 入力端子 ３ 電圧供給ライン ４ 出力端子 ５ 昇圧回路
Claims (1)
- 【請求項１】 電圧供給ラインを介して外部から供給さ
れた電圧を昇圧して出力端子に出力する昇圧回路と、 ゲートとドレインとが前記電圧供給ラインに接続されソ
ースが前記出力端子に接続された第１のＭＯＳ電界効果
トランジスタと、 ゲートとソースとが前記出力端子に接続されドレインが
前記電圧供給ラインに接続された第２のＭＯＳ電界効果
トランジスタとを有することを特徴とする電圧発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25899891A JPH05103463A (ja) | 1991-10-07 | 1991-10-07 | 電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25899891A JPH05103463A (ja) | 1991-10-07 | 1991-10-07 | 電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05103463A true JPH05103463A (ja) | 1993-04-23 |
Family
ID=17327941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25899891A Pending JPH05103463A (ja) | 1991-10-07 | 1991-10-07 | 電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05103463A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996008070A1 (fr) * | 1994-09-06 | 1996-03-14 | Oki Electric Industry Co., Ltd. | Circuit de preamplification |
| JP2011254305A (ja) * | 2010-06-02 | 2011-12-15 | Asahi Kasei Electronics Co Ltd | クロック負昇圧回路 |
-
1991
- 1991-10-07 JP JP25899891A patent/JPH05103463A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996008070A1 (fr) * | 1994-09-06 | 1996-03-14 | Oki Electric Industry Co., Ltd. | Circuit de preamplification |
| US5877650A (en) * | 1994-09-06 | 1999-03-02 | Oki Electric Industry Co., Ltd. | Booster circuit |
| US6225853B1 (en) | 1994-09-06 | 2001-05-01 | Oki Electric Industry Co., Ltd. | Booster circuit |
| US6297690B1 (en) | 1994-09-06 | 2001-10-02 | Oki Electric Industry Co., Ltd. | Booster circuit |
| JP2011254305A (ja) * | 2010-06-02 | 2011-12-15 | Asahi Kasei Electronics Co Ltd | クロック負昇圧回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4353621B2 (ja) | 半導体装置 | |
| KR0166402B1 (ko) | 반도체 집적회로 | |
| US5010259A (en) | Voltage boosting circuit and operating method thereof | |
| US4616143A (en) | High voltage bootstrapping buffer circuit | |
| JPH08195081A (ja) | 半導体集積回路装置 | |
| KR20010109095A (ko) | 신호 전위 변환 회로 | |
| US4731552A (en) | Boost signal generator with bootstrap means | |
| US4704706A (en) | Booster circuit | |
| JP2632112B2 (ja) | 電圧発生回路 | |
| JP2000112547A (ja) | 基板電圧発生回路および半導体集積回路装置 | |
| US7382177B2 (en) | Voltage charge pump and method of operating the same | |
| JP2000057772A (ja) | 半導体記憶装置 | |
| KR100462863B1 (ko) | 고전압 발생회로 및 방법 | |
| US7710795B2 (en) | Semiconductor memory device | |
| KR0149224B1 (ko) | 반도체 집적장치의 내부전압 승압회로 | |
| JP3920467B2 (ja) | 半導体装置 | |
| KR100230372B1 (ko) | 반도체 메모리 장치의 내부 전압 변환기 | |
| JPH07130169A (ja) | 電圧発生回路 | |
| JPH05103463A (ja) | 電圧発生回路 | |
| JP2748733B2 (ja) | 半導体メモリ | |
| KR19990007065A (ko) | 데이터 비트의 파괴없이 입/출력 마스킹 기능을 갖는 반도체 메모리 장치 | |
| JP2003132679A (ja) | 半導体装置 | |
| JP4243027B2 (ja) | 改良されたワードラインブースト回路 | |
| JP2613579B2 (ja) | 集積半導体回路内の発生器回路 | |
| JPH057141A (ja) | スイツチ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000620 |