JPH057141A - スイツチ回路 - Google Patents
スイツチ回路Info
- Publication number
- JPH057141A JPH057141A JP3155046A JP15504691A JPH057141A JP H057141 A JPH057141 A JP H057141A JP 3155046 A JP3155046 A JP 3155046A JP 15504691 A JP15504691 A JP 15504691A JP H057141 A JPH057141 A JP H057141A
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- JP
- Japan
- Prior art keywords
- voltage
- switch circuit
- gate
- high level
- node
- Prior art date
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- Pending
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- Electronic Switches (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 第2のトランジスタのゲート電圧を高くし、
従来よりも入力信号を低下させずに出力する。 【構成】 第1のトランジスタT1とT1のソースをゲ
ートに接続した第2のトランジスタT2からなるスイッ
チ回路の、T1のゲートに、ドレインに加える制御信号
VS W の高レベルの電圧より高く、この電圧とT1のし
きい値電圧の和よりも低い電圧Vx を印加する。それに
より、T2のゲートの初期電位を従来よりも高くでき、
入力信号VI N を従来より低下させずに出力するのに十
分な電位まで、T2のゲート電位VG を昇圧することが
できる。
従来よりも入力信号を低下させずに出力する。 【構成】 第1のトランジスタT1とT1のソースをゲ
ートに接続した第2のトランジスタT2からなるスイッ
チ回路の、T1のゲートに、ドレインに加える制御信号
VS W の高レベルの電圧より高く、この電圧とT1のし
きい値電圧の和よりも低い電圧Vx を印加する。それに
より、T2のゲートの初期電位を従来よりも高くでき、
入力信号VI N を従来より低下させずに出力するのに十
分な電位まで、T2のゲート電位VG を昇圧することが
できる。
Description
【0001】
【産業上の利用分野】本発明は、スイッチ回路に関し、
特に集積回路の双方向スイッチ回路に関する。
特に集積回路の双方向スイッチ回路に関する。
【0002】
【従来の技術】現在ダイナミック・ランダム・アクセス
・メモリ(以下DRAMと称す)では、メモリセルに2
値情報の高レベルとして電源電圧を書き込むために、ワ
ード線を電源電圧より高く昇圧することが通常行われて
いる。また、その他の集積回路においても節点を電源電
圧以上に昇圧することが望ましい場合がある。
・メモリ(以下DRAMと称す)では、メモリセルに2
値情報の高レベルとして電源電圧を書き込むために、ワ
ード線を電源電圧より高く昇圧することが通常行われて
いる。また、その他の集積回路においても節点を電源電
圧以上に昇圧することが望ましい場合がある。
【0003】このような昇圧された電圧を伝達するため
のスイッチ回路の従来例について説明する。図3は、従
来のスイッチ回路の回路図、図4は各節点の動作波形を
示す図である。図3において、SWは制御信号入力端
子、VD D は電源電圧、Gは節点、INは入力信号端
子、OUTは出力信号端子、C1 は寄生容量、C2 は昇
圧容量、T1、T2はnMOSFETである。
のスイッチ回路の従来例について説明する。図3は、従
来のスイッチ回路の回路図、図4は各節点の動作波形を
示す図である。図3において、SWは制御信号入力端
子、VD D は電源電圧、Gは節点、INは入力信号端
子、OUTは出力信号端子、C1 は寄生容量、C2 は昇
圧容量、T1、T2はnMOSFETである。
【0004】次に、この従来のスイッチの動作を図4に
示した各節点の動作波形を参照して説明する。入力端子
SWに加えられている制御信号が低レベルから高レベル
VSW に変化すると、nMOSFET T1のゲート電
圧が電源電圧VD D であるので節点Gが電源電圧VD D
よりnMOSFET T1のしきい値電圧VT 1 だけ低
い(VD D −VT 1 )高レベルとなりnMOSFET
T2が導通する。このとき、nMOSFET T1はゲ
ートソース間電圧がしきい値VT1 となるために、非導
通になり節点Gがフローティングになる。入力端子IN
の入力信号が高レベルVI N になると、出力端子OUT
の電圧VO U T が上昇し、節点Gが、nMOSFET
T2のゲート容量Cg による自己昇圧、または、昇圧容
量C2 による昇圧により電源電圧以上のレベルVG に昇
圧されて、入力信号端子INに入力した信号を出力端子
OUTに出力するものである。
示した各節点の動作波形を参照して説明する。入力端子
SWに加えられている制御信号が低レベルから高レベル
VSW に変化すると、nMOSFET T1のゲート電
圧が電源電圧VD D であるので節点Gが電源電圧VD D
よりnMOSFET T1のしきい値電圧VT 1 だけ低
い(VD D −VT 1 )高レベルとなりnMOSFET
T2が導通する。このとき、nMOSFET T1はゲ
ートソース間電圧がしきい値VT1 となるために、非導
通になり節点Gがフローティングになる。入力端子IN
の入力信号が高レベルVI N になると、出力端子OUT
の電圧VO U T が上昇し、節点Gが、nMOSFET
T2のゲート容量Cg による自己昇圧、または、昇圧容
量C2 による昇圧により電源電圧以上のレベルVG に昇
圧されて、入力信号端子INに入力した信号を出力端子
OUTに出力するものである。
【0005】このときの、節点Gの電位VG は次の式
(1)のようになる。
(1)のようになる。
【0006】
【数1】
【0007】
【発明が解決しようとする課題】このような従来技術で
は、nMOSFET T1のゲートに電源電圧VD D を
印加しているために、節点Gには初期値として電源電圧
VD D からしきい値電圧VT 1 だけ低下した電圧しか印
加することができず、節点Gは式(1)に示した電位V
G までしか昇圧されない。そのため、電源電圧VD D を
現状の5Vより低くしたとき、節点Gの初期値が、基板
効果によって高くなったnMOSFETT2のしきい値
電圧VT 2 より低くなるために、出力信号VO U T が入
力信号の高レベルVI N よりかなり低い電圧になってし
まうという問題点がある。
は、nMOSFET T1のゲートに電源電圧VD D を
印加しているために、節点Gには初期値として電源電圧
VD D からしきい値電圧VT 1 だけ低下した電圧しか印
加することができず、節点Gは式(1)に示した電位V
G までしか昇圧されない。そのため、電源電圧VD D を
現状の5Vより低くしたとき、節点Gの初期値が、基板
効果によって高くなったnMOSFETT2のしきい値
電圧VT 2 より低くなるために、出力信号VO U T が入
力信号の高レベルVI N よりかなり低い電圧になってし
まうという問題点がある。
【0008】本発明は、以上に述べた問題点を解決する
ためのものであり、その目的は入力信号を従来より低下
せずに出力するためのスイッチ回路を提供することであ
る。
ためのものであり、その目的は入力信号を従来より低下
せずに出力するためのスイッチ回路を提供することであ
る。
【0009】
【課題を解決するための手段】本発明は、第1のトラン
ジスタと前記第1のトランジスタのソースをゲートに接
続した第2のトランジスタからなり、前記第2のトラン
ジスタのドレインに信号を入力し、ソースから出力する
スイッチ回路において、前記第1のトランジスタのゲー
トにドレインに加える制御信号の高レベルの電圧より高
く、この電圧と前記第1のトランジスタのしきい値電圧
の和よりも低い電圧を印加することを特徴とするスイッ
チ回路である。
ジスタと前記第1のトランジスタのソースをゲートに接
続した第2のトランジスタからなり、前記第2のトラン
ジスタのドレインに信号を入力し、ソースから出力する
スイッチ回路において、前記第1のトランジスタのゲー
トにドレインに加える制御信号の高レベルの電圧より高
く、この電圧と前記第1のトランジスタのしきい値電圧
の和よりも低い電圧を印加することを特徴とするスイッ
チ回路である。
【0010】
【実施例】図1は、本発明のスイッチ回路の回路図、図
2は各節点の動作波形を示す図である。
2は各節点の動作波形を示す図である。
【0011】図1において、SWは制御信号入力端子、
Vx はゲート電圧、Gは節点、INは入力信号端子、O
UTは出力信号端子、C1 は寄生容量、C2 は昇圧容
量、T1、T2はnMOSFETである。
Vx はゲート電圧、Gは節点、INは入力信号端子、O
UTは出力信号端子、C1 は寄生容量、C2 は昇圧容
量、T1、T2はnMOSFETである。
【0012】次に本発明のスイッチ回路の動作を、図2
に示した動作波形を参照して説明する。
に示した動作波形を参照して説明する。
【0013】ゲート電圧Vx は、制御信号の高レベルV
S W より高くまた、制御信号が高レベルVS W として節
点Gを昇圧する時に、nMOSFET T1が非導通と
なるように、制御信号の高レベルVS W とnMOSFE
T T1のしきい値VT 1 の和(VS W +VT 1 )より
低い電圧であり、制御信号が低いレベルから高レベルに
変化すると、節点Gがゲート電圧Vx としきい値電圧V
T 1 の差(Vx −VT1 )の高レベルになり、nMOS
FET T2が導通する。このとき、nMOSFET
T1はnMOSFET T1のゲートソース間電圧がし
きい値VT 1 となるために非導通となり、節点Gがフロ
ーティングになる。入力信号が高レベルVI N になる
と、出力端子OUTがVO U T 1 のレベルに上昇し、節
点GがnMOSFET T2のゲート容量Cg による自
己昇圧または、昇圧容量C2による昇圧により節点Gの
電位を電源電圧以上に昇圧させる。このときの節点Gの
電位VG 1 は次の式(2)のようになる。
S W より高くまた、制御信号が高レベルVS W として節
点Gを昇圧する時に、nMOSFET T1が非導通と
なるように、制御信号の高レベルVS W とnMOSFE
T T1のしきい値VT 1 の和(VS W +VT 1 )より
低い電圧であり、制御信号が低いレベルから高レベルに
変化すると、節点Gがゲート電圧Vx としきい値電圧V
T 1 の差(Vx −VT1 )の高レベルになり、nMOS
FET T2が導通する。このとき、nMOSFET
T1はnMOSFET T1のゲートソース間電圧がし
きい値VT 1 となるために非導通となり、節点Gがフロ
ーティングになる。入力信号が高レベルVI N になる
と、出力端子OUTがVO U T 1 のレベルに上昇し、節
点GがnMOSFET T2のゲート容量Cg による自
己昇圧または、昇圧容量C2による昇圧により節点Gの
電位を電源電圧以上に昇圧させる。このときの節点Gの
電位VG 1 は次の式(2)のようになる。
【0014】
【数2】
【0015】ここで、従来のスイッチ回路における式
(1)と本発明のスイッチ回路における式(2)とを比
較するとVx >VD D であるため、VG 1 >VG であ
る。このように従来のスイッチ回路に比べ、節点Gの電
位を高くすることができるため、入力信号の高レベルを
従来より低下させずに出力することができる。
(1)と本発明のスイッチ回路における式(2)とを比
較するとVx >VD D であるため、VG 1 >VG であ
る。このように従来のスイッチ回路に比べ、節点Gの電
位を高くすることができるため、入力信号の高レベルを
従来より低下させずに出力することができる。
【0016】
【発明の効果】以上説明したように、本発明は入力信号
を従来よりも低下させずに出力に伝達できる。
を従来よりも低下させずに出力に伝達できる。
【図1】スイッチ回路の構成を示した説明図である。
【図2】スイッチ回路の動作を示した説明図である。
【図3】従来のスイッチ回路の構成を示した説明図であ
る。
る。
【図4】従来のスイッチ回路の動作を示した説明図であ
る。
る。
SW 制御信号入力端子 Vx ゲート電圧 WD D 電源電圧 G 節点 IN 入力信号端子 OUT 出力信号端子 T1 nMOSFET T2 nMOSFET C1 寄生容量 C2 昇圧容量
Claims (1)
- 【特許請求の範囲】 【請求項1】 第1のトランジスタと前記第1のトラン
ジスタのソースをゲートに接続した第2のトランジスタ
からなり、前記第2のトランジスタのドレインに信号を
入力し、ソースから出力するスイッチ回路において、前
記第1のトランジスタのゲートにドレインに加える制御
信号の高レベルの電圧より高く、この電圧と前記第1の
トランジスタのしきい値電圧の和よりも低い電圧を印加
することを特徴とするスイッチ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3155046A JPH057141A (ja) | 1991-06-27 | 1991-06-27 | スイツチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3155046A JPH057141A (ja) | 1991-06-27 | 1991-06-27 | スイツチ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH057141A true JPH057141A (ja) | 1993-01-14 |
Family
ID=15597493
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3155046A Pending JPH057141A (ja) | 1991-06-27 | 1991-06-27 | スイツチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH057141A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07183783A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | スイッチ回路 |
JP2000061758A (ja) * | 1998-08-21 | 2000-02-29 | Toyoda Mach Works Ltd | 工具マガジン |
KR100778467B1 (ko) * | 2000-11-14 | 2007-11-27 | 일리노이즈 툴 워크스 인코포레이티드 | 스트랩 리테이너를 포함하는 버클 조립체 |
JP2008096915A (ja) * | 2006-10-16 | 2008-04-24 | Epson Imaging Devices Corp | 電気光学装置、走査線駆動回路および電子機器 |
WO2015097677A1 (en) * | 2013-12-26 | 2015-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2018142992A (ja) * | 2013-02-13 | 2018-09-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1991
- 1991-06-27 JP JP3155046A patent/JPH057141A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07183783A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | スイッチ回路 |
JP2000061758A (ja) * | 1998-08-21 | 2000-02-29 | Toyoda Mach Works Ltd | 工具マガジン |
KR100778467B1 (ko) * | 2000-11-14 | 2007-11-27 | 일리노이즈 툴 워크스 인코포레이티드 | 스트랩 리테이너를 포함하는 버클 조립체 |
JP2008096915A (ja) * | 2006-10-16 | 2008-04-24 | Epson Imaging Devices Corp | 電気光学装置、走査線駆動回路および電子機器 |
JP2018142992A (ja) * | 2013-02-13 | 2018-09-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
WO2015097677A1 (en) * | 2013-12-26 | 2015-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2015188201A (ja) * | 2013-12-26 | 2015-10-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US9935617B2 (en) | 2013-12-26 | 2018-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2019135858A (ja) * | 2013-12-26 | 2019-08-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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