JP2623257B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JP2623257B2 JP2623257B2 JP62202021A JP20202187A JP2623257B2 JP 2623257 B2 JP2623257 B2 JP 2623257B2 JP 62202021 A JP62202021 A JP 62202021A JP 20202187 A JP20202187 A JP 20202187A JP 2623257 B2 JP2623257 B2 JP 2623257B2
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Description
【発明の詳細な説明】 イ．産業上の利用分野 本発明はビット線均等化回路、特にダイナミック型半
導体記憶装置に好適な均等化回路に関するものである。
導体記憶装置に好適な均等化回路に関するものである。
ロ．従来技術 従来、例えば周辺回路部がCMOS型のダイナミック型メ
モリーにおいては、ビット線の均等化（イコライズ）回
路として第１図又は第２図に示す如く、イコライズ信号
であるφＥに電源電圧VDDの電位を与えて動作させる回
路が採用されている。ここで、図中のＢはビット線、Ｗ
はワード線、Ｍ−CELはメモリセル、SAはセンスアンプ
である（但し、メモリセルは簡略化のため一対のみ示し
た）。
モリーにおいては、ビット線の均等化（イコライズ）回
路として第１図又は第２図に示す如く、イコライズ信号
であるφＥに電源電圧VDDの電位を与えて動作させる回
路が採用されている。ここで、図中のＢはビット線、Ｗ
はワード線、Ｍ−CELはメモリセル、SAはセンスアンプ
である（但し、メモリセルは簡略化のため一対のみ示し
た）。
イコライズ信号φＥは、第１図ではゲートM1に、第２
図ではゲートM1、M2、M3に与えられるが、イコライズ時
のφＥ＝“H"レベルがVDD電位であるために、次のよう
な欠陥が生じることが判明した。
図ではゲートM1、M2、M3に与えられるが、イコライズ時
のφＥ＝“H"レベルがVDD電位であるために、次のよう
な欠陥が生じることが判明した。
即ち、この均等化回路を高速化するためにはイコライ
ズトランジスタ（ゲート）の面積を拡大しなければなら
ず、ひいては半導体メモリーの如き繰返しパターンの多
いレイアウトにおいてチップ面積を増大させてしまう。
ズトランジスタ（ゲート）の面積を拡大しなければなら
ず、ひいては半導体メモリーの如き繰返しパターンの多
いレイアウトにおいてチップ面積を増大させてしまう。
また、イコライズ信号（φＥ）が“H"レベル、即ちビ
ット線がイコライズされている状態で、電源電圧VDDが
変動した場合、φＥのレベルもVDDと同様に変動する。V
DDが高い方に変動すれば問題はないが、低い方に変動し
た場合に問題がある。即ち、第１図の回路構成では、ビ
ット線は高インピーダンス状態でイコライズされている
ので、VDDのレベルが下がってもビット線のイコライズ
レベルは変わらないが、φＥのレベルは下がってしま
う。この場合、φＥのレベルは下がってしまう。この場
合、φＥのレベルとビット線のイコライズレベルとの電
位差がゲートM1のしきい値電圧（VT）レベル以下になる
と、M1はオフしてしまい、ビット線がイコライズされな
い状態となる。第２図の回路構成であっても、1/2VDDを
供給する回路の出力インピーダンスを低く抑えることは
難しく、しかも負荷が大きいために、VDD変動に対して
すぐには追従できない。従って、第１図の回路構成と同
様に、VDDレベルが下がったときには、イコライズされ
ない状態が長く続くことになり、不適当である。いずれ
にしても、φＥの電位が直接電源電圧の変動の影響を受
け、安定したイコライズを行えない。
ット線がイコライズされている状態で、電源電圧VDDが
変動した場合、φＥのレベルもVDDと同様に変動する。V
DDが高い方に変動すれば問題はないが、低い方に変動し
た場合に問題がある。即ち、第１図の回路構成では、ビ
ット線は高インピーダンス状態でイコライズされている
ので、VDDのレベルが下がってもビット線のイコライズ
レベルは変わらないが、φＥのレベルは下がってしま
う。この場合、φＥのレベルは下がってしまう。この場
合、φＥのレベルとビット線のイコライズレベルとの電
位差がゲートM1のしきい値電圧（VT）レベル以下になる
と、M1はオフしてしまい、ビット線がイコライズされな
い状態となる。第２図の回路構成であっても、1/2VDDを
供給する回路の出力インピーダンスを低く抑えることは
難しく、しかも負荷が大きいために、VDD変動に対して
すぐには追従できない。従って、第１図の回路構成と同
様に、VDDレベルが下がったときには、イコライズされ
ない状態が長く続くことになり、不適当である。いずれ
にしても、φＥの電位が直接電源電圧の変動の影響を受
け、安定したイコライズを行えない。
ハ．発明の目的 本発明の目的は、簡単な回路構成で、プリチャージに
対する電源電圧の変動の影響を少なくするとともにプリ
チャージ時間を短縮化するダイナミック型半導体記憶装
置を提供することにある。
対する電源電圧の変動の影響を少なくするとともにプリ
チャージ時間を短縮化するダイナミック型半導体記憶装
置を提供することにある。
ニ．発明の構成 即ち、本発明は、ワード線とビット線対との交点に形
成され、電源電圧又は接地電位に応じたデータを記憶す
るメモリセルと、前記ビット線対を構成するビット線と
ビット補線との電位に基づいて選択されたメモリセルに
記憶されているデータを検出するセンスアンプと、前記
電源電圧と前記接地電圧との中間電圧であるイコライズ
電圧が供給されているイコライズ電圧供給線と前記ビッ
ト線との間に接続されている第１のトランジスタと、前
記イコライズ電圧供給線と前記ビット補線との間に接続
されている第２のトランジスタと、前記ビット線と前記
ビット補線との間に接続されている第３のトランジスタ
と、前記電源電圧よりも高い電圧を持った前記第１、第
２及び第３のトランジスタを導通させるためのイコライ
ズ信号を供給する昇圧回路とを有するダイナミック型半
導体記憶装置であって、前記昇圧回路は、第１又は第２
の論理レベルを有する制御信号に遅延を与える遅延回路
と、前記制御信号と前記遅延回路の出力信号とを入力し
て出力信号を第１のノードに供給する論理回路と、制御
端子に前記制御信号が入力され、電源電圧供給線と第２
のノードとの間に接続されている第４のトランジスタ
と、前記第２のノードとイコライズ信号供給端との間に
接続されている第５のトランジスタと、制御端子に前記
制御信号が入力され、前記イコライズ信号供給端と接地
電圧供給線との間に接続されている第６のトランジスタ
と、前記第１のノードと前記第５のトランジスタの制御
端子との間に接続されている第７のトランジスタと、前
記第１のノードの前記イコライズ信号供給端との間に接
続されている容量素子とを有し、前記制御信号が第１の
論理レベルの時には前記第４のトランジスタは非導通状
態、前記第５、第６及び第７のトランジスタは導通状態
であって前記イコライズ信号供給端は接地電位にあり、
前記制御信号が第１論理レベルから第２の論理レベルに
変化すると前記第４のトランジスタは導通状態、前記第
６のトランジスタは非導通状態となって前記イコライズ
信号供給端は電源電圧にほぼ等しい電位となり、その後
前記遅延回路の作用により前記論理回路の出力信号が変
化して前記第５及び第７のトランジスタが非導通状態と
なると共に前記容量素子の作用により前記イコライズ信
号供給端の電圧が電源電圧よりも高い所定の電位まで昇
圧されるダイナミック型半導体記憶装置に係わる。
成され、電源電圧又は接地電位に応じたデータを記憶す
るメモリセルと、前記ビット線対を構成するビット線と
ビット補線との電位に基づいて選択されたメモリセルに
記憶されているデータを検出するセンスアンプと、前記
電源電圧と前記接地電圧との中間電圧であるイコライズ
電圧が供給されているイコライズ電圧供給線と前記ビッ
ト線との間に接続されている第１のトランジスタと、前
記イコライズ電圧供給線と前記ビット補線との間に接続
されている第２のトランジスタと、前記ビット線と前記
ビット補線との間に接続されている第３のトランジスタ
と、前記電源電圧よりも高い電圧を持った前記第１、第
２及び第３のトランジスタを導通させるためのイコライ
ズ信号を供給する昇圧回路とを有するダイナミック型半
導体記憶装置であって、前記昇圧回路は、第１又は第２
の論理レベルを有する制御信号に遅延を与える遅延回路
と、前記制御信号と前記遅延回路の出力信号とを入力し
て出力信号を第１のノードに供給する論理回路と、制御
端子に前記制御信号が入力され、電源電圧供給線と第２
のノードとの間に接続されている第４のトランジスタ
と、前記第２のノードとイコライズ信号供給端との間に
接続されている第５のトランジスタと、制御端子に前記
制御信号が入力され、前記イコライズ信号供給端と接地
電圧供給線との間に接続されている第６のトランジスタ
と、前記第１のノードと前記第５のトランジスタの制御
端子との間に接続されている第７のトランジスタと、前
記第１のノードの前記イコライズ信号供給端との間に接
続されている容量素子とを有し、前記制御信号が第１の
論理レベルの時には前記第４のトランジスタは非導通状
態、前記第５、第６及び第７のトランジスタは導通状態
であって前記イコライズ信号供給端は接地電位にあり、
前記制御信号が第１論理レベルから第２の論理レベルに
変化すると前記第４のトランジスタは導通状態、前記第
６のトランジスタは非導通状態となって前記イコライズ
信号供給端は電源電圧にほぼ等しい電位となり、その後
前記遅延回路の作用により前記論理回路の出力信号が変
化して前記第５及び第７のトランジスタが非導通状態と
なると共に前記容量素子の作用により前記イコライズ信
号供給端の電圧が電源電圧よりも高い所定の電位まで昇
圧されるダイナミック型半導体記憶装置に係わる。
ホ．実施例 以下、本発明の実施例を説明する。
第１図、第２図は、基本的には従来と同様の回路構成
からなるダイナミックRAMを概略図示したものである。
からなるダイナミックRAMを概略図示したものである。
これらのRAMにおいて、ビット線均等化回路として、
本発明に基づきイコライズ信号φＥを第３図に示す如き
昇圧回路によってVDDレベルから昇圧した構成としてい
る。即ち、φＥを昇圧することによって、イコライズト
ランジスタM1、M2、M3のサイズを拡大することなしにイ
コライズの高速化を実現でき、かつ電源電圧が変動して
もこの影響を受けずに安定したビット線イコライズが可
能となったのである。このことを更に詳細に説明する。
本発明に基づきイコライズ信号φＥを第３図に示す如き
昇圧回路によってVDDレベルから昇圧した構成としてい
る。即ち、φＥを昇圧することによって、イコライズト
ランジスタM1、M2、M3のサイズを拡大することなしにイ
コライズの高速化を実現でき、かつ電源電圧が変動して
もこの影響を受けずに安定したビット線イコライズが可
能となったのである。このことを更に詳細に説明する。
まず理解すべきことは、MOSトランジスタの特性とし
て、MOSトランジスタの電流駆動能力はゲート電圧に依
存し、ゲート電圧が高い程電流駆動能力は高くなる。従
って、上記において、ゲート電圧であるφＥを昇圧（例
えばVDD＝5Vのときには１〜3V昇圧）することによっ
て、イコライズトランジスタの大きさを増やすことなし
に、電流駆動能力を上げてイコライズ時間を短縮し、高
速動作を実現できるのである。これは、イコライズ電圧
がたとえ1/2VDDの場合であっても実現可能である。
て、MOSトランジスタの電流駆動能力はゲート電圧に依
存し、ゲート電圧が高い程電流駆動能力は高くなる。従
って、上記において、ゲート電圧であるφＥを昇圧（例
えばVDD＝5Vのときには１〜3V昇圧）することによっ
て、イコライズトランジスタの大きさを増やすことなし
に、電流駆動能力を上げてイコライズ時間を短縮し、高
速動作を実現できるのである。これは、イコライズ電圧
がたとえ1/2VDDの場合であっても実現可能である。
第６図には、イコライズトランジスタの大きさを同一
とし、イコライズ信号を昇圧した場合（本発明）と昇圧
しない場合（従来例）とを比較したデータが示されてい
る。これによれば、イコライズ信号を昇圧することによ
ってイコライズ時間が7nsec近くも短縮される。
とし、イコライズ信号を昇圧した場合（本発明）と昇圧
しない場合（従来例）とを比較したデータが示されてい
る。これによれば、イコライズ信号を昇圧することによ
ってイコライズ時間が7nsec近くも短縮される。
また、VDDの変動による影響であるが、本発明に基づ
く回路では、φＥを昇圧する構成としているので、ビッ
ト線のイコライズレベルが変化しない状態でも、φＥを
高くしてVDD変動が低い方に生じてもその影響を受けな
いようにし（即ち、既述したφＥレベルとイコライズレ
ベルとの差が常にゲートのVT以上となるようにし）、安
定かつ確実にビット線のイコライズ状態を実現すること
ができる。
く回路では、φＥを昇圧する構成としているので、ビッ
ト線のイコライズレベルが変化しない状態でも、φＥを
高くしてVDD変動が低い方に生じてもその影響を受けな
いようにし（即ち、既述したφＥレベルとイコライズレ
ベルとの差が常にゲートのVT以上となるようにし）、安
定かつ確実にビット線のイコライズ状態を実現すること
ができる。
第７図には、VDDの電圧変動（低い方へ変動した場
合）による影響を第１図の回路構成で測定したデータを
示している。即ち、VDDの変動が低い方に生じても、本
発明に基づいてφＥを昇圧しておけば、ビット線を安定
かつ確実にイコライズできるが、そうでない場合にはφ
Ｅのレベルが下がってイコライズトランジスタがオフし
てイコライズされない状態とする。
合）による影響を第１図の回路構成で測定したデータを
示している。即ち、VDDの変動が低い方に生じても、本
発明に基づいてφＥを昇圧しておけば、ビット線を安定
かつ確実にイコライズできるが、そうでない場合にはφ
Ｅのレベルが下がってイコライズトランジスタがオフし
てイコライズされない状態とする。
次に、上記したイコライズ信号φＥの昇圧手段として
の昇圧回路の例を第３図〜第５図で説明する。第３図は
昇圧回路、第４図はその入力（φIN）と出力（φＥ）の
波形図、第５図はタイミングチャートを示す。第３図に
おいて、第７のトランジスタMISOアイソレーショントラ
ンジスタ、第６のトランジスタM4及び第５のトランジス
タM6はＮチャネルMOSトランジスタ、M5はＰチャネルMOS
トランジスタである。
の昇圧回路の例を第３図〜第５図で説明する。第３図は
昇圧回路、第４図はその入力（φIN）と出力（φＥ）の
波形図、第５図はタイミングチャートを示す。第３図に
おいて、第７のトランジスタMISOアイソレーショントラ
ンジスタ、第６のトランジスタM4及び第５のトランジス
タM6はＮチャネルMOSトランジスタ、M5はＰチャネルMOS
トランジスタである。
第３図の昇圧回路では、アイソレーショントランジス
タMISOにおいて、ソースの電圧が（5V−VT）なった時点
でアイソレーショントランジスタはOFFする。この時、
ドレインとソースはアイソレーションされている。つま
り、ここで点はフローティング状態になっていて、M6
に電圧がかけられた場合は、点の電圧も昇圧する。
タMISOにおいて、ソースの電圧が（5V−VT）なった時点
でアイソレーショントランジスタはOFFする。この時、
ドレインとソースはアイソレーションされている。つま
り、ここで点はフローティング状態になっていて、M6
に電圧がかけられた場合は、点の電圧も昇圧する。
この昇圧回路の全般的な動作を説明する。
〈INITIAL状態の時〉（IN→Hign） INがHigh（Ｈ）なのでトランジスタM4がONする。こ
の時、点は（Vdd−VT）の電圧がかかり、M6もONす
る。φＥの電圧は0Vである。
の時、点は（Vdd−VT）の電圧がかかり、M6もONす
る。φＥの電圧は0Vである。
〈IN→Lowの時〉 第４のトランジスタM5がONする。（第２のノード）
の電圧はVdd（5V）である。同時に、トランジスタM4はO
FFとする。トランジスタM6の点の電圧は（Vdd−VT）
になっているので、トランジスタM6にはチャネルができ
ているためとがつながり、M6はキャパシタンスとし
て働く。
の電圧はVdd（5V）である。同時に、トランジスタM4はO
FFとする。トランジスタM6の点の電圧は（Vdd−VT）
になっているので、トランジスタM6にはチャネルができ
ているためとがつながり、M6はキャパシタンスとし
て働く。
この時点で、の電圧が0V→Vddに変化すると、キャ
パシタンスM6によって点の電圧は昇圧され、7V近くま
で上がる。点が昇圧することにより、点の電圧が
（Vdd−2VT）ではなく、Vddレベルまで上がる（φＥは5
Vになる。）。
パシタンスM6によって点の電圧は昇圧され、7V近くま
で上がる。点が昇圧することにより、点の電圧が
（Vdd−2VT）ではなく、Vddレベルまで上がる（φＥは5
Vになる。）。
昇圧回路の上側にあるディレー回路により、タイミン
グが遅れて点がVdd（High）になる。そして、の電
圧が０になると、アイショレーショントランジスタMISO
はONしているので点も０になり、トランジスタM6はOF
Fする。
グが遅れて点がVdd（High）になる。そして、の電
圧が０になると、アイショレーショントランジスタMISO
はONしているので点も０になり、トランジスタM6はOF
Fする。
なお、本実施例では、または点が第１のノードで
ある。
ある。
ここで、点の電圧はVddであり、フローティング状
態になっている。同時に、の電圧はHigh（Vdd）であ
るので、φＥはキャパシタンスMCにより昇圧される。そ
して、φＥの値は、MCの容量と負荷容量の比で決定され
る。ここで注意すべきことは、点の電圧フローティン
グ状態になっていることであり、もし点の状態がフロ
ーティング状態でないと上記のような昇圧はおこらな
い。
態になっている。同時に、の電圧はHigh（Vdd）であ
るので、φＥはキャパシタンスMCにより昇圧される。そ
して、φＥの値は、MCの容量と負荷容量の比で決定され
る。ここで注意すべきことは、点の電圧フローティン
グ状態になっていることであり、もし点の状態がフロ
ーティング状態でないと上記のような昇圧はおこらな
い。
なお、上記の昇圧されたφＥによりイコライズされた
ビット線は第８図に示したCMOS型センスアンプ回路SAに
接続され、通常のセンス動作が行われる。
ビット線は第８図に示したCMOS型センスアンプ回路SAに
接続され、通常のセンス動作が行われる。
以上、本発明を例示したが、上述の例は本発明の技術
的思想に基づいて更に変形可能である。
的思想に基づいて更に変形可能である。
例えば、上述の昇圧回路の構成及び動作は種々変更し
てよいし。またイコライズされるビット線は他の半導体
メモリの回路構成要素であってもよい。上述のメモリは
例えばフィールドメモリとして用いるのに好適である。
てよいし。またイコライズされるビット線は他の半導体
メモリの回路構成要素であってもよい。上述のメモリは
例えばフィールドメモリとして用いるのに好適である。
ヘ．発明の作用効果 以上説明したように、本発明のダイナミック型半導体
記憶装置によれば、昇圧回路において１つの制御信号を
基に電源電圧よりも電圧レベルの高いイコライズ信号を
生成し、ビット線及びビット補線に接続されるイコライ
ズ用の第1,第２および第３のトランジスタを同一のイコ
ライズ信号により駆動するようにしたので、簡単な回路
構成により、プリチャージに対する電源電圧の変動の影
響を少なくするとともにプリチャージ時間を短縮化する
ことができる。
記憶装置によれば、昇圧回路において１つの制御信号を
基に電源電圧よりも電圧レベルの高いイコライズ信号を
生成し、ビット線及びビット補線に接続されるイコライ
ズ用の第1,第２および第３のトランジスタを同一のイコ
ライズ信号により駆動するようにしたので、簡単な回路
構成により、プリチャージに対する電源電圧の変動の影
響を少なくするとともにプリチャージ時間を短縮化する
ことができる。
図面は本発明の実施例を示すものであって、 第１図、第２図はダイナミックRAMの各概略等価回路
図、 第３図は昇圧回路の等価回路図、 第４図は昇圧回路の信号波形図、 第５図は昇圧回路の各信号のタイミングチャート、 第６図はイコライズトランジスタの大きさを同じにした
ときのイコライズ時間を比較して示すグラフ、 第７図は電源電圧が低い方へ変動したときのイコライズ
状態を比較して示すグラフ、 第８図はセンスアンプの等価回路図 である。 なお、図面に示す符号において、 φＥ……イコライズ信号 Ｂ、……ビット線 Ｗ……ワード線 M1、M2、M3……イコライズトランジスタ Ｍ−CEL……メモリセル である。
図、 第３図は昇圧回路の等価回路図、 第４図は昇圧回路の信号波形図、 第５図は昇圧回路の各信号のタイミングチャート、 第６図はイコライズトランジスタの大きさを同じにした
ときのイコライズ時間を比較して示すグラフ、 第７図は電源電圧が低い方へ変動したときのイコライズ
状態を比較して示すグラフ、 第８図はセンスアンプの等価回路図 である。 なお、図面に示す符号において、 φＥ……イコライズ信号 Ｂ、……ビット線 Ｗ……ワード線 M1、M2、M3……イコライズトランジスタ Ｍ−CEL……メモリセル である。
Claims (1)
- 【請求項１】ワード線とビット線対との交点に形成さ
れ、電源電圧又は接地電位に応じたデータを記憶するメ
モリセルと、 前記ビット線対を構成するビット線とビット補線との電
位に基づいて選択されたメモリセルに記憶されているデ
ータを検出するセンスアンプと、 前記電源電圧と前記接地電圧との中間電圧であるイコラ
イズ電圧が供給されているイコライズ電圧供給線と前記
ビット線との間に接続されている第１のトランジスタ
と、 前記イコライズ電圧供給線と前記ビット補線との間に接
続されている第２のトランジスタと、 前記ビット線と前記ビット補線との間に接続されている
第３のトランジスタと、 前記電源電圧よりも高い電圧を持った前記第１、第２及
び第３のトランジスタを導通させるためのイコライズ信
号を供給する昇圧回路と を有するダイナミック型半導体記憶装置であって、 前記昇圧回路は、第１又は第２の論理レベルを有する制
御信号に遅延を与える遅延回路と、前記制御信号と前記
遅延回路の出力信号とを入力して出力信号を第１のノー
ドに供給する論理回路と、制御端子に前記制御信号が入
力され、電源電圧供給線と第２のノードとの間に接続さ
れている第４のトランジスタと、前記第２のノードとイ
コライズ信号供給端との間に接続されている第５のトラ
ンジスタと、制御端子に前記制御信号が入力され、前記
イコライズ信号供給端と接地電圧供給線との間に接続さ
れている第６のトランジスタと、前記第１のノードと前
記第５のトランジスタの制御端子との間に接続されてい
る第７のトランジスタと、前記第１のノードと前記イコ
ライズ信号供給端との間に接続されている容量素子とを
有し、 前記制御信号が第１の論理レベルの時には前記第４のト
ランジスタは非導通状態、前記第５、第６及び第７のト
ランジスタは導通状態であって前記イコライズ信号供給
端は接地電位にあり、 前記制御信号が第１の論理レベルから第２の論理レベル
に変化すると前記第４のトランジスタは導通状態、前記
第６のトランジスタは非導通状態となって前記イコライ
ズ信号供給端は電源電圧にほぼ等しい電位となり、その
後前記遅延回路の作用により前記論理回路の出力信号が
変化して前記第５及び第７のトランジスタが非導通状態
となると共に前記容量素子の作用により前記イコライズ
信号供給端の電圧が電源電圧よりも高い所定の電位まで
昇圧されるダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62202021A JP2623257B2 (ja) | 1987-08-13 | 1987-08-13 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62202021A JP2623257B2 (ja) | 1987-08-13 | 1987-08-13 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6446291A JPS6446291A (en) | 1989-02-20 |
| JP2623257B2 true JP2623257B2 (ja) | 1997-06-25 |
Family
ID=16450608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62202021A Expired - Fee Related JP2623257B2 (ja) | 1987-08-13 | 1987-08-13 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2623257B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413065B1 (ko) * | 2001-01-04 | 2003-12-31 | 삼성전자주식회사 | 반도체 메모리 장치의 비트 라인 부스팅 커패시터의 배치구조 |
| KR100621771B1 (ko) * | 2005-01-28 | 2006-09-14 | 삼성전자주식회사 | 신호선들의 전압 등화 및 프리차지 회로 및 그 동작 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59160888A (ja) * | 1983-03-01 | 1984-09-11 | Nec Corp | ビツト線プリチヤ−ジ方式 |
-
1987
- 1987-08-13 JP JP62202021A patent/JP2623257B2/ja not_active Expired - Fee Related
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| JPS6446291A (en) | 1989-02-20 |
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