JPS59160888A - ビツト線プリチヤ−ジ方式 - Google Patents
ビツト線プリチヤ−ジ方式Info
- Publication number
- JPS59160888A JPS59160888A JP58033049A JP3304983A JPS59160888A JP S59160888 A JPS59160888 A JP S59160888A JP 58033049 A JP58033049 A JP 58033049A JP 3304983 A JP3304983 A JP 3304983A JP S59160888 A JPS59160888 A JP S59160888A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- vdd
- phip1
- bit line
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高集積ＭＯ８半導体記憶装置、特にダイナミッ
クｉ（ＡＭのビット線プリチャージ方式に関するもので
ある。
クｉ（ＡＭのビット線プリチャージ方式に関するもので
ある。
高集積記憶装置は近年チップ面積抑制のため１トランジ
スタ・メモリ方式が採用されている。第１図はその方式
によるビット線センスアンプ回路の１例である。メ、そ
りセルＣ８に蓄えられる情報は論理“１“と“０“とに
対して高電位と、接地電位とが割当てられている。ビッ
ト線ＢＬ或いはＢＬの寄生容量とメモリセルＣ８の容量
との比は１０程度であるので、メモリセルの高電位側情
報のり７レツシ一電位はほぼビットａのプリチャージ電
位となる。メモリセルの高電位情報は高い程保持時間も
長くでき、回路マージンも大きくできるので、プリチャ
ージ電位は高い程良いと言える。
スタ・メモリ方式が採用されている。第１図はその方式
によるビット線センスアンプ回路の１例である。メ、そ
りセルＣ８に蓄えられる情報は論理“１“と“０“とに
対して高電位と、接地電位とが割当てられている。ビッ
ト線ＢＬ或いはＢＬの寄生容量とメモリセルＣ８の容量
との比は１０程度であるので、メモリセルの高電位側情
報のり７レツシ一電位はほぼビットａのプリチャージ電
位となる。メモリセルの高電位情報は高い程保持時間も
長くでき、回路マージンも大きくできるので、プリチャ
ージ電位は高い程良いと言える。
従ってビット線は電源電位ＶＤＤにプリチャージする必
要があるのである。そこで、クロックφＰ１をＶＤＩ）
以上の電位にしてこれを実現したのである。従来φＰ１
の発生回路は第２図のようなものを使用してきた。即ち
φＰ１はφ１によシ接地電位からＶＤＤ電位になシ、φ
３によって７０−ティング電位になると同時にブートア
ップされてＶ Ｄ ｌ）以上の電位になるのである。
要があるのである。そこで、クロックφＰ１をＶＤＩ）
以上の電位にしてこれを実現したのである。従来φＰ１
の発生回路は第２図のようなものを使用してきた。即ち
φＰ１はφ１によシ接地電位からＶＤＤ電位になシ、φ
３によって７０−ティング電位になると同時にブートア
ップされてＶ Ｄ ｌ）以上の電位になるのである。
ところがメモリ容量が増大してプリチャージすべき負荷
容量が増大するとプリチャージ時のＶＤＤピーク電流が
２００ ｍＡを超えるようになる。
容量が増大するとプリチャージ時のＶＤＤピーク電流が
２００ ｍＡを超えるようになる。
パッケージやチップそのものに存在するインダクタンス
或いはりアクタンス成分によってＶＤＤ雑音の原因とな
るインピーダンスはそのＶＤＤビーク電流特に電流の時
間変化に比例する。近年５■シングル電源化がなされ、
記憶装置とその制御用ＴＴＬ装置の電源が共用されるよ
うになってさたので、特にＶＤＤ雑音の抑制が望まれて
さている。
或いはりアクタンス成分によってＶＤＤ雑音の原因とな
るインピーダンスはそのＶＤＤビーク電流特に電流の時
間変化に比例する。近年５■シングル電源化がなされ、
記憶装置とその制御用ＴＴＬ装置の電源が共用されるよ
うになってさたので、特にＶＤＤ雑音の抑制が望まれて
さている。
例えば電流の時間変化がＳ Ｑ ｍＡ／ ｎｓであると
すれば、普通に咬用されるＩＣ用ソケットのリードのイ
ンダクタンスが２０ ｎＨであるのでＶＤＩ）雑音は１
■程にもなる。これはＲＡＭ或いはＴＴＬの一般的使用
条件５ｖ±１０チを満足しないことになる。もちろんＶ
ｌ）ＩＪ雑音は記憶装置自体の動作マージンにも悪影響
を与える。例えばＶＤＤ雑音が何らかのカップル容量を
介してメモリセルの情報量を減らすよう働きかけたりす
る。また高電位が出力されている場合、ＶＤＤ電位が出
力のゲート電位となるため、ＶＤＤ雑音が直接出力に現
れることになる。
すれば、普通に咬用されるＩＣ用ソケットのリードのイ
ンダクタンスが２０ ｎＨであるのでＶＤＩ）雑音は１
■程にもなる。これはＲＡＭ或いはＴＴＬの一般的使用
条件５ｖ±１０チを満足しないことになる。もちろんＶ
ｌ）ＩＪ雑音は記憶装置自体の動作マージンにも悪影響
を与える。例えばＶＤＤ雑音が何らかのカップル容量を
介してメモリセルの情報量を減らすよう働きかけたりす
る。また高電位が出力されている場合、ＶＤＤ電位が出
力のゲート電位となるため、ＶＤＤ雑音が直接出力に現
れることになる。
ビ・−り電流を抑制するためには、セルマトリクスに配
線されるＶＤＤパスラインに予め抵抗を持たせる方法が
ある。しかしこの方法は大容量メモリではビットｉ数が
太さいため負荷容量が増大してプリチャージ時間の増加
が無視できなくなる。
線されるＶＤＤパスラインに予め抵抗を持たせる方法が
ある。しかしこの方法は大容量メモリではビットｉ数が
太さいため負荷容量が増大してプリチャージ時間の増加
が無視できなくなる。
６４に几ＡＭ ｔ−例にとれば、全ピットａ容量は５０
０ ＰＦ程度であシ、抵抗が２００とすると時定数は１
Ｑｎｓ となる。ピット線のプリチャージ電位はできる
だけ高くしなければならないのでこの場合プリチャージ
時間は３ Ｑ ｎｓ 程度必要となるのである。
０ ＰＦ程度であシ、抵抗が２００とすると時定数は１
Ｑｎｓ となる。ピット線のプリチャージ電位はできる
だけ高くしなければならないのでこの場合プリチャージ
時間は３ Ｑ ｎｓ 程度必要となるのである。
ピーク電流を抑制する他の方法もある。トランジスタＱ
１及びＱ２の能力を減らすのである。この場合Ｑｌ、Ｑ
２のチャンネル長を増加させるか、チャンネル幅を減少
させるかの２通９の方法がある。チャンネル長を増加さ
せる方法はＱｌ及びＱ２のゲート容量を増加δせること
になり、φＰｉのドライブ能力を増大させる必要が出て
くるので得策でない。一方チヤンネル幅を減少させる方
法はＱｌ、Ｑ２のゲート容量も減少するので良い方法で
あるが１つ欠点がある。即ちトランジスタの電流特性結
果からトランジスタの最小チャンネル幅を決めて団用し
ているが、この場合その最小幅よりも小さくシなければ
適さなくなるのである。
１及びＱ２の能力を減らすのである。この場合Ｑｌ、Ｑ
２のチャンネル長を増加させるか、チャンネル幅を減少
させるかの２通９の方法がある。チャンネル長を増加さ
せる方法はＱｌ及びＱ２のゲート容量を増加δせること
になり、φＰｉのドライブ能力を増大させる必要が出て
くるので得策でない。一方チヤンネル幅を減少させる方
法はＱｌ、Ｑ２のゲート容量も減少するので良い方法で
あるが１つ欠点がある。即ちトランジスタの電流特性結
果からトランジスタの最小チャンネル幅を決めて団用し
ているが、この場合その最小幅よりも小さくシなければ
適さなくなるのである。
この現象はナローチャネル効果として公知である。
本発明の目的はビット勝プリチャージによるピーク電流
が小さい高集積ＭＯ８半導体記憶回路を提供することに
ある。
が小さい高集積ＭＯ８半導体記憶回路を提供することに
ある。
そＣでクロックφＰ１を接地電位から直接ＶＤＤ電位に
せず、まずＶＤＤ以下のある電位にし、その後ＶＤＤ電
位及びＶＤＤ以上の電位にする３段階プリチャージ方式
を考案した。例えばφＰｉを従来のように直接ＶＬ）Ｄ
電位にする方式、即ち第４図に示したような信号波形と
すると第５図に示すようにピーク電流は２２０ ｍＡ程
度となる。電流はφＰ１とピット線との電位差がトラン
ジスタＱ１及びＱ２の閾値電圧を超えたとき流れ出し、
電位差が最大、のとさピーク電流となる。ピーク電流を
減少させるためφＰ１の電位上昇速度を遅くする場合φ
Ｐ１のドライブ用トランジスタＱ２３の能力を小さくし
なければならない。この場合ピーク電流の減少に役立つ
のはφＰ１の電位がピット線の電位をＱｌ及びＱ２の閾
値電圧分高くなった時点であるのでその時点まではφＰ
Ｉの電位上昇を遅らせても意味がない。ビットｍの電位
はφＰＱによシバランスすると１／２ＶＤＤの電位にな
るのでφＰ１の電位上昇時間の半分以上が無駄になる。
せず、まずＶＤＤ以下のある電位にし、その後ＶＤＤ電
位及びＶＤＤ以上の電位にする３段階プリチャージ方式
を考案した。例えばφＰｉを従来のように直接ＶＬ）Ｄ
電位にする方式、即ち第４図に示したような信号波形と
すると第５図に示すようにピーク電流は２２０ ｍＡ程
度となる。電流はφＰ１とピット線との電位差がトラン
ジスタＱ１及びＱ２の閾値電圧を超えたとき流れ出し、
電位差が最大、のとさピーク電流となる。ピーク電流を
減少させるためφＰ１の電位上昇速度を遅くする場合φ
Ｐ１のドライブ用トランジスタＱ２３の能力を小さくし
なければならない。この場合ピーク電流の減少に役立つ
のはφＰ１の電位がピット線の電位をＱｌ及びＱ２の閾
値電圧分高くなった時点であるのでその時点まではφＰ
Ｉの電位上昇を遅らせても意味がない。ビットｍの電位
はφＰＱによシバランスすると１／２ＶＤＤの電位にな
るのでφＰ１の電位上昇時間の半分以上が無駄になる。
一方、本発明の方式即ち、第６図のようなφＰ１の波形
とすれば第７図のようにピーク電流は１４０ｍＡ程度に
なシピークとなる時刻も変化する。
とすれば第７図のようにピーク電流は１４０ｍＡ程度に
なシピークとなる時刻も変化する。
ここで示したシミュレーションではφＰ１の波形以外は
すべて同じ条件で行なったものである。本発明の方式で
はφＰ１をＶＤＤ電位以下の第１の電位までドライブし
、次にＶＤＤ電位までドライブし、更に後にＶＤＤ電位
以上の第３の電位にするものである。
すべて同じ条件で行なったものである。本発明の方式で
はφＰ１をＶＤＤ電位以下の第１の電位までドライブし
、次にＶＤＤ電位までドライブし、更に後にＶＤＤ電位
以上の第３の電位にするものである。
以下第３図の実施例を用いて本発明を説明する。
クロックφ１の電位上昇に従ってφＰ１は接地電位から
（ＶＤＤ −（）ランジスタＱ３３の閾値電圧））の電
位になる。次にクロックφ２の電位が上昇してトランジ
スタＱ３２のゲート電位が接地電位となりトランジスタ
Ｑ３１とＱ３２の能力比により節点Ｎ３の電位がＶＤＤ
以上にブートアップされるためφＰ１はＶＤＤ電位とな
る。続いてクロックφ４の電位が上昇して節点Ｎ３が接
地電位となりφＰ１はプートアップ容量Ｃ３によりｖＤ
Ｄ以上にブートアップされるのである。
（ＶＤＤ −（）ランジスタＱ３３の閾値電圧））の電
位になる。次にクロックφ２の電位が上昇してトランジ
スタＱ３２のゲート電位が接地電位となりトランジスタ
Ｑ３１とＱ３２の能力比により節点Ｎ３の電位がＶＤＤ
以上にブートアップされるためφＰ１はＶＤＤ電位とな
る。続いてクロックφ４の電位が上昇して節点Ｎ３が接
地電位となりφＰ１はプートアップ容量Ｃ３によりｖＤ
Ｄ以上にブートアップされるのである。
φＰ １ ハ第１ ’１７）’を位即ち（ＶＤＤ−（Ｑ
３３の閾値電圧））の電位で一度停止させることができ
るので、φＰ１とビット線との電位差を従来より小さい
値で停止させることができる。従って、φＰ１の電位上
昇時間を延長せずにピーク電流を制御できる。クロック
φ２及びφ４によりφＰ１の電位を、第１の電位からＶ
Ｉ）Ｄ電位そして第２の電位にすることも容易に制御で
きるので、ピーク電流の減少を実現できる。
３３の閾値電圧））の電位で一度停止させることができ
るので、φＰ１とビット線との電位差を従来より小さい
値で停止させることができる。従って、φＰ１の電位上
昇時間を延長せずにピーク電流を制御できる。クロック
φ２及びφ４によりφＰ１の電位を、第１の電位からＶ
Ｉ）Ｄ電位そして第２の電位にすることも容易に制御で
きるので、ピーク電流の減少を実現できる。
従って本発明によればピーク電流の小さいＶＤＤ雑音の
小さな高集積ＭＯ８半導体記憶装置を実現することがで
きる。
小さな高集積ＭＯ８半導体記憶装置を実現することがで
きる。
プリチャージ方法によるφＰＯ，φＰ１のシミュレーシ
ョン波形、第５図はそのときの電源電流波形、第６図は
本発明のプリチャージ方法によるシミュレーション波形
、第７図はそのときの電源電流波形もに東ぞ肛示す図１
゛ある。
ョン波形、第５図はそのときの電源電流波形、第６図は
本発明のプリチャージ方法によるシミュレーション波形
、第７図はそのときの電源電流波形もに東ぞ肛示す図１
゛ある。
Ｑｌ、Ｑ２．Ｑ３１．Ｑ３２．Ｑ３３・・・・・・トラ
ンジスタ、φＰＱ、 φＰｌ、 φＡ、φＰ２・・
・・・・内部クロック、φ１．φ１．−φ３．φ２．φ
２．φ４・・・・・・内部クロック、ＢＬ、ＢＬ・・・
・・・ビット線、ＷＯＩ−ＬＤ・・・・・・ワード線、
Ｃ，ｓ・・・・・・メモリセル容量、ＣＲ・・・・・・
ダミーメモリセル容量、０２．Ｃ３・・団・峯１ 図 卒りフ φｌ 穿３Ｖ
ンジスタ、φＰＱ、 φＰｌ、 φＡ、φＰ２・・
・・・・内部クロック、φ１．φ１．−φ３．φ２．φ
２．φ４・・・・・・内部クロック、ＢＬ、ＢＬ・・・
・・・ビット線、ＷＯＩ−ＬＤ・・・・・・ワード線、
Ｃ，ｓ・・・・・・メモリセル容量、ＣＲ・・・・・・
ダミーメモリセル容量、０２．Ｃ３・・団・峯１ 図 卒りフ φｌ 穿３Ｖ
Claims (2)
- （１）ＭＯ８半導体記憶装置のビット線プリチャージ方
式式において、ピット線電位を少くとも３段階に分けて
プリチャージすることを特徴とするビット線プリチャー
ジ方式。 - （２） ビット線のプリチャージ用トランジスタのゲ
ート信号をまず電源電位より低い第１の電位とし、その
後電源電位とし、更に後に電源電位以上の第２の電位と
なるよう制御することを特徴とする請求範囲第（１）項
記載のビット線プリチャージ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58033049A JPS59160888A (ja) | 1983-03-01 | 1983-03-01 | ビツト線プリチヤ−ジ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58033049A JPS59160888A (ja) | 1983-03-01 | 1983-03-01 | ビツト線プリチヤ−ジ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59160888A true JPS59160888A (ja) | 1984-09-11 |
Family
ID=12375912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58033049A Pending JPS59160888A (ja) | 1983-03-01 | 1983-03-01 | ビツト線プリチヤ−ジ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59160888A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284488A (ja) * | 1985-10-09 | 1987-04-17 | Toshiba Corp | 半導体記憶装置 |
| JPS6284489A (ja) * | 1985-10-09 | 1987-04-17 | Toshiba Corp | 半導体記憶装置 |
| JPS62145597A (ja) * | 1985-12-19 | 1987-06-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS62223886A (ja) * | 1986-03-26 | 1987-10-01 | Toshiba Corp | 半導体メモリ |
| JPS62223889A (ja) * | 1986-03-26 | 1987-10-01 | Toshiba Corp | 半導体集積回路における昇圧回路 |
| JPS63140488A (ja) * | 1986-12-01 | 1988-06-13 | Mitsubishi Electric Corp | ダイナミツク・ランダム・アクセス・メモリ |
| JPS6446291A (en) * | 1987-08-13 | 1989-02-20 | Texas Instruments Japan | Bit line equalizing circuit |
-
1983
- 1983-03-01 JP JP58033049A patent/JPS59160888A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284488A (ja) * | 1985-10-09 | 1987-04-17 | Toshiba Corp | 半導体記憶装置 |
| JPS6284489A (ja) * | 1985-10-09 | 1987-04-17 | Toshiba Corp | 半導体記憶装置 |
| JPS62145597A (ja) * | 1985-12-19 | 1987-06-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS62223886A (ja) * | 1986-03-26 | 1987-10-01 | Toshiba Corp | 半導体メモリ |
| JPS62223889A (ja) * | 1986-03-26 | 1987-10-01 | Toshiba Corp | 半導体集積回路における昇圧回路 |
| JPS63140488A (ja) * | 1986-12-01 | 1988-06-13 | Mitsubishi Electric Corp | ダイナミツク・ランダム・アクセス・メモリ |
| JPS6446291A (en) * | 1987-08-13 | 1989-02-20 | Texas Instruments Japan | Bit line equalizing circuit |
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