KR940000613B1

KR940000613B1 - 반도체메모리회로장치

Info

Publication number: KR940000613B1
Application number: KR1019900018474A
Authority: KR
Inventors: 히로유키 모테기; 히데아키 우치다; 야스노리 구와시마
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치; 도시바 마이크로 일렉트로닉스 가부시키가이샤; 다케다이 마사다카
Priority date: 1989-11-15
Filing date: 1990-11-15
Publication date: 1994-01-26
Also published as: EP0432482A3; DE69024773T2; US5241506A; JPH03156795A; DE69024773D1; EP0432482B1; EP0432482A2; KR910010519A

Abstract

내용 없음.

Description

반도체메모리회로장치

제1도는 본 발명에 따른 1실시예의 회로도.

제2도는 본 발명에 따른 다른 실시예의 회로도.

제3도는 RAM셀 회로예.

제4도는 제1도 및 제2도에 있어서의 워드선의 등가회로모델.

제5도는 배선의 분포정수모델을 나타낸 도면.

제6도는 분포정수 RC회로의 과도특성을 나타낸 도면.

제7도는 종래예의 반도체메모리회로도.

제8도는 제7도에 있어서의 회로를 클록에 동기시켜 동작되었을 경우의 타이밍차트.

제9도는 제7도에 있어서의 회로를 인버터지연과 콘덴서에 의해 동작되도록 했을 경우의 회로도.

제10도는 제9도에 있어서의 타이밍차트

제11도는 종래기술에 있어서의 센스증폭기를 동작시키는 회로도.

제12도는 워드선의 저항(R)이 작을 때의 인버터에 의한 충방전모델을 나타낸 도면이다.

* 도면의 주요부분에 대한 부호의 설명

101 : RAM셀 106 : 드레인노드

109 : 센스증폭기 141,142 : 검출회로

151 : 인버터 WL1, WLn : RAM 셀측 워드선

DWL,DWL1,DWL2 : 더미워드선 T1, T4 : RAM 셀용 트랜지스터

T2 : 전송게이트용 트랜지스터 T5 : 센스동작용 트랜시스터

T6 : 프리차아지용 트랜지스터 BUS,: 버스선

[산업상의 이용분야]

본 발명은 반도체메모리회로장치에 관한 것으로, 특히 상보 MOS형 랜덤·억세스·메모리(통칭 RAM)를 갖춘 반도체회로장치에 관한 것이다.

[종래의 기술 및 그 문제점]

종래기술에 있어서의 몌모리(RAM)회로부를 제7도에, 또 이 메모리회로를 마이크로컴퓨터등이 내장된 동일한 반도체회로장치내에 내장시켜 마이크로컴퓨터등을 동작시키는 기본클록을 사용하고, 또한 마이크로 컴퓨터에 의해 RAM회로부의 독출동작이 제어되도록 했을 경우에 있어서의 각 신호의 타이밍차트를 제8도에 나타내었다.

또한, 제10도에는 독출동작을 빠르게 하기 위해 칩이네이블신호라고 하는 신호에 의해 제9도에 나타낸 바와 같은 인버터회로 지연이나 콘덴서로서 RAM을 동작시키는 각 신호를 작성하는 경우를 나타내었다.

이제, 제7도와 제8도를 이용하여 기본클록(ψ)을 사용해서 RAM회로부를 동작시켰을 때의 독출동작의 경우를 설명한다. 우선, 제7도중의 참조부호 A0~An은 어드레스신호이고, RAM셀(101)은 매트릭스형태로 m행×n열로 배치되어 있다. 또 회로(109)는 RAM셀 선택후, RAM셀에 의해 데이터가 1쌍의 버스선(BUS,)의 어느 한쪽에서 예컨대 저("L")레벨로 변화하기 시작했을 때 조기에 전위레벨을 "L"레벨로 확실하게 고정시키기 위한 센스증폭기회로부로서, 센스신호(SENSE)에 의해 동작가능하게 됨과 더불어 클록드인버터(Clocked inverter : 111)에 의해 데이터를 읽어들여 데이터 [Data(A)]로서 출력한다.

또한 회로(110)는 RAM셀(101)내에 데이터를 기입하기 위한 회로로서, 제어신호(Write) 및 기입데이터[Data(B)]가 입력된다. 트랜지스터(T6)는 버스선을 프리차아지시키기 위한 것으로, 제어신호에 의해 제어된다. 또한, 이네이블신호(Enable)는 어드레스(A0~An)신호가 변화하는 동안에 워드선(WL1~WLn)이 비선택으로 선택되는 것을 방지하기 위한 신호로서, 통상 칩이네이블신호등에 의해 작성되는 경우가 많다.

이제, 제8도에 있어서, 기본 클록(ψ)의 상승시에 어드레스(ADRESS)가 변화 및 확정되어 프리차아지신호가 "L"레벨에서 "H"(고)레벨로 변화하면 제7도의 버스선은 "H"레벨로 보존된다.

이어서 이네이블신호(Enable)가 "L"레벨에서 "H"레벨로 변화하면 N개의 NAND회로(102)중의 1개가 선택되어 워드선(WL1~WLn)내의 1개에 인버터 (103)에 의해 "H"레벨의 선택신호를 출력한다. 이 "H"레벨은 워드선을 형성하는 폴리실리콘배선을 거쳐 워드선의 말단까지 전달되어 간다.

그리고 워드선[WL(WL1~WLn중의 1개)]의 전위레벨이 트랜지스터(T2)의 문턱전압을 넘으면 제3도에 나타낸 바와 같이 RAM셀(101)내의 2개의 인버터출력[도면에서는 노드(120)가 "L"]중, "L"레벨을 출력하고 있는 노드(120)에 의해 게이트전극을 워드선으로 하는 트랜지스터(T2)를 통하여 버스선(BUS)측에 설치된 부하용량(C1)에 축적된 전하를 방전하기 시작한다.

이렇게 하여 버스선측은 "H"레벨을 보존하고, 버스선(BUS)측은 "L"레벨로 하강하기 시작하여 양쪽의 버스선전위에 차가 생긴 곳에서 센스증폭기(109)가 센스동작하여 버스선(BUS)측은 센스증폭기(109)에 의해 "H"레벨이 공급됨과 동시에 버스선(BUS)측은 "L"레벨로 급격히 변화하여 접지레벨로 된다. 그리하여 독출신호(ψread)에 의해 데이터(Data(A)]로서 독출될 수 있다.

이상 제8도에 나타낸 바와 같이 기본클록(ψ)을 사용하면 RAM회로부를 동작시키는 각 신호를 순차동작시킬 수 있어 유효하나, 동작이 클록에 의해 좌우되기 때문에 고속동작에는 매우 부적당하다.

제9도는 제7도의 RAM회로부를 고속동작시키기 위해 칩이네이블신호또는 칩셀렉트신호라고 하는 메모리동작을 가능(실행)하게 하는 신호에 의해 RAM회로의 독출동작에 필요한 각각의 신호를 인버터(141), NOR회로(142) 및 용량(C) 등에 의해 지연시켜 제작한 경우의 회로도이다.

이 회로에 있어서, 각각 제작된 RAM용 제어신호는 인버터(141)의 지연 및 콘덴서(C)등을 충방전시키는 시간으로 결정되므로 기본클록을 사용한 제8도 보다 고속동작이 가능하게 된다.

따라서 제8도의 기본블록(ψ)을 사용했을 경우에는 저속, 중속동작에 적당하고, 제9도와 같은 회로는 고속동작에 적당하다고 할 수 있으나, 제9도의 회로는 반도체회로장치의 전원전압이 변화하면 인버터(141)를 구성하는 트랜지스터의 온저항이 변화하고 용량(C)를 충방전시키는 시간도 변화하기 때문에 칩이네이블 신호의 상승에 각 신호로 변화할 때까지의 시간이 사용전원전압에 따라 대폭적으로 변화한다.

이 때문에 경우에 따라, 예컨대 워드선(WL1)이 선택된 경우, 트랜지스터(T2)를 온시키기 위한 "H"레벨이 워드선의 말단에 도달하기 전에 센스증폭기(109)가 센스동작을 해서 버스선(BUS)과 버스선에 전위차가 발생하지 않으면 그때의 동작노이즈 등의 영향을 받아 본래 버스선(BUS)측이 "L"레벨로 되어야 할 것이 "H "레벨로 되고, "H"레벨이 되어야 할 버스선측이 "L"레벨로 되어버리거나 한다.

또 이 워드선말단에 트랜지스터(T2)을 온시키는 레벨이 전달되어도 통상 센스증폭기의 출력버퍼능력이 커서 이 버스선(BUS)과 버스선의 레벨은 쉽게는 변화하지 않는다. 경우에 따라서는 트랜지스터(T2)를 매개로 RAM셀(101)내의 데이터가 변화되어 버리는 등의 문제도 발생한다.

이러한 경향은 RAM셀의 횡방향, 즉 m개측의 개수가 많아지면 제4b도에 나타낸 제4a도의 부분의 등가회로와 같이 워드선을 이루는 폴리실리콘배선저항(R')과 각 RAM셀의 전송게이트용량(CG) 및 그 외의 부유용량등이 너무 커지게 되어 워드선말단 가까이의 신호지연시간은 워드선(WL)이 갖는 시정수(τ=CR)가 지배적이 되어 워드선구동용 출력인버터(105)(제7도의 103에 해당)의 트랜지스터의 온저항을 작게 해도 신호지연시간은 빨라지지 않는다.

따라서 제9도에 있어서의 전압의존성을 갖는 회로와 워드선(WL)이 길어지는 대형의 RAM셀을 갖춘 메모리장치에서는 워드선의 신호지연과 제어신호와의 타이밍에 시간적 오차가 발생하거나 사용전원전압이 한정되는 등의 문제점이 있다.

제11도는 종래기술에 있어서, 워드선의 신호지연을 고려하여 NOR회로(130), 인버터(131)를 설치하고 센스증폭기(109)를 동작시켰을 경우의 회로도인데, n개의 워드선중에 선택된 1개를 검지하므로 NOR 회로(130)까지의 배선수가 많으며, 반도체회로장치에 있어서, 배선영역 및 NOR회로(130)등을 위한 상당한 면적을 필요로 한다.

또한, 워드선신호지연이 시정수(CR)등으로 결정되도록 되면 독출동작 및 기입동작종료시에 제10도중에 참조부호 T12로 나타낸 시간이 제9도의 회로의 경우와 같이 전압의존성이 있는 경우에는 T12의 시간이 너무 짧아서 워드선말단에 있어서 신호레벨이 "H"에서 "L"로 되지 않고, RAM셀(101)중의 전송게이트(T2)가 오프되지 않은 상태에서 프리차아지트랜지스터(T6)가 온되기 때문에 VDD 전원에 의해 버스선(BUS), 트랜지스터(T2), 트랜지스터(T1) 그리고 접지로의 전류패스가 일어난다. 이것은 RAM 1개에 한정되지 않으며 워드선말단에 가까운 쪽에서 상당한 전류패스가 발생하여 전원간의 관통전류의 증대 및 소비전류의 증대를 초래한다.

이상과 같이 종래의 반도체메모리회로장치에서는

① 마이크로컴퓨터등에 사용되는 기본클록(ψ)(제8도)을 사용하면 RAM동작을 클록으로서 제어하기 때문에 고속동작에 한계가 있어 고속동작에 부적당하고, 또 어떤 시스템에 있어서는 제어용 신호의 기초가 되는 클록이 꼭 존재한다고 할 수 없다.

②RAM회로부를 고속동작시키기 위해 제9도, 제10도와 같이 칩이네이블신호및 칩셀렉트신호등에 의해 인버터지연 및 드레인용량등으로 신호를 지연시켜 제어신호를 작성하면, 전원전압의 변화에 의해 인버터를 구성하는 트랜지스터의 온저항이 변화하여 신호지연에 변화를 일으킴에 따라 RAM회로부의 정상 동작범위가 전원전압의존성으로 되어 나타나 사용전원전압범위에 제한을 주는 경우가 있다.

③ RAM메모리용량이 대형화되고 폴리실리콘배선으로 이루어진 워드선이 길어지면 워드선으로 전달되는 신호지연은 워드선이 갖는 저항(R)과 그것에 연결된 게이트용량(C)등에 의해 결정되는 시정수(τ=CR)에 의해 결정되어 상기 ②에서 작성된 전압에 의해 변화하는 제어신호와는 관련성이 없어지게 되기가 쉽다.

④워드선을 이루는 폴리실리콘배선의 저항(R)과 워드선에 연결된 게이트용량 (C)등의 반도체회로장치 제조상의 오차(시정수 τ의 오차)와 제9도에 나타낸 회로중의 접합용량등의 제조상의 오차는 비례하지 않기 때문에 ③와 마찬가지로 정상 동작범위를 제한하는 경우가 있고, 이것은 반도체메모리회로장치에서 수율의 저하를 초래한다.

⑤ 제11도에 나타낸 각 워드선의 NOR논리를 취하면 NOR 회로(130)를 구성하기 위해 배선영역 및 논리회로 면적이 커진다.

⑥ 독출 및 기입동작 종료후, 워드선을 비선택 상태로 이행시킬 때에 워드선의 시정수가 크고, 또한 제11도에 있어서의 회로의 프리차아지신호가 빨리 이네이블상태로 되면 워드선말단부근의 RAM셀 데이터 독출용 전송게이트가 아직 오프되지 않아 관통 전류가 발생된다.

[발명의 목적]

본 발명은 상술한 문제점을 해결하기 위해 발명된 것으로, 이네이블신호에 의해 소망의 지연시간을 얻기위해 더미워드선을 사용함으로써 전원전압에 의존하지 않고, 또한 제조상의 오차에 강하며, 워드선이 갖는 시정수에 맞는 안정되고 확실한 동작을 하는 반도체메모리회로장치를 제공함에 그 목적이 있다.

[발명의 구성]

본 발명은 워드선이 선택된 것을 검지한 후, 센스증폭기를 동작시키기 위해 RAM셀내에 배선되어 있는 워드선과 같은 패턴, 같은 게이트를 갖춘 더미워드선을 워드선말단까지 설치한다. 그리고 최종단의 RAM셀 전송게이트부와 같은 트랜지스터(제1 트랜지스터)와 예컨대 접지전원사이에는 RAM셀내의 출력트랜지스터와 같은 W/L(W는 채널폭, L은 채널길이)을 갖는 트랜지스터(제2트랜지스터)를 직렬로 설치하고 그 게이트입력에는 이네이블신호를 이용한다. 또 상기 제1트랜지스터와 VDD 전원사이에는 상기 제2트랜지스터와는 극성이 다른 트랜지스터(제3트랜지스터)를 설치하고 그 게이트 입력에는 이네이블신호를 이용함으로써 제2트랜지스터와 제3 트랜지스터로 인버터가 구성되도록 한다. 그리고 이 인버터의 드레인부의 용량을 RAM측 버스선용량과 비슷하게 함으로써 상기 더미워드선과 RAM회로측 워드선이 같은 전파지연을 갖도록 조정하고, 상기 버스선에 상당하는 더미측 드레인용량을 예컨대 적게 조정한 만큼 상기 드레인전위는 빠르게 변화되므로 이 드레인전위를 검출하여 센스증폭기구동신호로서 사용한다.

또한, 워드선이 선택에서 비선택으로 확실하게 이행된 후에 프리차아지가 걸리도록 하기위해, 더미워드선을 1개 내지 2개, 또는 3개, 경우에 따라서는 1~3개의 중간적인 길이(α)의 더미워드선을 갖추도록 함으로써 예컨대 워드선의 배선저항이 커져서 워드선구동회로의 상승 또는 하강시간이 워드선이 갖는 시정수에 의해 결정되도록 되어도 워드선말단의 전송게이트가 오프로 될 때까지 더미측 워드선의 시정수를 RAM측 워드선의 갯수 또는 갯수+α(1개+α, 또는 2개+α)의 길이를 갖추도록 함에 의한 시정수의지연에 의해 프리차아지신호를 작성한다.

[작용]

RAM회로중의 워드선과 같은 형태, 같은 패턴을 갖도록 한 더미워드선을 설치하고, RAM회로중의 버스선에 상당하는 더미측 트랜지스터의 드레인용량을 워드선의 부하용량부근의 값, 예컨대 해당용량보다 조금 작게 설정함으로써 워드선의 신호가 말단까지 도달된 것을 빨리 검지하여 센스증폭기를 동작시킴에 의해 센스증폭기의 타이밍 오동작을 방지할 수 있음과 아울러 고속독출이 가능하게 된다.

또한, 독출/기입동작 종료후, RAM회로측 워드선이 선택에서 비선택(워드선말단의 전송게이트가 오프로된다)까지의 시간을 더미측 워드선의 갯수(길이)에 의해 프리차아지개시로 될 때까지 벌기 때문에 프리차아지트랜지스터로부터 전송게이트를 통하여 RAM셀내로 흐르는 관통전류를 방지할 수 있다.

[실시예]

이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.

제1도는 동실시예의 회로도인 바, 이것은 제7도 회로도와 대응된 경우의 예이므로 대응되는 부분에는 동일부호를 이용하고, 특징으로 하는 점의 설명을 하기로 한다.

제1도에 있어서, 신호(A0~An)는 m×n개의 매트릭스형태로 배치된 RAM셀 (101)의 워드선(WL1~WLn중의 어느것)을 선택하기 위한 어드레스신호, 참조부호 102는 이들 어드레스신호와 메모리부를 동작가능하게 하는 이네이블신호(Enable)를 디코드하는 NAND 게이트, 103은 버퍼로 이루어진 인버터이다.

또, 이 회로에서는 NAND회로(102)와 게이트입력수가 같게 되어 신호 (Enable)에 의해 출력이 결정되는 NAND 회로(104)와, 또 인버터(103)와 같은 트랜지스터능력을 가진 인버터(105), 또한 워드선(WL1~WLn)과 같은 형태이며 셀용 전송게이트(T2)와 같은 트랜지스터(T2)가 배치된 더미워드선(DWL)이 설치되고, 이 더미워드선말단의 트랜지스터(T2)는 RAM셀(101)내의 트랜지스터(T1)와 같은 W/L을 가지며, 신호(Enable)를 게이트입력으로 하는 트랜지스터(T1)가 접지와의 사이에 직렬로 배치됨과 더불어 다른 쪽에는 극성이 다른 트랜지스터(T3)가 설치되는 바, 이쪽 트랜지스터(T3)도 게이트입력을 신호(Enable)로 하여 인버터(151)를 구성하여 배치되어 있다. 또한 상기 인버터(151)의 드레인(106)에는 메모리셀의 버스선상에 접항용량등에 의해 형성되는 부유용량(C1)의 1/a배(a는 「1」에 가까운 값) 또는 같거나 a배의 용량(C2)이 접속되어있으며, 이 드레인(106)의 전위변화를 검출하여 센스증폭기 (109)를 동작시키기 위한 인버터(107), RAM의 버스선(BUS)과 버스선을 프리차아지시키는 트랜지스터(T6), RAM셀내에 데이터를 기입하기 위한 기입회로(110), 버스선에 의해 데이터를 독출하는 클록드인버터(Clocked inverter ; 111)가 구비되어 있다.

이제, 제1도의 회로에 있어서, 어드레스신호(A0~An)가 결정된 후 이네이블신호(Enable)도 "H"레벨로 되어 독출동작을 개시하면 워드선(WL1~WLn)중의 1개가 어드레스신호(A0~An)의 값에 의해 선택되어 인버터(103)에 의해 워드선선택신호인 "H"레벨의 신호를 RAM셀의 X방향으로 전달하기 시작한다. 그리고 제3도에 나타낸 워드선말단의 RAM셀(101)내의 노드(120)가 "L"(접지레벨), 노드(121)가 "H"(VDD레벨)상태에서 데이터를 보존하고 있다고 한다면, 워드선이 선택됨에 의해 트랜지스터(T2)가 온되어 독출전에 "H"레벨인 VDD레벨로 프리차아지되어 있던 버스선(BUS)과 버스선중의 버스선(BUS)측이 온되어 있던 트랜지스터(T2)를 통하여 "H"레벨에서 "L"레벨로 방전을 개시한다.

그리고 버스선(BUS)과 버스선의 전위에 차가 발생하였을때, 버스선 (BUS)과 버스선을 입력으로 하는 제1도의 센스증폭기(109)가 센스동작하게 되면 버스선(BUS)측의 전위를 보다 확실한 "L"레벨인 접지레벨로 끌어내린다. 이제, 제1도에 나타낸 워드선(WL1~WLn)과 같은 패턴, 같은 게이트용량, 같은 저항값을 갖는 더미워드선(DWL)을 배치하고, 최종단의 트랜지스터(T2)에는 RAM셀내의 트랜지스터(T1)와 같은 W/L을 가지며, 이네이블신호(Enable)를 게이트입력으로 하는 트랜지스터(T1)를 접지와의 사이에 직렬로 배치하고, 다른 쪽에는 극성이 다른 트랜지스터(T3)을 설치하여 게이트입력을 이네이블신호(Enable)로 함으로써 인버터(151)를 구성하고, 그 드레인(106)에는 메모리셀의 버스선(BUS)상에 접합용량등에 의해 형성되는 부유용량(C1)의 1/2배의 용량을 갖는 용량(C2)을 접속시킨다고 하면 이네이블신호(Enable)가 "L"→"H"로 되었을 때부터의 NAND회로 (102와 104)의 하강시간(tf)("H"→"L") 및 인버터(103와 105)의 상승시간(tr)("L"→"H")은 서로 같아진다. 또한 RAM회로측 워드선(WL1→vn)과 같은 형태, 같은 길이,같은 트랜지스터(T2)가 설치된 더미워드선(DWL)을 설치함으로써 인버터(103 및 105)에 의해 전달되는 신호의 전파지연은 같아지고, 워드선말단에 있어서의 RAM셀(101)중의 트랜지스터(T2)의 게이트전위변화와 더미워드선(DWL)의 말단의 트랜지스터(T2)의 게이트전위변화는 이네이블신호 성립시부터 완전히 같게 변화하기 때문에 RAM셀내의 트랜지스터(T1와 T2)에 흐르는 전류와 더미워드선(DWL)말단의 트랜지스터(T1와 T2)에 흐르는 전류는 「포화영역 VGS-VTH≤VDS」라고 하는 MOS형 트랜지스터의 영역에 있어서는, 같은 전하량을 방전하며, 부하용량(C2)을 버스선(BUS)에 접속된 부하용량의 1/2배로 한다면 RAM셀내에서 트랜지스터(T1와 T2)에 의해 방지되어 버스선(BUS)의 전위변화가 △V1인 것에 비하여 부하용량이 1/2인 더미워드선측의 전위변화는 2×△V1이 된다.

단, 이 2×△V1은 드레인전압의 존성이 시작되는 VGS-VTH>VDS의 비포화영역으로 노드(106)가 돌입하면 비례하지 않게 되나, 그래도 더미측의 노드(106)의 변화량이 버스선(BUS)의 전위보다 크게 변화하고 있는 것에는 변화가 없으며, 상기 노드(106)의 전위를 빠르게 검지함으로써 RAM회로측 워드선말단까지 트랜지스터(103)의 출력신호가 전달되고, 전송게이트(T2)가 온되어 버스선(BUS)의 전하가 방전됨에 따라 버스선(BUS와 BUS)의 전위레벨에 차가 발생하기 시작하는 것을 의미하는 바, 노드(106)의 전위레벨을 검지함으로써 센스증폭기를 센스동작시키기 위한 타이밍신호로서 사용할 수 있음에 따라 센스증폭기의 타이밍 오동작을 방지할 수 있다. 또 이것은 반도체회로제조상, 상기 워드선을 구성하는 폴리실리콘의 저항 또는 트랜지스터의 게이트용량 등에 오차가 있어도 RAM회로측 워드선(WL)과 더미워드선(DWL)에도 마찬가지로 오차가 생기므로 센스증폭기동작타이밍이 잘못되는 일은 없다. 또한, 제9도의 인버터나 콘덴서지연등으로 작성된 제어신호회로계에 보이는 전압이 존성도 배제할 수 있다.

제2도는 본 발명의 다른 실시예이다. 이 제2도에 있어서, 제1도와 같이 신호(A0~An)는 어드레스신호를 나타나며, 또한 RAM셀(101)이 m×n 개의 매트릭스형태로 배치되어 있다. 그리고 제1도와 같이 RAM회로측과 같은 형태, 같은 길이를 갖는 더미워드선이 2개 배치되어 있고,도중에 인버터(143와 115)가 삽입배치되어 있다.

제2도에 나타낸 바와 같이 RAM셀의 X방향, 즉 m×n을 이루는 매트릭스의 m이 커지면 워드선을 이루는 폴리실리콘의 저항(R)과 전송게이트(T2) 또는 배선부유용량이 커지고, 출력인버터(105)의 트랜지스터의 온저항(R0)보다 폴리실리콘의 배선저항(R)이 커지면 워드선말단에 전달되는 트랜지스터(105)의 전파지연은 워드선이 갖는 시정수(τ=CR)에 의해 결정된다. 일반적으로 RAM의 워드선은 같은 형태를 가진 RAM셀(101)이 m개 배치되므로 제4도에 나타낸 바와 같이 워드서을 이루는 폴리실리콘의 배선저항(R')과부하용량의 주가 되는 게이트용량(CG)이 같은 분포로 균등배치된 것과 같게 되어 제6도의 참고문헌(「초고속 MOS디바이스」P255, 배풍관발행, 스가노 타쿠오감수, 가오루 야마후편) 등에 서술된 바와 같이 등분포 모델에 있어서의 신호지연은

로서 표현되는바, 최초의 n=2(n은 워드선의 분포정수적 분할량, 여기에서는 워드선을 2분할 하는 것을 의미한다)까지 상당한 근사로 되기 때문에

어도 상당한 정도(精度)로 나타낼 수 있다. 이 (1),(2)식의 산출의 기본이 된 배선의 분포정수모델을 제5도에, (1)식에 있어서의 분포정수 RC회로의 과도특성을 제6도에 나타내었다.

이제, 제2도에 있어서, 독출동작 또는 기입동작이 기입동작이 종료되어 스탠바이상태로 되기 위해 이네이블신호(Enable)가 "H"→"L"로 변화되었다고 하면, RAM회초측 워드선말단과 인버터(143)의 게이트입력으로 전위의 전파지연(이 경우 "H"→"L")은 같으므로 여기에서 인버터(143)회로의 문턱전압(VTH)을 V0/V=0.5, 즉 1/2V로 설계했다고 하면 제1식을 간략한 제(2)식과 제6도에 의해 V/V0에 0.5를 대입하여

(t/RC=0.3788)을 구하여 이것을 제6도에 나타내었다.

또한, 제2도에 나타낸 회로의 전원전압 VDD=5V인 전송게이트(T2)의 문턱전압 VTH=0.9[V]로 하면 워드선말단의 전송게이트가 온에서 오프로 되기 위한 전압변화분은 5-0.9=4.1[V]가 필요하므로 마찬가지로 (2)식을 이용하여 시간을 산출하면

가 되고

가 된다.

이상으로부터 제2도에 있어서, 신호(Enable)가 "H"→"L"로 되어 더미워드선 (DWL)말단의 전위가 1/2·VDD가 될 때까지의 시간은 (3)식에 의해 0.3788RC을 필요로 하며, 1/2·VDD로 된 곳에서 인버터(143) 및 인버터(115)의 출력레벨이 변화하여 첫번째 워드선에 잇따라 2번째 워드선도 마찬가지로 "H"→"L"로 변화하는데에 0.3788RC의 시간을 요하므로[단, NOR회로(141)도 같은 1/2VDD의 문턱전압(VTH)을 갖는 것으로 한다]

0.3788RC×2=0.7576RC………………………………………………………(5)가되고, 상기 (4)식과 비교하여

(0.7929-0.7576)RC=0.0353RC………………………………………………(6)만큼 프리차아지 개시할 때까지의 지연이 충분하지 않은, 즉 차아지개시가 너무 빠르지만,도중의 인버터(143,115,142) 또는 NOR회로(141)의 지연 및 배선지연에서 보충도 가능하고, 또, 워드선 2개에 의해 발생되는 (5)식의 지연량에 있어서 전송게이트(T2)에 걸리는 게이트바이어스전위는 이 트랜지스터(T2)의 문턱전압에 상당히 근접해 있어 관통전류는 적다. 이와 관련하여 (2)식의 t/RC=0.7576을 대입하면 V/V0=0.8036이 되고 VDD=5[V]를 대입하면 V=4.02[V]가 되어 트랜지스터(T2)가 오프될 때까지 약 0.1[V]정도인 것을 알 수 있다.

또한, (4)식/(3)식=2.0931이 되어 더미워드선이 3개 있으면 확실히 RAM회로측 워드선말단의 트랜지스터(T2)가 오프가 되고나서 프리차아지 되는 것이 가능함을 의미한다.

또한, 전원전압이 낮아지면 갯수는 적어져서, 예컨대 전원전압 VDD=3[V], 트랜지스터(T2)의 문턱전압을 0.9[V]로 하면 (2)식에 의해

이 되고

t1RC=0.5858(t=0.5858RC)………………………………………(8)

을 얻는다. 따라서

(8)식/(3)식=1.546개…………………………………………………(9)

가 되어 더미워드선이 1개로 적으면 좋다는 것을 알 수 있다. 또, 실제로는 인버터(143)의 문턱전압(VTH)을 1/2VDD→0.6VDD로 높임으로써 (3)식의 값을 크게 할 수 있어, (8)식/(3)식=X 개에 의해 산출할 수 있는 워드선의 전체길이를 짧게 하는 것되 가능하다.

또한, 상기 더미워드선을 사용하면 워드선을 구성하는 폴리실리콘의 저항(R) 또는 트랜지스터의 게이트용량이 반도체회로장치의 제조상 오차가 있어도 RAM회로측 워드선과 더미워드선이 같은 저항과 용량을 갖기 때문에 아무런 문제가 없다.

또한, 제1도의 경우와 같이 인버터나 콘덴서등을 사용한 제9도의 회로에 있어서의 전압의존성등의문제를 해결할 수 있다.

여기에서 더미워드선(DWL1, DWL2)을 이용한 제2동의 실시예의 있어서, 워드선을 구성하는 폴리실리콘의 저항(R)이 작은 경우, 즉 m의 수가 적고 시정수가 적은 경우에 있어서도 전혀 문제가 없는 경우에 대해 설명한다.

제4도에 도시된 워드선의 저항(R)이 매우 작고, RAM셀(101)의 전송게이트등으로 이루어진 용량만으로 워드선의 상승시간(tr), 하강시간(tf)이 결정된다고 하면,제4도는 제12도(b)에 도시된 COMS인버터의 충방전모델[제12도(a)는 이상적인 경우의 CMOS인버터의 입출력파형도](참고문헌 : 실천입문시리즈「COMS회로의 사용방법(I)」스즈키 야쥬니저, 공업조사회발행)과 같아져서 제12도(b)에 있어서의 과도응답(tr,tf)은 다음에 나타낸 (10)식이 된다.

여기에서 t2는전원전압(V0)에 의해 접지레벨에 도달할 때까지의 시간, V_THN은 전송게이트(T2)가 갖는 문턱전압, V_OUT은 워드선의 전압전위에 상당하고, C_OUT은 워드선이 갖는 모든 부하용량, K_N은 인버터의 N 채널형 트랜지스터가 갖는 정수이다.

여기에서 제2도의 신호(Enable)가 "H"→"L"로 변화하고 인버터(143)와 NOR회로(141)의 회로(VTH)가 1/2·VDD(=1/2·V0)일때, 또 전원전압 VDD=5[V], 트랜지스터(T2)의 문턱전압 VTH=0.9[V], 인버터(105)와 인버터(103)의 W/L가 같을때 인버터(143)가 "H"→"L"로 변화하여 1/2VDD에 도달할 때까지의 시간은 (10)식에 V0=5[V], V_THN=0.9[V], V_OUT=2.5[V]를 대입하면

…………………………………………………………………………………………………(11)

이 되고, 한편, RAN회로측의 트랜지스터(T2)가 온→오프로 될 때까지의 시간은 V_OUT=0.9[V]로 될 때까지의 시간이므로

…………………………………………………………………………………………………………(12)

이 되며, (11)식에 나타낸 값은 워드선 1개의 방전시간이므로, 2개째도 같은 트랜지스터 능력을 갖게 함으로써 같은 방전시간을 가지므로

0.1540 C_OUT/K_N×2=0.3080 C_OUT/K_N………………………………………(13)이 되고 2개의 워드선이 설치됨으로써 RAM회로측의 전송게이트(T2)가 오프로 될 때까지 프리차아지시간을 벌 수 있어 더미워드선을 사용한 제2도의 회로를 이용해도 아무런 문제가 없음을 알 수 있다. 따라서 더미워드선을 이용한 쪽이 프로세스의 오차나 전압의존성 및 시정수가 클때등에 유효하다.

한편, 본 발명은 상기 실시예에만 한정되는 것이 아니라 여러 가지로 응용이 가능하다. 예컨대 본 발명에 있어서는, 제1도와 제2도의 회로를 조합하여 각각을 같은 반도체메모리회로장치에 내장시켜 사용하면 보다 프로세스의 오차에 강하고 전원전압의 존성이 적은 이점을 갖춘 양호한 RAM회로를 실현할 수 있다. 또 이 RAM회로를 동일칩내에 CPU등과 더불어 내장시킨 1칩마이콤 구성으로 할 수도 있다. 또 본 발명의 더미워드선은 RAM셀측의 워드선과 완전히 같은 구성으로 하지 않고 등가의 CR시정수를 갖는 것으로 해도 좋다.

[발명의 효과]

이상 상술한 바와 같이 본 발명에 의하면, 더미워드선을 이용함으로써 워드선이 가진 시정수가 클 경우 또는 반도체메모리회로장치의 제조상에 있어서의 시정수를 구성하는 저항(R)과 콘덴서(C)의 오차에 대해, 또한 전원전압의 존성에 대해 양호한 센스증폭기의 동작타이밍 및 버스선으로의 프리차아지가 가능하고, 관통전류를 방지할 수 있는등의 효과가 있다.

Claims

복수의 행과 복수의 열에 의한 매트릭스상에 배치된 랜덤·억세스·메모리(통칭 RAM)을 갖추고, 상기 RAM의 독출동작시에 있어서의 센스증폭기의 동작을 가능하게 하는 구성으로서, 상기 RAM의 각 메모리셀선택용 워드선과 같은 형태를 가지며 또한 같은 트랜지스터를 갖춘 더미워드선(DWL)을 설치하고, 이 더미워드선(DWL)의 말단의 RAM셀 데이터를 독출하는 전송게이트부와 같은 제1트랜지스터(T2)에는 상기 메모리셀중의 출력트랜지스터와 크기가 같은 제2트랜지스터(T1)를 상기 제1트랜지스터(T2)와 제1전원사이에 직렬로 배치함과 더불어 상기 1트랜지스터(T2)와 제2전원사이에 제2트랜지스터(T1)와 극성이 다른 제3트랜지스터(T3)를 설치하는 한편, 상기 제 2트랜지스터(T1)와 제3트랜지스터(T3)의 게이트입력신호로서 메모리동작을 가능하게 하는 이네이블신호(Enable)를 입력시킴으로써 인버터를 형성하고, 이 인버터의 드레인이 되는 상기 제1트랜지스터(T2)와 제3트랜지스터(T3)의 접속부에 용량(C2)를 설치하는 바, 이 용량(C2)은 상기 더미워드선(DWL)이 선택되어 충전 또는 방전을 개시했을 때부터 상기 드레인부의 전위변화를 검출할 때까지의 시간을 조정하는 것으로 상기 드레인전위에 의해 검출된 신호로 상기 RAM의 센스증폭기를 동작시키는 구성이 구비되어 있는 것을 특징으로 하는 반도체메모리회로장치.
복수의 행과 복수의 열에 의한 매트릭스형태로 RAM셀이 배치된 RAM을 갖추고, 독출동작 또는 기입동작종료후의 RAM의 버스선을 프리차아지시키는 신호작성회로로서, 상기 각 RAM셀을 선택하는 워드선과 같은 형태를 갖추고 또한 같은 트랜지스터를 갖춘 더미워드선(DWL1, DWL2)을 1개 내지 복수개 설치하고, 이 더미워드선 (DWL1, DWL2)의 말단에 워드선이 비선택으로 된 것을 검출하기 위한 검출 회로(115,141~143)를 설치하여, 이검출회로출력을 RAM의 버스선을 프리차아지시키기 위한 신호로서 사용하는 것을 특징으로 하는 반도체메모리회로장치.