JP3049102B2 - ダイナミックｒａｍ - Google Patents
ダイナミックｒａｍInfo
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Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックＲＡＭに
関し、更に詳しくは、選択されたダイナミックメモリセ
ルの信号を各コラム毎のビット線にラッチするセンスア
ンプを備えたダイナミックＲＡＭ（ランダムアクセスメ
モリ）に関する。
関し、更に詳しくは、選択されたダイナミックメモリセ
ルの信号を各コラム毎のビット線にラッチするセンスア
ンプを備えたダイナミックＲＡＭ（ランダムアクセスメ
モリ）に関する。
【０００２】ダイナミックＲＡＭでは、アドレスの入力
から各メモリセルのデータの出力迄のアクセス時間をで
きるだけ短くして高速作動を可能とするための努力が払
われている。高速作動が可能なダイナミックＲＡＭの一
つの形式として、ロウアドレスを固定し、コラムアドレ
スの入力のみで連続的にメモリセルのアクセスを可能と
するものがある。この形式のダイナミックＲＡＭでは、
各コラム毎にセンスアンプを設け、選択されたメモリセ
ルの信号をこのセンスアンプでビット線にラッチした後
のコラムの選択がスタティック形式に行なわれる。
から各メモリセルのデータの出力迄のアクセス時間をで
きるだけ短くして高速作動を可能とするための努力が払
われている。高速作動が可能なダイナミックＲＡＭの一
つの形式として、ロウアドレスを固定し、コラムアドレ
スの入力のみで連続的にメモリセルのアクセスを可能と
するものがある。この形式のダイナミックＲＡＭでは、
各コラム毎にセンスアンプを設け、選択されたメモリセ
ルの信号をこのセンスアンプでビット線にラッチした後
のコラムの選択がスタティック形式に行なわれる。
【０００３】
【従来の技術】図１及び２を参照して上記形式のダイナ
ミックＲＡＭについて説明する。図１及び２は夫々、ダ
イナミックＲＡＭの回路略図及びブロック図であり、い
ずれも本発明の実施例及び従来のダイナミックＲＡＭの
構成を説明するための図である。
ミックＲＡＭについて説明する。図１及び２は夫々、ダ
イナミックＲＡＭの回路略図及びブロック図であり、い
ずれも本発明の実施例及び従来のダイナミックＲＡＭの
構成を説明するための図である。
【０００４】図１及び図２に示したように、メモリアレ
イ１は、コラム及びロウ毎に配列される多数のメモリセ
ルを備え、ロウアドレスを入力されるロウデコーダ８に
よって選択されるワード線ＷＬ１〜ＷＬｎによって一つ
のロウが選択され、更に、コラムアドレスを入力される
コラムデコーダ９からの信号によって一つのコラムが選
択される。
イ１は、コラム及びロウ毎に配列される多数のメモリセ
ルを備え、ロウアドレスを入力されるロウデコーダ８に
よって選択されるワード線ＷＬ１〜ＷＬｎによって一つ
のロウが選択され、更に、コラムアドレスを入力される
コラムデコーダ９からの信号によって一つのコラムが選
択される。
【０００５】読出し時においてロウアドレスが入力され
ると、各コラムにおいて当該ロウに配されるメモリセル
が、ワード線ＷＬ１〜ＷＬｎのＨレベルへの移行によっ
て当該ビット線対の一方と導通し、このメモリセルのデ
ータがビット線対２、２’にラッチされる。次にコラム
アドレスが入力されると、選択されたコラムのビット線
対２１、２１’が、コラムゲート４１の導通を介してデ
ータ線５、５’と導通し、これによって選択されたメモ
リセルのデータは、ビット線対２１、２１’及びデータ
線５、５’を介して伝達され、メインアンプ７によって
読み取られる。
ると、各コラムにおいて当該ロウに配されるメモリセル
が、ワード線ＷＬ１〜ＷＬｎのＨレベルへの移行によっ
て当該ビット線対の一方と導通し、このメモリセルのデ
ータがビット線対２、２’にラッチされる。次にコラム
アドレスが入力されると、選択されたコラムのビット線
対２１、２１’が、コラムゲート４１の導通を介してデ
ータ線５、５’と導通し、これによって選択されたメモ
リセルのデータは、ビット線対２１、２１’及びデータ
線５、５’を介して伝達され、メインアンプ７によって
読み取られる。
【０００６】アクティヴ負荷回路６は、Ｎチャネルトラ
ンジスタＱ８，Ｑ９として構成され、読出し時にＨレベ
ルとなる信号φＲによってオンとなり、高電位電源ＶＣ
Ｃとデータ線５、５’とを導通させる。アクティヴ負荷
回路６をＮチャネルトランジスタとしたことにより、デ
ータ線５、５’はＨレベルの電位をＮチャネルトランジ
スタのしきい値（スレッシュホールド電圧）によって抑
えられる。またＬレベルとなっている一方のビット線と
導通しているデータ線は、アクティヴ負荷回路を構成す
るトランジスタＱ８またはＱ９と、Ｑ６（Ｑ７）及びＱ
３（Ｑ５）との直列オン抵抗の比で決まるレベルに制限
される。その電位振幅を小さく制限されるため、寄生容
量の大きなデータ線５、５’がＨレベルとＬレベルとの
間で双方向に移行するとき、その移行が早められ信号読
出し期間が短縮される。
ンジスタＱ８，Ｑ９として構成され、読出し時にＨレベ
ルとなる信号φＲによってオンとなり、高電位電源ＶＣ
Ｃとデータ線５、５’とを導通させる。アクティヴ負荷
回路６をＮチャネルトランジスタとしたことにより、デ
ータ線５、５’はＨレベルの電位をＮチャネルトランジ
スタのしきい値（スレッシュホールド電圧）によって抑
えられる。またＬレベルとなっている一方のビット線と
導通しているデータ線は、アクティヴ負荷回路を構成す
るトランジスタＱ８またはＱ９と、Ｑ６（Ｑ７）及びＱ
３（Ｑ５）との直列オン抵抗の比で決まるレベルに制限
される。その電位振幅を小さく制限されるため、寄生容
量の大きなデータ線５、５’がＨレベルとＬレベルとの
間で双方向に移行するとき、その移行が早められ信号読
出し期間が短縮される。
【０００７】上記形式のダイナミックＲＡＭにおいて
は、一般に、低消費電力及び高集積化を考慮して、セン
スアンプ３１、コラムゲート４１及びアクティヴ負荷回
路６を構成する各トランジスタにはＭＯＳトランジスタ
が採用される。この内センスアンプ３１を構成するＭＯ
ＳトランジスタＱ２〜Ｑ５については、できるだけ微小
の電圧を検出可能とするためそのチャネル長が長く形成
され、一方、コラムゲート４１及びアクティヴ負荷回路
６を構成する各ＭＯＳトランジスタＱ６〜Ｑ９について
は、駆動能力をできるだけ高めるためそのチャネル長が
短く形成されている。
は、一般に、低消費電力及び高集積化を考慮して、セン
スアンプ３１、コラムゲート４１及びアクティヴ負荷回
路６を構成する各トランジスタにはＭＯＳトランジスタ
が採用される。この内センスアンプ３１を構成するＭＯ
ＳトランジスタＱ２〜Ｑ５については、できるだけ微小
の電圧を検出可能とするためそのチャネル長が長く形成
され、一方、コラムゲート４１及びアクティヴ負荷回路
６を構成する各ＭＯＳトランジスタＱ６〜Ｑ９について
は、駆動能力をできるだけ高めるためそのチャネル長が
短く形成されている。
【０００８】
【発明が解決しようとする課題】一般に半導体装置の製
造時において温度等のプロセス条件を常に一定に保つこ
とは困難であり、このプロセス条件の差異により、各回
路要素の特性にバラツキが生ずる。従って、上記形式の
ダイナミックＲＡＭについても、プロセス条件の変動に
より、その回路要素の特性がバラツキを有するという問
題がある。
造時において温度等のプロセス条件を常に一定に保つこ
とは困難であり、このプロセス条件の差異により、各回
路要素の特性にバラツキが生ずる。従って、上記形式の
ダイナミックＲＡＭについても、プロセス条件の変動に
より、その回路要素の特性がバラツキを有するという問
題がある。
【０００９】例えばアクティヴ負荷回路６を構成するＭ
ＯＳトランジスタＱ８、Ｑ９のチャネル長が短く形成さ
れる場合には、このダイナミックＲＡＭではバス線５、
５′の振幅が小さくなってメインアンプ７での誤作動の
おそれが大きくなり、逆の場合には、バス線５、５′の
振幅が大きくなりバス線のレベル移行が遅くなって高速
作動が行なわれず、いずれもダイナミックＲＡＭの基本
的な性能に影響を及ぼす。
ＯＳトランジスタＱ８、Ｑ９のチャネル長が短く形成さ
れる場合には、このダイナミックＲＡＭではバス線５、
５′の振幅が小さくなってメインアンプ７での誤作動の
おそれが大きくなり、逆の場合には、バス線５、５′の
振幅が大きくなりバス線のレベル移行が遅くなって高速
作動が行なわれず、いずれもダイナミックＲＡＭの基本
的な性能に影響を及ぼす。
【００１０】本発明は、上述の従来のダイナミックＲＡ
Ｍの問題に鑑み、製造時におけるプロセス条件等の差異
にも拘らず、製造される個々のダイナミックＲＡＭ毎に
データ線の電位振幅が異なることなく、高速性及び信号
伝達の正確性についての障害が生じないで所定の性能が
維持されるダイナミックＲＡＭを提供することを目的と
する。
Ｍの問題に鑑み、製造時におけるプロセス条件等の差異
にも拘らず、製造される個々のダイナミックＲＡＭ毎に
データ線の電位振幅が異なることなく、高速性及び信号
伝達の正確性についての障害が生じないで所定の性能が
維持されるダイナミックＲＡＭを提供することを目的と
する。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明のダイナミックＲＡＭは、メモリセルに記憶
された情報を読み出すためのビット線対と、該ビット線
対と低電位電源との間にそれぞれ設けられた一対の第１
の電界効果トランジスタを含み、該ビット線対に読み出
された情報を増幅するためのセンスアンプと、データ線
対と、高電位電源と前記データ線対の間に設けられ、リ
ード制御信号に応答して導通する一対の第２の電界効果
トランジスタを含むアクティヴ負荷回路と、前記データ
線対と前記ビット線対との間に設けられ、コラム選択信
号に応答して導通する一対の第３の電界効果トランジス
タからなるコラムゲートとを有し、前記データ線対の一
方が低論理レベルの時、前記一対の第１、第３及び第２
の電界効果トランジスタのうちそれぞれ前記データ線対
の一方に対応する側の電界効果トランジスタを介して、
前記低電位電源と前記高電位電源間に電流パスが構成さ
れるダイナミックＲＡＭにおいて、前記一対の第１、第
２及び第３の電界効果トランジスタのチャネル長が、実
質的に相互に等しく形成されていることを特徴とするも
のである。
め、本発明のダイナミックＲＡＭは、メモリセルに記憶
された情報を読み出すためのビット線対と、該ビット線
対と低電位電源との間にそれぞれ設けられた一対の第１
の電界効果トランジスタを含み、該ビット線対に読み出
された情報を増幅するためのセンスアンプと、データ線
対と、高電位電源と前記データ線対の間に設けられ、リ
ード制御信号に応答して導通する一対の第２の電界効果
トランジスタを含むアクティヴ負荷回路と、前記データ
線対と前記ビット線対との間に設けられ、コラム選択信
号に応答して導通する一対の第３の電界効果トランジス
タからなるコラムゲートとを有し、前記データ線対の一
方が低論理レベルの時、前記一対の第１、第３及び第２
の電界効果トランジスタのうちそれぞれ前記データ線対
の一方に対応する側の電界効果トランジスタを介して、
前記低電位電源と前記高電位電源間に電流パスが構成さ
れるダイナミックＲＡＭにおいて、前記一対の第１、第
２及び第３の電界効果トランジスタのチャネル長が、実
質的に相互に等しく形成されていることを特徴とするも
のである。
【００１２】
【作用】センスアンプ、コラムゲート及びアクティヴ負
荷回路の各電界効果トランジスタのチャネル長が、実質
的に相互に等しく形成されるとした構成により、プロセ
ス条件の変動により、これらのトランジスタのチャネル
長にバラツキが発生しても、各トランジスタのオン抵抗
が一定の比率で変動することとなり、このためデータ線
の電位振幅が一定に保たれ、個々のダイナミックＲＡＭ
毎にデータ線の電位振幅が変動することはない。
荷回路の各電界効果トランジスタのチャネル長が、実質
的に相互に等しく形成されるとした構成により、プロセ
ス条件の変動により、これらのトランジスタのチャネル
長にバラツキが発生しても、各トランジスタのオン抵抗
が一定の比率で変動することとなり、このためデータ線
の電位振幅が一定に保たれ、個々のダイナミックＲＡＭ
毎にデータ線の電位振幅が変動することはない。
【００１３】
【実施例】図１を参照して説明する。同図において、メ
モリアレイ１は、図示した一つのコラムに多数のメモリ
セル１１〜１ｎを備え、更に、このコラムと同様の多数
のコラムを備えている。各メモリセル１１〜１ｎは、論
理信号のレベル”Ｈ”又は”Ｌ”を蓄積電荷による電圧
信号として記憶するコンデンサＣ１１〜Ｃ１ｎと、多数
のワード線ＷＬ１〜ＷＬｎのいずれか一つのＨレベルに
よって導通し、コンデンサＣ１１〜Ｃ１ｎ上に記憶され
た電圧信号をどちらか一方のビット線２１、２１′に伝
達するＮチャネルトランジスタＱ１１〜Ｑ１ｎとから構
成される。
モリアレイ１は、図示した一つのコラムに多数のメモリ
セル１１〜１ｎを備え、更に、このコラムと同様の多数
のコラムを備えている。各メモリセル１１〜１ｎは、論
理信号のレベル”Ｈ”又は”Ｌ”を蓄積電荷による電圧
信号として記憶するコンデンサＣ１１〜Ｃ１ｎと、多数
のワード線ＷＬ１〜ＷＬｎのいずれか一つのＨレベルに
よって導通し、コンデンサＣ１１〜Ｃ１ｎ上に記憶され
た電圧信号をどちらか一方のビット線２１、２１′に伝
達するＮチャネルトランジスタＱ１１〜Ｑ１ｎとから構
成される。
【００１４】センスアンプ３１は、センスアンプ電源ラ
インＰＳＡ、ＮＳＡによって駆動される二組のＣＭＯＳ
トランジスタ３２、３３を備え、各ＣＭＯＳトランジス
タ３２、３３は、夫々の共通に接続されたゲートが、他
方のＣＭＯＳトランジスタ３３、３２のソース・ドレイ
ン路の直列接続ノードｎ２、ｎ１に接続されると共に、
各一方のビット線２１′、２１に接続されている。セン
スアンプ電源ラインＰＳＡ及びＮＳＡは、リセット期間
において夫々高電位及び低電位電源の各電位ＶCC及びＶ
SSの１／２の電位に保持され、読出し期間において夫々
ほぼ高電位ＶCC及び低電位ＶSSレベルに移行する。
インＰＳＡ、ＮＳＡによって駆動される二組のＣＭＯＳ
トランジスタ３２、３３を備え、各ＣＭＯＳトランジス
タ３２、３３は、夫々の共通に接続されたゲートが、他
方のＣＭＯＳトランジスタ３３、３２のソース・ドレイ
ン路の直列接続ノードｎ２、ｎ１に接続されると共に、
各一方のビット線２１′、２１に接続されている。セン
スアンプ電源ラインＰＳＡ及びＮＳＡは、リセット期間
において夫々高電位及び低電位電源の各電位ＶCC及びＶ
SSの１／２の電位に保持され、読出し期間において夫々
ほぼ高電位ＶCC及び低電位ＶSSレベルに移行する。
【００１５】ビット線対２１、２１’は、コラム選択信
号ＣＬＳｍによって導通するコラムゲート４１の一対の
ＮチャネルトランジスタＱ６、Ｑ７を介してデータ線
５、５’と導通し、データ線５、５’は、各コラムゲー
トを介して各ビット線対と導通可能であると共に、メイ
ンアンプ７の入力に接続されている。アクティヴ負荷回
路６は、読出し期間においてＨレベルとなるリード信号
φＲによって導通して高電位電源ＶＣＣとデータ線５、
５’とを導通させる一対のＮチャネルトランジスタＱ
８、Ｑ９を備える。
号ＣＬＳｍによって導通するコラムゲート４１の一対の
ＮチャネルトランジスタＱ６、Ｑ７を介してデータ線
５、５’と導通し、データ線５、５’は、各コラムゲー
トを介して各ビット線対と導通可能であると共に、メイ
ンアンプ７の入力に接続されている。アクティヴ負荷回
路６は、読出し期間においてＨレベルとなるリード信号
φＲによって導通して高電位電源ＶＣＣとデータ線５、
５’とを導通させる一対のＮチャネルトランジスタＱ
８、Ｑ９を備える。
【００１６】上記のように構成したダイナミックＲＡＭ
において、データの読出しが行われる場合には、まずロ
ウアドレスが入力され、ワード線ＷＬ１〜ＷＬｎのいず
れかがＨレベルになり、当該ワード線によって選択され
る各コラムのメモリセルのデータが、各ビット線対の一
方に伝達され、このデータは各ビット線対毎にセンスア
ンプ３１によってラッチされる。このラッチは、例えば
図示したコラムにおいてメモリセル１１が選択されその
データが論理”Ｈ”であるとすると、センスアンプ３１
の各ＣＭＯＳトランジスタ３２、３３の内、Ｎチャネル
トランジスタＱ５がオンとなってビット線２１’をＶＳ
Ｓレベルに、またＰチャネルトランジスタＱ２がオンと
なってビット線２１をＶＣＣレベルに、夫々維持するよ
うに行われる。
において、データの読出しが行われる場合には、まずロ
ウアドレスが入力され、ワード線ＷＬ１〜ＷＬｎのいず
れかがＨレベルになり、当該ワード線によって選択され
る各コラムのメモリセルのデータが、各ビット線対の一
方に伝達され、このデータは各ビット線対毎にセンスア
ンプ３１によってラッチされる。このラッチは、例えば
図示したコラムにおいてメモリセル１１が選択されその
データが論理”Ｈ”であるとすると、センスアンプ３１
の各ＣＭＯＳトランジスタ３２、３３の内、Ｎチャネル
トランジスタＱ５がオンとなってビット線２１’をＶＳ
Ｓレベルに、またＰチャネルトランジスタＱ２がオンと
なってビット線２１をＶＣＣレベルに、夫々維持するよ
うに行われる。
【００１７】コラムアドレスが入力されると、選択され
た一つのコラムゲートが導通し、当該ビット線対とデー
タ線５、５’とが導通する。一方、別にリード信号φＲ
のＨレベルを受けてアクティヴ負荷回路６が導通するの
で、高電位電源ＶＣＣ、アクティヴ負荷回路の各トラン
ジスタＱ８、Ｑ９、データ線５、５’、コラムゲート４
１の各トランジスタＱ６、Ｑ７、各ビット線２１、２
１’、センスアンプ３１の各ＣＭＯＳトランジスタ３
２、３３のうち導通しているＰチャネルトランジスタ又
はＮチャネルトランジスタ、及びセンスアンプ電源ライ
ンＰＳＡ又はＮＳＡに至る回路が形成される。これによ
って、選択されたメモリセルのデータが”Ｈ”である先
の例の場合には、一方のデータ線５がＨレベルに、他方
のデータ線５’がＬレベルになり、メインアンプ７にお
いてデータ””が検出される。
た一つのコラムゲートが導通し、当該ビット線対とデー
タ線５、５’とが導通する。一方、別にリード信号φＲ
のＨレベルを受けてアクティヴ負荷回路６が導通するの
で、高電位電源ＶＣＣ、アクティヴ負荷回路の各トラン
ジスタＱ８、Ｑ９、データ線５、５’、コラムゲート４
１の各トランジスタＱ６、Ｑ７、各ビット線２１、２
１’、センスアンプ３１の各ＣＭＯＳトランジスタ３
２、３３のうち導通しているＰチャネルトランジスタ又
はＮチャネルトランジスタ、及びセンスアンプ電源ライ
ンＰＳＡ又はＮＳＡに至る回路が形成される。これによ
って、選択されたメモリセルのデータが”Ｈ”である先
の例の場合には、一方のデータ線５がＨレベルに、他方
のデータ線５’がＬレベルになり、メインアンプ７にお
いてデータ””が検出される。
【００１８】前記例において、データ線５は、ＶＣＣレ
ベルに維持されている一方のビット線２１とＮチャネル
トランジスタＱ８を介してＶＣＣ電源とに夫々導通して
いる。データ線５は、コラムゲートトランジスタＱ６、
Ｑ７がＮチャネルトランジスタであり、一般的にコラム
選択信号ＣＬＳｍはＶＣＣレベルまでしか上がらないこ
と、並びに駆動能力が大きくデータ線の電位を上昇させ
得るアクディヴ負荷回路のＮチャネルトランジスタＱ８
がスレッシュホールド電圧Ｖｔｈによりその導通を制限
されることにより、結局その電位は読出し期間中ＶＣＣ
−Ｖｔｈに維持される。
ベルに維持されている一方のビット線２１とＮチャネル
トランジスタＱ８を介してＶＣＣ電源とに夫々導通して
いる。データ線５は、コラムゲートトランジスタＱ６、
Ｑ７がＮチャネルトランジスタであり、一般的にコラム
選択信号ＣＬＳｍはＶＣＣレベルまでしか上がらないこ
と、並びに駆動能力が大きくデータ線の電位を上昇させ
得るアクディヴ負荷回路のＮチャネルトランジスタＱ８
がスレッシュホールド電圧Ｖｔｈによりその導通を制限
されることにより、結局その電位は読出し期間中ＶＣＣ
−Ｖｔｈに維持される。
【００１９】他方のデータ線５’は、一方ではアクティ
ヴ負荷回路６のトランジスタＱ９を介して高電位電源Ｖ
ＣＣに導通し、他方ではコラムゲート４１のトランジス
タＱ７、他方のビット線２１’、センスアンプ３１のＣ
ＭＯＳトランジタ３３の導通しているＮチャネルトラン
ジスタＱ５を経由してセンスアンプ電源ラインＮＳＡに
導通している。このためデータ線５’は、アクティヴ負
荷回路６のＮチャネルトランジスタＱ９と、コラムゲー
ト４１のＮチャネルトランジスタＱ７及びセンスアプ３
１のＮチャネルトランジスタＱ５とによって分圧される
ので、前記一方のデータ線５の電位よりも電圧αだけ電
位が低くなる。このαは、前述のバス線の電位振幅の値
であり、メインアンプ７の検出感度及び電位レベルの移
行スピードの観点から、その値が個々の半導体で変動し
ないことが要請されるものである。
ヴ負荷回路６のトランジスタＱ９を介して高電位電源Ｖ
ＣＣに導通し、他方ではコラムゲート４１のトランジス
タＱ７、他方のビット線２１’、センスアンプ３１のＣ
ＭＯＳトランジタ３３の導通しているＮチャネルトラン
ジスタＱ５を経由してセンスアンプ電源ラインＮＳＡに
導通している。このためデータ線５’は、アクティヴ負
荷回路６のＮチャネルトランジスタＱ９と、コラムゲー
ト４１のＮチャネルトランジスタＱ７及びセンスアプ３
１のＮチャネルトランジスタＱ５とによって分圧される
ので、前記一方のデータ線５の電位よりも電圧αだけ電
位が低くなる。このαは、前述のバス線の電位振幅の値
であり、メインアンプ７の検出感度及び電位レベルの移
行スピードの観点から、その値が個々の半導体で変動し
ないことが要請されるものである。
【００２０】Ｌレベルにあるデータ線５’の電位ＶＤＢ
及びαの値は、前記分圧の条件から、 ＶDB＝ＶCC−Ｖth−α＝ＶCC（ＲQ7＋ＲQ5）／（ＲQ9＋
ＲQ7＋ＲQ5） ■ となる。但し、ＲQ9、ＲQ7及びＲQ5は夫々トランジスタ
Ｑ９、Ｑ７及びＱ５のオン抵抗であり、ＶthはＮチャネ
ルトランジスタＱ９のスレッシュホールド電圧である。
及びαの値は、前記分圧の条件から、 ＶDB＝ＶCC−Ｖth−α＝ＶCC（ＲQ7＋ＲQ5）／（ＲQ9＋
ＲQ7＋ＲQ5） ■ となる。但し、ＲQ9、ＲQ7及びＲQ5は夫々トランジスタ
Ｑ９、Ｑ７及びＱ５のオン抵抗であり、ＶthはＮチャネ
ルトランジスタＱ９のスレッシュホールド電圧である。
【００２１】一般にＭＯＳトランジスタのオン抵抗は、
そのチャネル長に比例することが知られており、前記各
ＭＯＳトランジスタＱ９、Ｑ７及びＱ５のオン抵抗ＲQ
9、ＲQ7及びＲQ5は、夫々そのトランジスタの各チャネ
ル長ＬQ9、ＬQ7及びＬQ5によって、ＲQ9＝Ｃ9＊ＬQ9、
ＲQ7＝Ｃ7＊ＬQ7、ＲQ5＝Ｃ5＊ＬQ5と表わすことができ
る。但し、Ｃ9、Ｃ7及びＣ5は、夫々のＭＯＳトランジ
スタのチャネル幅等によって定まり、チャネル長に依存
しない定数である。
そのチャネル長に比例することが知られており、前記各
ＭＯＳトランジスタＱ９、Ｑ７及びＱ５のオン抵抗ＲQ
9、ＲQ7及びＲQ5は、夫々そのトランジスタの各チャネ
ル長ＬQ9、ＬQ7及びＬQ5によって、ＲQ9＝Ｃ9＊ＬQ9、
ＲQ7＝Ｃ7＊ＬQ7、ＲQ5＝Ｃ5＊ＬQ5と表わすことができ
る。但し、Ｃ9、Ｃ7及びＣ5は、夫々のＭＯＳトランジ
スタのチャネル幅等によって定まり、チャネル長に依存
しない定数である。
【００２２】本発明では、各ＭＯＳトランジスタＱ９、
Ｑ７及びＱ５のチャネル長は相互に等しく形成されてお
り、ＬQ9＝ＬQ7＝ＬQ5とされている。従って前記(1)式
の右辺は、ＶCC（Ｃ7＋Ｃ5）／（Ｃ9＋Ｃ7＋Ｃ5）とな
り、これからαは、 α＝ＶCC−Ｖth−ＶCC（Ｃ7＋Ｃ5）／（Ｃ9＋Ｃ7＋Ｃ5） (2) と定まる。
Ｑ７及びＱ５のチャネル長は相互に等しく形成されてお
り、ＬQ9＝ＬQ7＝ＬQ5とされている。従って前記(1)式
の右辺は、ＶCC（Ｃ7＋Ｃ5）／（Ｃ9＋Ｃ7＋Ｃ5）とな
り、これからαは、 α＝ＶCC−Ｖth−ＶCC（Ｃ7＋Ｃ5）／（Ｃ9＋Ｃ7＋Ｃ5） (2) と定まる。
【００２３】これらチャネル長は、ダイナミックＲＡＭ
の製造時においてプロセス条件の変動のためにその値が
変動しても、同じプロセス条件で製造される各ＭＯＳト
ランジスタ相互では同じように変動することが知られて
おり、従って、上記式で定まる電位振幅αは、プロセス
条件の差異により変動することはない。
の製造時においてプロセス条件の変動のためにその値が
変動しても、同じプロセス条件で製造される各ＭＯＳト
ランジスタ相互では同じように変動することが知られて
おり、従って、上記式で定まる電位振幅αは、プロセス
条件の差異により変動することはない。
【００２４】上記実施例のダイナミックＲＡＭにおいて
は、センスアンプ３１、コラムゲート４１及びアクティ
ヴ負荷回路６の各ＭＯＳトランジスタのチャネル長は、
他の回路要素、例えば書込み回路等に配される各ＭＯＳ
トランジスタのチャネル長よりも長く形成されている。
チャネル長が長い場合には、プロセス条件の変動による
チャネル長のバラツキの影響を受け難いため、特に前記
電位振幅の一定維持が確保される。
は、センスアンプ３１、コラムゲート４１及びアクティ
ヴ負荷回路６の各ＭＯＳトランジスタのチャネル長は、
他の回路要素、例えば書込み回路等に配される各ＭＯＳ
トランジスタのチャネル長よりも長く形成されている。
チャネル長が長い場合には、プロセス条件の変動による
チャネル長のバラツキの影響を受け難いため、特に前記
電位振幅の一定維持が確保される。
【００２５】
【発明の効果】以上説明したように、本発明によると、
プロセス条件等の差異により個々のダイナミックＲＡＭ
毎にＭＯＳトランジスタのチャネル長が変動しても、ダ
イナミックＲＡＭを構成し、データ線の電位振幅の値を
定める各ＭＯＳトランジスタのチャネル長が相互に等し
く形成されるので、データ線の電位振幅が個々に変動す
るおそれがなく高速動作と信号伝達の正確性の双方が維
持できるダイナミックＲＡＭを提供でき、ダイナミック
ＲＡＭの動作の安定に寄与すること大である。
プロセス条件等の差異により個々のダイナミックＲＡＭ
毎にＭＯＳトランジスタのチャネル長が変動しても、ダ
イナミックＲＡＭを構成し、データ線の電位振幅の値を
定める各ＭＯＳトランジスタのチャネル長が相互に等し
く形成されるので、データ線の電位振幅が個々に変動す
るおそれがなく高速動作と信号伝達の正確性の双方が維
持できるダイナミックＲＡＭを提供でき、ダイナミック
ＲＡＭの動作の安定に寄与すること大である。
【図１】本発明の一実施例及び従来のダイナミックＲＡ
Ｍの回路図である。
Ｍの回路図である。
【図２】図１のダイナミックＲＡＭのブロック図であ
る。
る。
１ メモリアレイ １１〜１ｎ メモリセル ２、２’、２１、２１’ ビット線 ３、３１ センスアンプ ４、４１ コラムゲート ５、５’ データ線 ６ アクティヴ負荷回路 ７ メインアンプ Q11〜Q1n,Q2〜Q9 ＭＯＳトランジスタ
Claims (2)
- 【請求項１】メモリセルに記憶された情報を読み出すた
めのビット線対と、 該ビット線対と低電位電源との間にそれぞれ設けられた
一対の第１の電界効果トランジスタを含み、該ビット線
対に読み出された情報を増幅するためのセンスアンプ
と、 データ線対と、高電位 電源と前記データ線対の間に設けられ、リード制
御信号に応答して導通する一対の第２の電界効果トラン
ジスタを含むアクティヴ負荷回路と、 前記データ線対と前記ビット線対との間に設けられ、コ
ラム選択信号に応答して導通する一対の第３の電界効果
トランジスタからなるコラムゲートとを有し、 前記データ線対の一方が低論理レベルの時、前記一対の
第１、第３及び第２の電界効果トランジスタのうちそれ
ぞれ前記データ線対の一方に対応する側の電界効果トラ
ンジスタを介して、前記低電位電源と前記高電位電源間
に電流パスが構成されるダイナミックＲＡＭにおいて、 前記一対の第１、第２及び第３の電界効果トランジスタ
のチャネル長が、実質的に相互に等しく形成されている
ことを特徴とするダイナミックＲＡＭ。 - 【請求項２】前記一対の第１、第２及び第３の電界効果
トランジスタのチャネル長が、前記センスアンプ、前記
コラムゲート及び前記アクティヴ負荷回路以外の回路要
素を構成する電界効果トランジスタのチャネル長よりも
長く形成されていることを特徴とする請求項１記載のダ
イナミックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3049988A JP3049102B2 (ja) | 1991-03-15 | 1991-03-15 | ダイナミックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3049988A JP3049102B2 (ja) | 1991-03-15 | 1991-03-15 | ダイナミックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04285793A JPH04285793A (ja) | 1992-10-09 |
| JP3049102B2 true JP3049102B2 (ja) | 2000-06-05 |
Family
ID=12846399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3049988A Expired - Lifetime JP3049102B2 (ja) | 1991-03-15 | 1991-03-15 | ダイナミックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3049102B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3004177B2 (ja) * | 1993-09-16 | 2000-01-31 | 株式会社東芝 | 半導体集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63113894A (ja) * | 1986-10-30 | 1988-05-18 | Nec Corp | 遅延回路 |
-
1991
- 1991-03-15 JP JP3049988A patent/JP3049102B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04285793A (ja) | 1992-10-09 |
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