KR100434766B1 - 단일 포트 메모리 셀 - Google Patents

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Abstract

본 발명은 단일 포트 메모리 배치 및 단일 포트 메모리 배치를 갖는 반도체 메모리에 관한 것이다. 실시예에서, 본 발명의 단일 포트 메모리 배치는 인버터와 트랜스퍼 게이트를 포함하는데, 이들의 로드 경로는 직렬로 연결된다. 직렬인 연결은 데이터 전송 라인과 충전 장치 사이에 배치된다. 이러한 배치는 단일 포드 메모리 위치를 제공하며 데이터 프로세싱 유닛에서 데이터가 판독 또는 기록되게 하며 동시에 메모리 배치는 충전 장치에 의해 충전된다. 기록/판독 프로세스는 리스레싱 프로세스로부터 결합제거된다. 새로운 메모리 배치는 SRAM 메모리 배치의 기능을 갖는 DRAM 메모리 배치의 기능의 적어도 일부를 포함한다. 사용자의 관점에서, 본 발명의 메모리 배치는 SRAM 메모리 배치와 유사한 특성을 가지는데, 이는 소정의 시간에서 한정된 회로 상태를 갖기 때문이다. 통상적인 SRAM 메모리 배치 위의 본 발명의 메모리 배치의 장점은 실질적으로 감소된 칩 표면을 갖는 것이다.

Description

단일 포트 메모리 셀 {SINGLE-PORT MEMORY LOCATION}
단일 포트 메모리 셀은 단일 선택 라인 및 단일 데이터 라인만을 가지는 모든 메모리 셀을 지칭하는 것이다. 이후, 특정되게 표현되지 않는다면, 모든 단일 포트 메모리 셀은 단락용 메모리 셀을 지칭하게 된다.
다이나믹 단일 포트 메모리 셀(다이나믹 랜덤 액세스 메모리; DRAM)은 선택 트랜지스터 및 용량성 엘리먼트를 포함한다. 이 경우, 용량성 엘리먼트는 저장 캐패시터로서 통상적으로 지칭된다. 선택적으로, 용량성 엘리먼트는 게이트 단자가 공급 전위에 접속된 통상적인 메모리 트랜지스터로서 실현될 수 있다.
DRAM 메모리 셀의 장점은 반도체 칩상에서 공간을 매우 절약하여 실현될 수 있다는 것이고, 그 결과 DRAM 반도체 메모리는 매우 경제적으로 제조될 수 있다. DRAM 메모리 셀의 작은 수의 회로 엘리먼트 및 그에 따른 적은 배선 배치로 인해, DRAM 반도체 메모리는 매우 짧은 액세스 시간을 가지며, 그 결과 성능은 부가적으로 최적화될 수 있다. 그러나, DRAM 메모리 셀에서, 용량성 엘리먼트의 각각의 단자는 "플로팅" 전위, 즉 정의되지 않은 전위를 가진다. 그러므로 DRAM 메모리 셀은 규칙적인 간격으로 재충전되어야 한다(리프레시 동작). 이런 리프레시 동작 동안, DRAM 메모리 셀로부터의 판독 또는 기입은 불가능하고, 그 결과 한정되지 않은 스위칭 상태는 완전히 방지될 수 없다.US-A-4, 203,159는 용량성 엘리먼트 및 선택 트랜지스터를 가진 단일 포트 메모리 셀을 구비한 단일 포트 메모리 셀 장치를 설명하는데, 이들은 데이터 라인과 공급 라인 사이에 배열된다. 각 셀은 제어 가능한 스위치를 가지며, 이를 통해 용량성 엘리먼트가 충전된다.더욱이, US-A-4, 292,677은 용량성 엘리먼트로서 MOS 장치를 사용하는 것을 설명한다. 이러한 MOS 장치는 금속 플레이트를 포함하며, 이는 산화층에 의해 격리되는 방식으로 반도체 기판의 주요 부분의 반도체 영역 위에 놓인다. 금속 플레이트 및 반도체 기판 상의 대응하는 전위는 금속 플레이트 아래의 반도체 영역에서 공핍 영역을 생성하는데 사용된다. 이러한 영역에서, 로직 상태를 발생시키기 위해 전하를 저장하는 것이 가능하다.
스태틱 단일 포트 메모리 셀(스태틱 랜덤 액세스 메모리; SRAM)은 통상적으로 6개의 트랜지스터; 각각의 경우 두개의 선택 트랜지스터(트랜스퍼 게이트) 및 4개의 메모리 트랜지스터(인버터)를 포함한다. 비록 상기 SRAM 메모리 셀이 출력 경로에 정의된 전위 상태를 가져서, 그 결과 메모리 셀에 저장된 정보가 보전된다 할지라도, 전술한 DRAM 메모리 셀과 비교하여 보다 많은 트랜지스터 엘리먼트가 SRAM 메모리에 요구된다. 그러므로, 훨씬 많은 배선 배치로 인해, 상기 SRAM 메모리 셀은 DRAM 메모리 셀 보다 복잡한 설계를 가진다. 따라서, 특히 면적 최적화가 가장 중요한 제한 조건을 이루는 매우 복잡한 반도체 메모리는 바람직하게 DRAM 메모리 셀로부터 구성된다.
본 발명은 단일 포트 메모리 셀 및 단일 포트 메모리 셀을 가지는 반도체 메모리에 관한 것이다.
도 1은 메모리 셀의 제 1 실시예의 회로도.
도 2는 메모리 셀의 전형적인 제 2 실시예의 회로도면이다.
도 3은 본 발명에 따라 인터링크된 다수의 메모리 셀을 포함하는 전형적인 실시예의 회로도면이다.
그러므로, 본 발명의 목적은 단일 포트 메모리 셀의 새로운 설계를 제공하는 것이다.
본 발명에 따라, 이러한 목적은 청구항 제 1 항의 특징부를 가지는 단일 포트 메모리 셀에 의해 달성된다.
바람직한 구성에서, 본 발명에 따른 단일 포트 메모리 셀은 CMOS 메모리 트랜지스터 및 CMOS 선택 트랜지스터를 가지며, 그 로드 경로는 직렬로 접속되고, 이 직렬 회로는 데이터 라인과 충전 장치 사이에 배열된다. 이런 장치는 데이터 처리 장치에 의해 용량성 엘리먼트가 판독 또는 기입될 수 있는 단일 포트 메모리 셀을 제공하는 것을 가능하게 만들고, 동시에 이 용량성 엘리먼트는 충전 장치(리프레시 동작)에 의해 재충전될 수 있다.
결과적으로, 새로운 메모리 셀은 적어도 부분적으로 SRAM 메모리 셀의 기능과 도입부에서 언급된 DRAM 메모리 셀 기능을 조합한다. 사용자의 관점에서, 본 발명에 따른 메모리 셀은 적절한 때에 모든 포인트에서 스위칭 상태를 한정하기 때문에 단순한 SRAM 메모리 셀과 같은 역할을 한다. 결과적으로, 메모리 셀은 데이터 처리 유니트에 의해 임의의 시간에 어드레싱될 수 있다. 통상적인 SRAM 메모리 셀과 비교하여, 본 발명에 따른 메모리 셀의 장점은 현저히 감소된 칩 영역을 가진다는 것이다. 통상적인 SRAM 메모리 셀은 총 6개의 트랜지스터를 가지는 반면, 본 발명에 따른 메모리 셀은 최대 2 또는 3개의 트랜지스터만 필요로 한다. 결과적으로, 50% 이상의 영역 절약이 실현된다.
본 발명에 따른 메모리 셀은 특히 용량성 소자가 CMOS 트랜지스터로서 설계되기 때문에 상당한 장점을 갖는다. 이러한 CMOS 트랜지스터의 경우, 로드 경로 단자 노드 즉, 소스 단자 및 드레인 단자는 공간-감소 방식으로 개별 직렬-연결 선택 트랜지스터 및 스위칭 트랜지스터와 일치할 수 있다. 최적 영역 설계는 영역-집중 단자 노드의 이러한 감소로 인해 제공될 수 있다.
게다가, 짧은 상호연결 길이로 인해, 본 발명에 따른 메모리 셀은 통상적인 SRAM 메모리 셀과 비교하여 최적화된 액세스 시간을 가진다. 반도체 칩에 대한 이러한 짧은 액세스 시간 또는 이러한 적은 영역 요구는 통상적인 DRAM 메모리 셀에 의해서만 얻어질 수 있다.
본 발명에 따른 메모리 셀의 용량성 엘리먼트는 한정된 비-부동 전위를 연속하여 가진다. 게다가, 판독/기록 동작은 서로 절연된 라인에 의해 리프레시 동작으로부터 디커플링된다. 그러므로, 본 발명에 따른 메모리 셀은 모든 리프레시 동작의 경우 현재의 판독 동작 또는 기록 동작을 중단할 필요가 없다. 이러한 방식으로, 통상적인 DRAM 메모리 셀과 대조적으로, 한정된 스위칭 상태가 적절한 때에 모든 포인트에서 보장될 수 있다. 결과적으로, 본 발명에 따른 메모리 셀은 통상적인 DRAM 메모리 셀 및 통상적인 SRAM 메모리 셀의 기능을 확장시킨다.
이러한 설계 덕분에, 즉, 적은 수의 스위칭 엘리먼트 또는 짧은 상호연결 길이로 인해, 본 발명에 따른 메모리 셀은 잡음에 거의 영향을 받지 않고, 결과적으로 통상적인 SRAM 메모리 셀과 비교하여 현저히 더 우수한 신호-대-잡음비(SNR)를 가진다.
SRAM 메모리 셀과 비교하여 요구되는 더 적은 수의 트랜지스터와 짧은 상호연결 길이는 액세스 시간을 감소시키는 효과를 가져온다. 더욱이, 액세스 시간은 추가적으로 임계 라인 경로에서의 감소된 기생 커패시턴스와 저항으로 인해 추가로 개선된다.
본 발명은 특히 본 발명에 따른 복수의 단일 포트 메모리 셀을 가진 셀 어레이를 구비한 단일-포트 반도체 메모리에 적합하고, 메모리 셀을 재충전시키기 위한 충전 장치가 셀 어레이 외부에 배치된다.
추가의 종속항은 본 발명의 바람직한 구성 및 개선예에 관한 것이다.
본 발명은 이하의 도면을 참조한 실시예를 통해 설명될 것이다.
도면의 모든 숫자는 각각 동일한 엘리멘트에 동일한 참조 기호로 제공된다.
도 1은 메모리 셀의 회로 도면이다. 메모리 셀(SPS)은 선택 트랜지스터(AT) 및 용량성 엘리멘트(KE)를 가진다. 도 1에서, 용량성 엘리멘트(KE)는 게이트 단자(G)가 공급 전위(VDD)에 접속된 메모리 트랜지스터(ST)로서 설계된다. 메모리 트랜지스터(ST)의 드레인 단자(D)는 선택 트랜지스터(AT)의 로드 경로를 통하여 데이터 라인(BL)에 접속된다. 메모리 트랜지스터(ST)의 소스 단자(S)는 충전 장치(RS)에 접속된다. 선택 트랜지스터(AT)의 제어 단자는 워드 라인(WL)의 선택 신호에 의해 구동될 수 있다. 선택 트랜지스터(AT) 및 메모리 트랜지스터(ST)의 로드 경로는 직렬로 접속되며 제 1 데이터 라인(BL)과 충전 장치(RS) 사이에 배치된다.
메모리 셀(SPS)은 데이터 라인(BL)을 통하여 아래에 접속된 데이터 처리 유니트(도 1에 도시되지 않음)에 접속된다. 상기의 데이터 처리 유니트는 예를 들면 마이크로컴퓨터, 프로세서, 로직 회로, 버스 등으로 설계될 수 있다. 데이터는 데이터 라인(BL)을 통하여 양방향으로 메모리 셀(SPS), 즉 메모리 트랜지스터(ST)로부터 판독 또는 기록될 수 있다.
도 2는 또다른 메모리 셀의 회로 도면을 도시하는데, 충전 장치(RS)의 유리한 구성이 또한 나타나 있다.
도 2에서, 용량성 엘리멘트(KE)는 저장 캐패시터(SK)로서 설계된다. 저장 캐패시터(SK)는 선택 트랜지스터(AT)와 충전 장치(RS)의 로드 경로 사이에 배치되며, 기준 전압 VREF에 접속된다. 충전 장치(RS)는 전문어로 리프레시 회로(RS)로서 언급되며, 비트 라인 디코더(BLD)를 포함한다. 실시예에서, 비트 라인 디코더(BLD)는 적어도 하나의 센스 증폭기(LV) 및 사전 충전 회로(PC)를 가진다. 사전 충전 회로(PC)는 출력단에 충전 전위(VPC)를 제공한다.
실시예에서, 제어 가능 스위치(SS)는 메모리 셀(SPS)안에 배치되며, MOSFET로서 설계된다. 제어 가능 스위치(SS)의 로드 경로는 용량성 엘리멘트(KE)사이에 접속되며 공급 라인(VL)을 통하여 비트라인 디코더(BLD)에 접속된다. 제어 가능 스위치(SS)의 제어 단자는 제어 라인(SL)을 통하여 비트 라인 디코더(BLD)에 의해 유도될 수 있다. 메모리 셀(SPS)의 용량성 엘리멘트에 저장된 신호 레벨은 센스 증폭기(LV)를 통하여 측정될 수 있다. 만일 신호 레벨이 미리 결정된 임계값 이하로 떨어진다면, 제어가능 스위치(SS)는 제어 라인(SL)을 통하여 제어 신호에 의해 온 상태로 제어될 수 있다. 사전 충전 회로(PC)의 충전 전위 VPC는 제어 가능 스위치(SS)의 로드 경로를 통하여 용량성 엘리멘트(KE)에 공급되며 상기 용량성 엘리멘트는 재충전된다.
만일 "자동 리프레시 회로"(RS)가 제공된다면, 그로 인해, 메모리 셀(SPS)이 자동으로 재충전될 수 있다는 것이 특히 유리하다. 서로 다른 메모리 셀(SPS)의 각각의 어드레스는 단순 클록킹된 링 카운터에 의해 오름차순 또는 내림차순으로 연속적으로 생성될 수 있으며, 메모리 셀은 기준 전압 소스에 의해 또는 사전 충전 회로(PC)에 의해 해당 시간에 재충전된다. 이러한 측정은 회로에 대해 복잡한 센스 증폭기(LV)가 더 이상 필요 없다는 것을 의미한다. 또한, 이러한 자동화 리프레시 동작은 메모리 셀(SPS)의 용량성 엘리먼트(KE)의 크기를 추가로 감소시킬 수 있는데, 이는 상기 용량성 엘리먼트의 크기가 데이터의 원치 않는 손실을 방지하기 위해 과도하게 크기가 정해지지 않기 때문이다.
도 3은 본 발명에 따라 상호 링크된 복수의 메모리를 가진 실시예의 회로도를 나타낸다.
도 3은 다수의 메모리 셀(SPS0,...SPSx)을 나타낸다. 이들 메모리 셀 각각은 선택 트랜지스터(AT0,...ATx), 메모리 트랜지스터(ST0,...STx) 및 제어 가능 스위치(SS0,...SSx)를 포함한다. 이들의 로드 경로를 통해 직렬로 연결되는 이들 트랜지스터는 데이터 라인(BL)과 공급 라인(VL) 사이에 배열된다. 선택 트랜지스터(AT0,...ATx)는 각각의 선택 라인(WL0,...WLx)으로부터 신호에 의해 구동된다. 공급 전압(VDD)이 메모리 트랜지스터(ST0,...STx)의 제어 단자에 인가된다. 제어 가능 스위치(SS0,...SSx)의 제어 단자는 충전 장치(RS)에 의해 해당 제어 라인(SL0,...SLx)을 통하여 구동된다. 이러한 장치의 독특한 장점은 단일 충전 장치(RS)가 해당 메모리 셀(SPS0,...SPSx)을 구동시키기 위해 제공되어, 결과적으로 본 발명의 메모리 장치가 면적 상에서 최적화된 방식으로 설계될 수 있다는 것이다.
본 발명에 따른 메모리 셀(SPS)의 작동 방법은 도 1을 참조로 이하 상세히 설명된다.
데이터 라인(DL)을 경유하여 기록 작업이 이루어지는 동안, 선택 트랜지스터(AT)는 온 상태로 제어된다. 이로 인해 용량성 엘리먼트(KE)는 디지털 "1"이 해당 메모리 셀(SPS)에 기록되는 경우 전위(VDD-Vth)로 방전되거나, 또는 예를 들어 디지털 "0"이 해당 메모리 셀(SPS)에 기록되는 경우 전위(VSS)로 방전된다.
본 발명은 메모리 트랜지스터(ST)의 게이트 단자 및 소스 단자(S)에서의 거의 동일한 전위를 위해 소스 및 드레인 단자 사이의 전압 강하(UDS)가 임계전압(Vth)과 동일하다는 사실을 이용한다. 메모리 트랜지스터(ST)의 게이트 단자(G)가 공급 전위(VDD)에 접속되기 때문에, 메모리 트랜지스터(ST)의 소스 단자(S) 및 드레인 단자(D)는 동일한 전위, 즉 디지털 "1"에 대해 VS=VD=VDD-VT를 가지며 디지털 "0"에 대해 VS=VD=VSS를 가진다. 드레인 전위(VD) 및 소스 전위(VS)는 동일한 전위를 가지기 때문에, 데이터 처리 유니트 및 리프레시 회로(RS)는 메모리 트랜지스터(ST)의 전압을 감소시키지 않고 메모리 셀(SPS)을 액세스할 수 있다.
결과적으로, 데이터 처리 유니트가 메모리 셀(SPS)을 액세스하는 동안, 즉 판독 또는 기록 동작 동안, 리프레시 회로(RS)는 메모리 셀(SPS)을 동시에 액세스하여 재충전시킬 수 있다. 이러한 방식으로, 반도체 메모리의 메모리 셀에 대한 액세스 시간은 상당히 감소될 수 있다.
본 발명의 또다른 장점은 메모리 트랜지스터(ST)의 출력단자, 즉 드레인 단자(D) 및 소스 단자(S) 각각이 동일한 전위를 가진다는 사실이다. 이러한 사실은 DRAM 및 SRAM 메모리 기술에서 적합한 면적 최적화에 대하여 특히 유리한 접촉단자의 사용을 불필요하게 한다는 것을 의미한다. 상기 접촉은 면적과 관련하여 매우 복잡하게 한다.
도 2 및 도 3에 다른 본 발명의 실시예에 있어서, 제어 가능 스위치(SS)는 각각의 메모리 셀(SPS)내에 각각 배열된다. 그러나, 모든 또는 다수의 메모리 셀(SPS)에 대하여 단일 또는 몇몇의 제어가능 스위치(SS)를 사용하는 것이 또한 가능하다. 또한, 비트 라인 디코더(BLD)에 제어가능 스위치(SS)를 배열할 수 있다.
본 발명은 CMOS 기술을 사용하여 제조된 메모리 셀의 경우에 특히 적합하다. 그러나, 메모리 셀은 특정 트랜지스터의 기술에 제한되지 않고 오히려 MOS 기술을 사용하여 생산되는, 통상적으로 on 또는 off 트랜지스터인 소정의 전계효과 트랜지스터의 형태로 실현될 수 있다. 그러나, 바이폴라 설계의 메모리 셀이 또한 사용될 수 있다.
본 발명에 따른 메모리 셀과 이러한 다수의 메모리 셀로 구성된 대응하는 반도체 메모리를 개발하기 위하여, 예컨대 설계법을 최대로 활용함으로써 액세스 시간을 단축하고 면적을 최적화하는 종래의 기술에 따른 모든 공지된 측정방법을 사용하는 것이 또한 가능하다.

Claims (9)

  1. (a) 다수의 단일 포트 메모리 셀(SPS0, SPS1, ..., SPSx )을 포함하는데,
    (a1) 상기 단일 포트 메모리 셀은 로드 경로를 통하여 직렬로 연결되며, 데이터 라인(BL)과 공급 라인(VL)사이에 배치된 메모리 트랜지스터(ST0, ST1, ..., STx) 및 선택 트랜지스터(AT0, AT1, ..., ATx)를 각각 가지며,
    (a2) 상기 각 선택 트랜지스터(AT0, AT1, ..., ATx)의 제어 단자는 각각의 워드 라인(WL0, WL1, ..., WLx)에 연결되며,
    (a3) 공급 전위(VDD)는 제어 단자(G)에서 상기 각각의 메모리 트랜지스터(ST0, ST1, ..., STx)에 공급되며;
    (b) 상기 공급 라인(VL)과 상기 메모리 트랜지스터(ST0, ST1, ..., STx)의 로드 경로 사이에 배치된 적어도 하나의 제어 가능 스위치(SS0, SS1, ..., SSx)를 포함하는데,
    (b1) 상기 각각의 메모리 트랜지스터(ST0, ST1, ..., STx)의 로드 경로는 상기 제어 가능 스위치(SS0, SS1, ..., SSx) 및 상기 각각의 선택 트랜지스터(AT0, AT1, ..., ATx)의 로드 경로 사이에 배치되며; 및
    (c) 상기 다수의 단일 포트 메모리 셀(SPS0, SPS1, ..., SPSx )에 할당된 단일 충전 장치(RS)를 포함하는데,
    (c1) 상기 충전 장치는 사전 충전 전위(VPC)를 제공하기 위한 사전 충전 회로(PC)를 가지며,
    (c2) 상기 충전 장치는 상기 공급 라인(VL) 및 상기 각각의 제어 가능 스위치(SS0, SS1, ..., SSx)를 통하여 할당된 상기 단일 포트 메모리 셀(SPS0, SPS1, ..., SPSx )의 대응하는 메모리 트랜지스터(ST0, ST1, ..., STx)를 시간별로 충전 전위(VPC)로 재충전시키며,
    (d) 상기 메모리 트랜지스터(ST0, ST1, ..., STx)는 상기 데이터 라인(BL)을 통해 디지털 "1"을 나타내는 제 1 전위(VDD-Vth) 및 디지털 "0"을 나타내는 제 2 전위(VSS)로 충전될 수 있으며,
    (d1) 상기 제 1 전위(VDD-Vth), 상기 제 2 전위(VSS) 및 상기 공급 전위(VDD)는 상기 각 메모리 트랜지스터(ST0, ST1, ..., STx)의 소오스 및 드레인 단자(S, D)가 동일한 전위를 갖도록 선택되는 단일 포트 메모리 셀 장치.
  2. 제 1항에 있어서, 상기 각각의 단일 포트 메모리 셀(SPS0, SPS1, ..., SPSx)은 상기 메모리 셀 내에 배치된 상기 제어 가능 스위치(SS0, SS1, ..., SSx)를 가지는 것을 특징으로 하는 단일 포트 메모리 셀 장치.
  3. 제 1항 또는 제 2항에 있어서, 상기 각각의 메모리 트랜지스터(ST0, ST1, ..., STx) 및 관련된 선택 트랜지스터(AT0, AT1, ..., ATx)는 CMOS 트랜지스터로서 설계된 것을 특징으로 하는 단일 포트 메모리 셀 장치.
  4. 제 1항 또는 제 2항에 있어서, 상기 충전 장치(RS)는 상기 단일 포트 메모리 셀(SPS0, SPS1, ..., SPSx )을 포함하는 셀 어레이 외부에 배치된 것을 특징으로 하는 단일 포트 메모리 셀 장치.
  5. 제 4항에 있어서, 상기 충전 장치(RS)는 센스 증폭기(LV)를 가지며, 상기 센스 증폭기(LV) 및/또는 상기 사전 충전 회로(PC)는 반도체 메모리의 비트 라인 디코더(BLD)의 일부인 것을 특징으로 하는 단일 포트 메모리 셀 장치.
  6. 제 1항 또는 제 2항에 있어서, 상기 충전 장치(RS)는 카운터 판독을 통하여 일정 시간 간격으로 상기 각각의 메모리 셀(SPS)에 대한 어드레스를 발생시키는 클록형 링 카운터를 가지며, 상기 클록형 링 카운터를 통해 상기 충전 장치(RS)는 상기 메모리 트랜지스터(ST0, ST1, ..., STx)를 자동으로 재충전시키는 것을 특징으로 하는 단일 포트 메모리 셀 장치.
  7. 제 1항 또는 제 2항에 따른 적어도 하나의 상기 단일 포트 메모리 셀 장치를 갖는 단일 포트 반도체 메모리로서,
    상기 단일 포트 메모리 셀(SPS0, SPS1, ..., SPSx )을 구비하는 셀 어레이; 및
    상기 각각의 상기 단일 포트 메모리 셀 장치에 할당되고, 상기 셀 어레이의 외부에 배치된 다수의 충전 장치(RS)를 포함하는 단일 포트 반도체 메모리.
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