JPS62223886A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体メモリに係９、特にビット線イコライズ
・プリチャージ回路に関する。

（従来の技術） 半導体メモリにおいては、情報の読み出し、書き込みが
如何に安定して行なわれるかが重要な課題である。特に
、大容量のメモリ、たとえばＩＭピットダイナミックＲ
ＡＭ（ランダム・アクセス・メモリ）においては、情報
の読み出し、書き込み時にビット線のプリチャージが如
何に安定して行なわれているかが、回路動作の余裕度を
向上させる意味で重要である。しかし、実際には、この
プリチャージ動作が必らずしも高い信頼性をもって動作
しているとは云えない。その原因として、近年の半導体
装置の高集積化によるデザインルールの微細化に伴なう
素子特性のばらつきが挙げられる。即ち、微細化に伴な
って回路動作条件も厳しくなシ、僅かの素子特性の違い
が誤動作をきたす要因になる。

ここで、ＩＭビットダイナミックＲＡＭＫおけるビット
ａプリチャージ動作を例にとって上記の問題点について
詳述する。１Ｍビットのような大容量のメモリにおいて
、１本のビット線に接続されるメモリセルの数が増して
ビット線容量ＣＢが増大するのに対して、メモリセルは
小さくなってセル容量ＣＳは小さくなる傾向にある。し
たがって、Ｃ　ＳｉＣ　Ｂが小さくなシ、ビット線に接
続されたセンスアンプのＳ／Ｎ比が悪くなる。このよう
な傾向において、ビット線グリテヤージ用のＭＯＳトラ
ンジスタにグロセスによる特性のばらつきが生じ、対を
なすビット線に対する充電能力に差が発生すると、ビッ
ト線対の充電レベルに差が生じ、アクティブ動作期間中
での前記センスアンプの動作に支障をきたし、センス動
作に誤動作が発生する。

一方、上記ビット線のブリチャージ電流の時間微分値が
太きいと電源雑音が大きく発生するので、この電源雑音
の発生を抑え得ると共に前記ビット線対を均等なレベル
に充電するためのビット線イコライズ・プリチャージ回
路の実現が要望されていた。

（発明が解決しようとする問題点） 本発明は上記したような要望を実現すべくなされたもの
で、ビット線イコライズ・プリチャージに際して電源雑
音の発生量を抑え得ると共にビット線対を均等なレベル
に充電でき、センスアンプのセンス動作の余裕度を上げ
ることが可能な半導体メモリを提供することを目的とす
る。

〔発明の構成〕

（問題点を解決するための手段） 本発明の半導体メモリは、ビット！！イコライズ用ＭＯ
Ｓトランジスタの各ゲートに共通接続されたイコライズ
信号線に所定のタイミングｔ１で第１のクロック信号φ
、を与える第１のクロック発生回路と、ビット線プリチ
ャージ用ＭＯＳトランジスタの各ゲートに共通接続され
たプリチャージ信号線に上記ｔ１より遅延したタイミン
グｔ。

で第２のクロック信号φｔを与える第２のクロック発生
回路と、上記イコライズ信号線とプリチャージ信号線と
の間に接続されたトランスファゲート用ＭＯＳトランジ
スタを有し、前記ｔ、より遅延したタイミンクｔ、で与
えられる第３のクロック信号φ３を受けて前記イコライ
ズ信号線あるいはプリチャージ信号Ｉ＆を昇圧すると同
時に前記トランスファゲート用のＭＯ８？ランジスタを
オン駆動する昇圧回路と、上記第３のクロック信号φ３
を供給する第３のクロック発生回路とを具備してなるこ
とを特徴とするものである。

（作　用） ビット線イコライズ・プリチャージ期間に第１のクロッ
ク信号φ１によってイコライズ用トランジスタがオン状
態になり、ピント＃Ｉｉ対が短絡して同電位になる。次
に、第２のクロック信号φ。

によってノリチャージ用トランジスタがオン状態になり
、ビット線電位が上昇する。このとき、前記イコライズ
用トランジスタはそのゲート電位（イコライズ信号線の
電位）がビット線電位より高いのでオン状態のままであ
り、ビット線対は同電位になる。次に、第３のクロック
信号φ３によって昇圧回路がイコライズ信号線およびプ
リチャージ信号線を常にイコライズ信号線がプリチャー
ジ信号線より高くなるように同時に電源電圧以上に昇圧
し、イコライズ用トランジスタおよびプリチャージ用ト
ランジスタはそれぞれオン状態が保たれるので、ビット
線対は電源電圧に充電されると共に同電位になる。した
がって、ビット線対は段階的に充電されるので電源雑音
の発生量が少なく、シかも同電位に充電されるのでセン
スア／グのセンス動作の余裕度が向上する。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図はダイナミックＲＡＭの一部を示しておシ、
メモリセルアレイＭＣＡ１１ｍマトリクス状に配置され
たメモリセルＭ　Ｃ・・・、ビット線ＢＬ、、ＢＬ、、
−、ＢＬｎ　　、ＢＬｎ　、　　ワード線ＷＬ。

、・・・ＷＬｎ　　を有する。ＲＤは上記ワード線ＷＬ
、　。

・・・ＷＬｎ　　に接続されたローデコーダ、ＳＡ、、
・・・ＳＡｎ　　はそれぞれ交錯接続型７リツグフロツ
プ回路からなるセンスアングであって、それぞれの２個
の入出力端が前記ビット線対（ＢＬｓ　、ＢＬＩ）　。

・・・、（ＢＬｎ、ＢＬｎ）に接続されている。ＴＥ、
、・・・ＴＥｎ　　はそれぞれ前記ビット線対（ＢＬ、
、ＢＬ、）。

・・・、（ＢＬｎ、ＢＬｎ）に両端（ドレイン、ソース
）が接続されたビット線電位イコライズ用のＭＯＳトラ
ンジスタであり、それぞれのゲートにイコライズ信号線
ＬＥが共通に接続されており、このイコライズ信号線Ｌ
Ｅの一端側に第１のクロック発生回路１の出力ノードが
接続されている。ＴＰ、。

・・・ＴＰｎ　　は前記ビット線ＢＬ、、・・・ＢＬｎ
　　とプリチャージ電源端（Ｖｃｃｔ位）との間に各対
応して接続されたビット線プリチャージ用ＭＯＳトラン
ジスタであ５、ＴＰ、、・・・ＴＰｎ　　は前記ビット
線ＢＬ１、・・・ＢＬｎ　　と上記プリチャージ電源端
との間に各対応して接続されたビット線プリチャージ用
ＭＯＳトランジスタであシ、これらの各ゲートにプリチ
ャージ信号線ＬＰが共通に接続されており、このプリチ
ャージ信号線ＬＰの一端側に第２のクロック発生回路２
の出力ノードが接続されている。

一方、上記イコライズ信号線ＬＥの他端部（ノードＮ、
　　）とプリチャージ信号ｉＬＰの他端部（ノードＮｔ
　）との間に昇圧回路ＢＳが接続され、との昇圧回路Ｂ
Ｓに第３のクロック発生回路３が接続されている。上記
昇圧回路ＢＳにおいて、前記２つのノードＮ、　、　Ｎ
、の間にトランスファゲート用のＭＯＳトランジスタＴ
Ｇが接続されており、一方のノード（Ｎｌ側が望ましい
）は充電用の第１のＭＯＳトランジスタＴ１および大容
量の昇圧用の第１の容量ＣＢＩの一端に接続されている
。上記トランスファゲート用トランジスタＴ　ｃ　％　
Ｋ　ｔのトランジスタＴ、のゲート相互が接続されてお
り、この相互接続点・Ｎ３とＶｃｅ’ε源端との間に充
電用の第２のＭＯＳトランジスタＴ２が接続されており
、上記接続点Ｎ、には昇圧用の第２の容量ＣＢ２の一端
が接続されており、上記接続点Ｎ、と接地端との間に放
電用の第３のＭＯ８ｈラントランジスタ接続されている
。さらに、前記第１のトランジスタＴ１と第１の容Ｆｘ
ＣＢ＋との接続点Ｎ４はＶｃｃ電源端との間に第４のＭ
ＯＳトランジスタＴ４が接続されている。そして、上記
２個の容量ＣＢＩ、Ｃ，□　の各他端は前記第３のクロ
ック発生回路３の出力ノードに接続されている。

前記第２のトランジスタＴ２のゲートには、前記第２の
クロック発生回路２の出力クロックφ。

と同じタイミングのクロック信号φ２′が図示しないク
ロック発生源から与えられ、第４のトランジスタＴ、の
ゲートには図示しないクロック発生源からクロック信号
φ９．が与えられ、第３のトランジスタＴ４のゲートに
は図示しないクロック発生源からクロック信号φ、２が
与えられる。この場合、上記クロック信号φ１８．φ、
２　は同じタイミングで発生するものでもよく、相異な
るタイミングで発生するものでもよい。

次に、上記メモリにおけるビット線イコライズ・プリチ
ャージ動作について第２図を参照して説明する。メモリ
サイクルのアクティブ期間における動作によって各ビッ
ト線対（代表的にＢＬ、ＢＬで表わす）の電位は一方の
ビット線が論理″１”（Ｖｃｅ電位）、他方のビット線
が論理ｕＯ”（接地電位）になっておシ、この状態から
イコライズ・プリチャージ動作が始まる時刻ｔ１におい
て、第１の容ｉｔ　ＣＢＩは予め充電されてノードＮ４
の電圧はＶｃｅ電位になっておシ、トランジスタＴＧ　
、　Ｔ。

、　Ｔ、　、　Ｔ、　、　Ｔ、はそれぞれオフ状態にな
っておシ、上記時刻ｔ１に第１のクロック発生回路１の
出力クロックφ、が接地電位からＶｃｃ”４位に立ち上
ると、イコライズ用トランジスタＴＥ、　、・・・ＴＥ
Ｅｎがオン駆動され、ビット線対ＢＬ、ＢＬは一’　Ｖ
ｃｃ　’を位になる。次に、上記１．よシ所定時間遅延
した時刻ｔ２に第２のクロック発生回路２の出力クロッ
クφ、が接地電位からＶｃｅ電位に立ち上ると、プリチ
ャージ用トランジスタＴＰ１．ＴＰ、　、・・・、ＴＰ
ｎ。

ＴＰｎ　がそれぞれ五極管動作領域で導通状態になシ、
ビット線対ＢＬ、ＢＬは充電されてそれぞれの電位がＶ
ｃｃ　−ＶＴＲ（ＶＴＲは上記ＭＯ３トランジスタの閾
値電圧）まで上昇する。これと同時に、クロック信号φ
２′によって前記トランジスタＴ、がオン駆動され、Ｖ
ｃｃ電源端から上記トランジスタＴ２を通じて第２の容
量ＣＢ２に充電電流が流れ、ノードＮ３の電圧が上昇す
る。このとき、トランジスタＴＧ、Ｔ、のゲート電位は
Ｖｃｃ　−ＶＴＲ（但し、ＶＴＨは上記トランジスタＴ
２の閾値電圧）であるのでオフ状態のままであシ、前記
イコライザ用トランジスタＴＥ、、・・・ＴＥｎ　　ｔ
ｒｉオン状態が保たれている。次に、上記ｔ２より所定
時間遅延した時刻ｔ、に第３のクロック発生回路３の出
力クロックφ３が接地電位からＶｃｅ電位に立ち上ると
、ノードＮ３の電位が上記第２の容ｆ［ＣＢ２による容
量結合によってＶｃｅ電位以上に昇圧される。これによ
って、上記トランジスタＴＧ　、　Ｔ１がそれぞれオン
駆動され、笛１の容量ＣＢ、の電荷が上記トランジスタ
Ｔ１を通じてノードＮ、に転送され、さらに前記トラン
ジスタＴＧを通じてノードＮ、に転送されるので、上記
ノードＮ、、Ｎ、　　はそれぞれＶｃｅオン状態（ノリ
チャージ動作状態）になると共にイコライズ用トランジ
スタＴＥ、、・・・ＴＥｎのオン状態（イコライズ状態
）が続き、かつこの時、イコライズ信号線ＬＥはプリチ
ャージ信号線ＬＰよシ常に高い状態が保たれ、ビット線
ＢＬ、ＢＬはそれぞれＶｃｅ電位まで相等しく充電され
るようになる。

ソシて、次のセンスアングのセンス動作に入る前に、ク
ロック信号φ、２により放電用トランジスタＴ、がオン
駆動されてその放電が行なわれると共に第３のクロック
発生回路３の出力クロックφ。

が接地電位に立ち下がり、そののちクロック信号φ、１
によりトランジスタＴ４がオン駆動されて第１の容量Ｃ
Ｂ１が充電されるようになり、次のイコライズ・プリチ
ャージ動作における昇圧動作のだめの待機状態になる。

また、上記センス動作に入る前に、第１のクロック発生
回路１、第２のクロック発生回路２の出力クロックφ１
．φ、がそれぞれ接地電位に立ち下がる。そして、次の
イコライズ・プリチャージ期間に入る前に前記トランジ
スタＴｓ　、Ｔ４　　はそれぞれオフ状態になる。

上記実施例のメモリによれば、ビット線１Ｖｃｃ電圧ま
で段階的に充電できるので、電源雑音の発生量が少なく
なる。また、イコライズ信号線が常にプリチャージ信号
線よシ高くなるようにイコライズ用トランジスタのゲー
トとノリチャージ用ト争 ランジスタのゲートを同時に昇圧できるので、プリチャ
ージ動作中に常にイコライズ動作を行なわせ、ビット線
対の充電レベルを均等に保ち、安定したプリチャージを
行なってセンス動作の信頼性を向上させることができる
。また、２つのノードＮ、、Ｎ、　　のクロック信号φ
１．φ、を昇圧させるために、それぞれ対応して昇圧回
路やクロック発生回路を設けることなく１個の昇圧回路
ＢＳと１個のクロック発生回路３とにより実現可能であ
り、テッグ上の回路パターンの必要面積が少なくて済み
、設計上の自由度が大きく、低コスト化が可能である。

なお、上記実施例では、トランスファゲート用のＭＯＳ
トランジスタＴＧの一端をイコライズ信号ａＬＥのノー
ドＮ、に接続したが、これに代えてプリチャージ信号＋
ｉｆ！ＬＰのノードＮ２に接続してもよい。

なお、昇圧回路ＢＳは上記実施例に限るものではなく、
イコライズ信号線とプリチャージ信号線との間に接続さ
れたトランスファゲート用のＭＯＳトランジスタを有し
、クロック信号を受けて上記イコライズ信号線あるいは
プリチャージ信号線を昇圧すると同時に上記トランスフ
ァゲート用のＭＯＳトランジスタをオン駆動する回路構
成であればよい。

〔発明の効果〕

上述したように本発明の半導体メモリによれば、ピット
線イコライズ・プリチャージに際して段階的に充電する
ことによって電源雑音の発生量を抑えることができ、し
かもプロセスのばらつきによ多素子特性のばらつきが生
じた場合でもビット線対を均等なレベルに充電できるの
で、センスアンズのセンス動作の余裕度を上げることが
できる。

【図面の簡単な説明】

第１図は本発明の半導体メモリの一実施例の要部を示す
回路図、第２図は第１図のメモリのイコライズ・ノリチ
ャージ動作を示すタイミング波形図である。 ＭＣＡ・・・メモリセルアレイ、ＭＣ・・・メモリセル
、ＢＬ、、　ＢＬＩ、−ＢＬｎ　、　ＢＬｎ−ビット線
、ＳＡ、、ＳＡｎ・・・センスア／グ、ＴＥｌ、・・・
ＴＥｎ・・・イコライズ用トランジスタ、ＴＰｓ　、Ｔ
Ｐ＋　、＝ＴＰｎ、ＴＰｎ・・・プリチャージ用トラン
ジスタ、ＬＥ・・・イコライズ信号線、ＬＰ・・・プリ
チャージ信号線、ＴＧ・・・トランスファゲート用トラ
ンジスタ、ＢＳ・・・昇圧回路、’Ｌ　、Ｔ２　、Ｔｓ
　、Ｔ４　　・・・トランジスタ、ＣＢＩ　＋　Ｃｎ２
・・・容量、１，２．３・・・クロック発生回路。 出願人代理人　弁理士　鈴　江　武　彦手続補正書 ６１・５１５ 昭和　　　年　　　月　　　日 持１作庁長官　　　宇　賀　道　部　殿■、事件の表示 特願昭６１−６７９０８号 ２、発明の名称 半導体メモリ ３、補正をする者 事件との関係　　特許出願人 （３０７）　　株式会社　東芝 ５、自発補正 図面の第１図を別紙の通シ訂正す°′る。。

Claims (4)

【特許請求の範囲】
1. （１）メモリセルアレイにおける対をなすビット線ＢＬ
   、＠ＢＬ＠の各対にそれぞれ両端が接続された複数個の
   イコライズ用ＭＯＳトランジスタと、これらのイコライ
   ズ用ＭＯＳトランジスタの各ゲートに共通接続されたイ
   コライズ信号線と、前記ビット線ＢＬ、＠ＢＬ＠とプリ
   チャージ電源端との間にそれぞれ接続された複数個のプ
   リチャージ用ＭＯＳトランジスタと、これらのプリチャ
   ージ用ＭＯＳトランジスタの各ゲートに共通接続された
   プリチャージ信号線と、前記イコライズ信号線に所定の
   タイミングｔ＿１でクロック信号φ＿１を与える第１の
   クロック発生回路と、前記プリチャージ信号線に所定の
   タイミングｔ＿２でクロック信号φ＿２を与える第２の
   クロック発生回路を有し、前記イコライズ信号線を前記
   プリチャージ信号線よりも常に高い状態で同時に昇圧す
   る少なくとも１つの昇圧回路と、前記昇圧回路に所定の
   タイミングｔ＿３でクロック信号φ＿３を与える第３の
   クロック発生回路をもつことを特徴とする半導体メモリ
   。
2. （２）前記昇圧回路は、前記イコライズ信号線とプリチ
   ャージ信号線との間に接続されたトランスファゲート用
   のＭＯＳトランジスタを少なくとも１つ有し、前記クロ
   ック信号φ＿３を受けて前記イコライズ信号線を昇圧す
   ると同時に前記トランスファゲート用のＭＯＳトランジ
   スタをオン駆動させ、前記タイミングｔ＿１で立ち上げ
   た前記イコライズ信号線とタイミングｔ＿２で立ち上げ
   たプリチャージ信号線をタイミングｔ＿３で同時に昇圧
   する回路を具備し、前記タイミングｔ＿１、ｔ＿２、ｔ
   ＿３はそれぞれメモリサイクルのイコライズプリチャー
   ジ期間内の時刻であって順次遅延している前記特許請求
   の範囲第１項記載の半導体メモリ。
3. （３）前記昇圧回路は、前記トランスファゲート用のＭ
   ＯＳトランジスタＴＧと、前記イコライズ信号線あるい
   はプリチャージ信号線に一端が接続されたＭＯＳトラン
   ジスタＴ＿１と、このＭＯＳトランジスタＴ＿１の他端
   と前記第３のクロック発生回路の出力ノードとの間に接
   続された昇圧用の第１の容量Ｃ＿Ｂ＿＿１と、上記ＭＯ
   ＳトランジスタＴ＿１の他端と電源端との間に接続され
   、所定のタイミングでオン駆動されて前記タイミングｔ
   ＿１より前に前記第１の容量Ｃ＿Ｂ＿＿１の充電電流を
   流すＭＯＳトランジスタＴ＿４と、前記ＭＯＳトランジ
   スタＴ＿１および前記トランスファゲート用のＭＯＳト
   ランジスタＴＧのゲート相互接続点と前記第３のクロッ
   ク発生回路の出力ノードとの間に接続された昇圧用の第
   ２の容量Ｃ＿Ｂ＿＿２と、上記ゲート相互接続点と電源
   端との間に接続され、所定のタイミングでオン駆動され
   て上記第２の容量Ｃ＿Ｂ＿＿２の充電電流を流すＭＯＳ
   トランジスタＴ＿２と、上記ゲート相互接続点と接地端
   との間に接続され、所定のタイミングでオン駆動されて
   前記第２の容量Ｃ＿Ｂ＿＿２の放電電流を流すＭＯＳト
   ランジスタＴ＿３とを具備してなることを特徴とする前
   記特許請求の範囲第２項記載の半導体メモリ。
4. （４）前記メモリセルアレイは、ダイナミック型メモリ
   セルがマトリクス状に配置されており、前記ビット線Ｂ
   Ｌ、＠ＢＬ＠の各対にセンス動作によって一方のビット
   線を電源電位、他方のビット線を接地電位に設定するセ
   ンスアンプが接続されていることを特徴とする前記特許
   請求の範囲第１項または第２項または第３項記載の半導
   体メモリ。