JPH0152835B2 - - Google Patents
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- JPH0152835B2 JPH0152835B2 JP56108735A JP10873581A JPH0152835B2 JP H0152835 B2 JPH0152835 B2 JP H0152835B2 JP 56108735 A JP56108735 A JP 56108735A JP 10873581 A JP10873581 A JP 10873581A JP H0152835 B2 JPH0152835 B2 JP H0152835B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は基板電位発生回路を内蔵した１トラ
ンジスタ形のMOSダイナミツクメモリに関する
ものである。
ンジスタ形のMOSダイナミツクメモリに関する
ものである。
第１図ａ、第１図ｂおよび第１図ｃは従来の基
板電位発生回路内蔵のMOSダイナミツクメモリ
のメモリアレイを示す構成図、その回路図および
その等価回路を示す図である。同図において、１
は左側および右側にそれぞれマトリツクス状に配
置したメモリセルであり、その詳細な断面を第２
図ａに示し、その等価回路を第２図ｂに示すよう
に、そのメモリ容量は容量C0のMOS容量１Ａと
容量CDの空乏層容量１Ｂの並列容量となる。２
はマトリツクス状に配置したメモリセル１の各行
ごとに設けたセンスアンプ、３はこのメモリセル
１の各行ごとに設けると共にそのセンスアンプ２
をはさんで左側および右側に設けたダミーセルで
あり、その詳細な断面を第３図ａに示し、その等
価回路を第３図ｂに示すように、そのダミー容量
は容量CpDのMOS容量３Ａと容量CDDの空乏層容
量３Ｂの並列容量となり、前記メモリセル１のメ
モリ容量のほぼ1/2に設定されている。４はメモ
リセル１およびダミーセル３の行ごとに設けら
れ、センスアンプ２をはさんで左側および右側に
それぞれ配置したビツト線、５は左側および右側
のメモリセル１の各列ごとに配置したワード線、
６は左側および右側のダミーセル３にそれぞれ配
置したダミーワード線、７は左側および右側のメ
モリセル１およびダミーセル３に接続する電圧
VGGの電源線、８は左側および右側のダミーセル
３にそれぞれ接続し、第４図ａに示すφp信号が
送られるφp線である。また、第１図ｂに示す回
路図において、９は第４図ｈに示すリチヤージ用
信号φRの入力によりセンスアンプ２によるセン
ス完了後に“Ｈ”側のビツト線をVDDレベルにリ
チヤージするアクテイブリストア回路、１０は左
側および右側のビツト線４を等しい電位Vpにプ
リチヤージするトランジスタ、１１は第４図Ｃに
示すφS信号が入力することにより導通状態にな
り、クロスカツプルしたセンスアンプ２をラツチ
するセンシング用トランジスタ、１２はコモンラ
ツチノード、１３はビツト線容量CBである。ま
た、第１図Ｃに示す等価回路において、１４はコ
モンラツチノード１２から下記のシリコン基板１
６（第２図ａ参照）への等価的な容量1/2ΣCBを
もつ等価容量、１５は基板電位発生回路内蔵のダ
イナミツクRAMでは下記のシリコン基板１６
（第２図ａ参照）はメモリサイクルにおいて近似
的にフローテイングと考えられるので、下記のシ
リコン基板１６とVSSの間で形成される容量CSSの
コンデンサである。また、第２図ａに示すメモリ
セルの断面図および第２図ｂに示すその等価回路
において、１６は電圧VBBが印加するｐ型のシリ
コン基板、１７はビツトライン４を構成するN+
拡散領域、１８はワードライン５を構成する第２
層ポリシリコンゲート、１９は第１層ポリシリコ
ンゲート、２０はゲート酸化膜、２１は分離用の
厚いフイールド酸化膜、２２はチヤネルストツプ
P+領域、２３はメモリノード、２４はMOSトラ
ンジスタである。また、第３図ａに示すダミーセ
ルおよび第３図ｂに示す等価回路において、２５
はダミーノード、２６はMOSトランジスタ、２
７はダミーセル３にVSSレベルを書き込むための
MOSトランジスタである。
板電位発生回路内蔵のMOSダイナミツクメモリ
のメモリアレイを示す構成図、その回路図および
その等価回路を示す図である。同図において、１
は左側および右側にそれぞれマトリツクス状に配
置したメモリセルであり、その詳細な断面を第２
図ａに示し、その等価回路を第２図ｂに示すよう
に、そのメモリ容量は容量C0のMOS容量１Ａと
容量CDの空乏層容量１Ｂの並列容量となる。２
はマトリツクス状に配置したメモリセル１の各行
ごとに設けたセンスアンプ、３はこのメモリセル
１の各行ごとに設けると共にそのセンスアンプ２
をはさんで左側および右側に設けたダミーセルで
あり、その詳細な断面を第３図ａに示し、その等
価回路を第３図ｂに示すように、そのダミー容量
は容量CpDのMOS容量３Ａと容量CDDの空乏層容
量３Ｂの並列容量となり、前記メモリセル１のメ
モリ容量のほぼ1/2に設定されている。４はメモ
リセル１およびダミーセル３の行ごとに設けら
れ、センスアンプ２をはさんで左側および右側に
それぞれ配置したビツト線、５は左側および右側
のメモリセル１の各列ごとに配置したワード線、
６は左側および右側のダミーセル３にそれぞれ配
置したダミーワード線、７は左側および右側のメ
モリセル１およびダミーセル３に接続する電圧
VGGの電源線、８は左側および右側のダミーセル
３にそれぞれ接続し、第４図ａに示すφp信号が
送られるφp線である。また、第１図ｂに示す回
路図において、９は第４図ｈに示すリチヤージ用
信号φRの入力によりセンスアンプ２によるセン
ス完了後に“Ｈ”側のビツト線をVDDレベルにリ
チヤージするアクテイブリストア回路、１０は左
側および右側のビツト線４を等しい電位Vpにプ
リチヤージするトランジスタ、１１は第４図Ｃに
示すφS信号が入力することにより導通状態にな
り、クロスカツプルしたセンスアンプ２をラツチ
するセンシング用トランジスタ、１２はコモンラ
ツチノード、１３はビツト線容量CBである。ま
た、第１図Ｃに示す等価回路において、１４はコ
モンラツチノード１２から下記のシリコン基板１
６（第２図ａ参照）への等価的な容量1/2ΣCBを
もつ等価容量、１５は基板電位発生回路内蔵のダ
イナミツクRAMでは下記のシリコン基板１６
（第２図ａ参照）はメモリサイクルにおいて近似
的にフローテイングと考えられるので、下記のシ
リコン基板１６とVSSの間で形成される容量CSSの
コンデンサである。また、第２図ａに示すメモリ
セルの断面図および第２図ｂに示すその等価回路
において、１６は電圧VBBが印加するｐ型のシリ
コン基板、１７はビツトライン４を構成するN+
拡散領域、１８はワードライン５を構成する第２
層ポリシリコンゲート、１９は第１層ポリシリコ
ンゲート、２０はゲート酸化膜、２１は分離用の
厚いフイールド酸化膜、２２はチヤネルストツプ
P+領域、２３はメモリノード、２４はMOSトラ
ンジスタである。また、第３図ａに示すダミーセ
ルおよび第３図ｂに示す等価回路において、２５
はダミーノード、２６はMOSトランジスタ、２
７はダミーセル３にVSSレベルを書き込むための
MOSトランジスタである。
なお、コモンラツチノード１２から下記のシリ
コン基板１６への等価的容量について、φP信号
により充電されるのは左側および右側のビツト線
４のうち、“Ｌ”側のものだけであるから、セン
ス時にφS信号により放電されるのも左側および右
側のビツト線４のうち“Ｌ”側のみであるから1/
２ΣCBとなる。
コン基板１６への等価的容量について、φP信号
により充電されるのは左側および右側のビツト線
４のうち、“Ｌ”側のものだけであるから、セン
ス時にφS信号により放電されるのも左側および右
側のビツト線４のうち“Ｌ”側のみであるから1/
２ΣCBとなる。
次に、上記構成に係るMOSダイナミツクメモ
リの動作について第４図ａ〜第４図ｈ、第５図、
第６図ａ〜第６図ｅおよび第７図ａ〜第７図ｅを
参照して説明する。
リの動作について第４図ａ〜第４図ｈ、第５図、
第６図ａ〜第６図ｅおよび第７図ａ〜第７図ｅを
参照して説明する。
まず、１トランジスタ形のMOSダイナミツク
メモリはMOSキヤパシタに蓄積された電荷の有
無を情報の“１”、“０”に対応させている。メモ
リセル１からの電荷をビツト線４に出力し、メモ
リセル１のほぼ1/2の容量を持つダミーセル３か
らの基準電荷を等しい電圧にプリチヤージされた
センスアンプ２に対して反対側のビツト線４に出
力し、左側のビツト線４と右側のビツト線間の微
少電圧をセンスアンプ２でセンスするものであ
る。そして、φP信号が“Ｈ”レベルの期間、左
側および右側のビツト線４を等電位プリチヤージ
すると共にダミーセル３にVSSレベルを書き込む。
次に、第４図ａに示すように、プリチヤージの時
間t1においてφP信号が“Ｌ”レベルになると、ビ
ツト線４がフローテイングになつたのちに、ワー
ド線５が“Ｈ”レベルになり、メモリセル１の情
報を左側のビツト線４に転送し、ダミーセル３の
情報を右側のビツト線４に転送する。次に、リー
ドの時間t2において、第４図Ｃに示すように、φS
信号を立ち上げ、左側のビツト線４と右側のビツ
ト線４との微少電位差を検出し、“Ｌ”側のビツ
ト線をVSSレベルまで放電させる（第４図ｄ参
照）。このとき、近似的にフローテイングである
シリコン基板１６の電位VBBは第４図ｅに示すよ
うに、負方向へ容量結合により変動する。この大
きさは第１図ｃに示す等価回路から明らかなよう
に、1/2ΣCBとCSSの比により決定する。そして、
センス動作が完了したのち、第４図ｈに示すよう
にリチヤージ用パルスφRが高レベルになると、
“Ｈ”レベル側のビツト線４はVDDレベルまで上
昇する。この時、ワード線５がVDDレベルであれ
ばメモリセル１にはワード線信号が印加するトラ
ンスフアトランジスタのしきい値電圧VTだけ低
い電圧VDD−VTが伝達される。そして、“Ｌ”側
のビツト線４は“Ｌ”レベルのままなので、メモ
リセル１にはVSSレベルが伝達される。この状態
で、ワード線５が“Ｌ”レベルになると、メモリ
セル１のメモリノード２３には第４図ｆに示すよ
うに“Ｈ”レベルのときVDD−VTボルトが書き込
まれ、“Ｌ”レベルのときVSSボルトが書き込まれ
る。つづいて、プリチヤージの時間t3において、
φP信号が第４図ａに示すように、“Ｈ”レベルに
なると、“Ｌ”レベル側のビツト線４がVPまでプ
リチヤージされるので、近似的にフローテイング
であるシリコン基板１６の電位VBBは第４図ｅに
示すように正方向へ容量結合により変動する。こ
のシリコン基板１６の電位VBBの正方向への変動
はメモリノード２３に正方向の変動を与える。こ
の大きさは基板電位VBBの変動の大きさに依存
し、電源電圧VGGが高インピーダンスで、基板電
位VBBの変動と共に変動する場合はさらに大きく
なる。すなわち、第５図は第１図ａにおける電位
VBBの変動ΔVBB、コモンラツチノード−VSS間の
容量CCSのシリコン基板−VSS間容量CSS依存性を
示す図である。
メモリはMOSキヤパシタに蓄積された電荷の有
無を情報の“１”、“０”に対応させている。メモ
リセル１からの電荷をビツト線４に出力し、メモ
リセル１のほぼ1/2の容量を持つダミーセル３か
らの基準電荷を等しい電圧にプリチヤージされた
センスアンプ２に対して反対側のビツト線４に出
力し、左側のビツト線４と右側のビツト線間の微
少電圧をセンスアンプ２でセンスするものであ
る。そして、φP信号が“Ｈ”レベルの期間、左
側および右側のビツト線４を等電位プリチヤージ
すると共にダミーセル３にVSSレベルを書き込む。
次に、第４図ａに示すように、プリチヤージの時
間t1においてφP信号が“Ｌ”レベルになると、ビ
ツト線４がフローテイングになつたのちに、ワー
ド線５が“Ｈ”レベルになり、メモリセル１の情
報を左側のビツト線４に転送し、ダミーセル３の
情報を右側のビツト線４に転送する。次に、リー
ドの時間t2において、第４図Ｃに示すように、φS
信号を立ち上げ、左側のビツト線４と右側のビツ
ト線４との微少電位差を検出し、“Ｌ”側のビツ
ト線をVSSレベルまで放電させる（第４図ｄ参
照）。このとき、近似的にフローテイングである
シリコン基板１６の電位VBBは第４図ｅに示すよ
うに、負方向へ容量結合により変動する。この大
きさは第１図ｃに示す等価回路から明らかなよう
に、1/2ΣCBとCSSの比により決定する。そして、
センス動作が完了したのち、第４図ｈに示すよう
にリチヤージ用パルスφRが高レベルになると、
“Ｈ”レベル側のビツト線４はVDDレベルまで上
昇する。この時、ワード線５がVDDレベルであれ
ばメモリセル１にはワード線信号が印加するトラ
ンスフアトランジスタのしきい値電圧VTだけ低
い電圧VDD−VTが伝達される。そして、“Ｌ”側
のビツト線４は“Ｌ”レベルのままなので、メモ
リセル１にはVSSレベルが伝達される。この状態
で、ワード線５が“Ｌ”レベルになると、メモリ
セル１のメモリノード２３には第４図ｆに示すよ
うに“Ｈ”レベルのときVDD−VTボルトが書き込
まれ、“Ｌ”レベルのときVSSボルトが書き込まれ
る。つづいて、プリチヤージの時間t3において、
φP信号が第４図ａに示すように、“Ｈ”レベルに
なると、“Ｌ”レベル側のビツト線４がVPまでプ
リチヤージされるので、近似的にフローテイング
であるシリコン基板１６の電位VBBは第４図ｅに
示すように正方向へ容量結合により変動する。こ
のシリコン基板１６の電位VBBの正方向への変動
はメモリノード２３に正方向の変動を与える。こ
の大きさは基板電位VBBの変動の大きさに依存
し、電源電圧VGGが高インピーダンスで、基板電
位VBBの変動と共に変動する場合はさらに大きく
なる。すなわち、第５図は第１図ａにおける電位
VBBの変動ΔVBB、コモンラツチノード−VSS間の
容量CCSのシリコン基板−VSS間容量CSS依存性を
示す図である。
ΔVBB＝１／２ΣCB×VP／１／２ΣCB＋CSS
で示され、その変化を曲線イで示す。
CCS＝１／１／１／２ΣCB＋１／CSS
で示され、その変化を曲線ロで示す。
この第５図から、基板電位VBBの変動ΔVBBを小
さくするために、シリコン基板−VSS間容量CSSを
大きくすると、コモンラツチノード−VSS間の容
量CCSが大きくなり、ビツト線４のプリチヤージ
に時間がかかると共に、センスアンプ２によるコ
モンラツチノード１２の放電に時間がかかるの
で、高速動作に適さない。また、電源電圧VGGが
高インピーダンス（内蔵電源など）の場合、第６
図ａ〜第６図ｅに示すように、電源電圧VGGが基
板電位VBBと共に振動している。一方、電源電圧
VGGが低インピーダンスの場合第７図ａ〜第７図
ｅに示すように、メモリ容量が基板電位VBBのデ
カツプル容量（CSS）の成分として働いている。
さくするために、シリコン基板−VSS間容量CSSを
大きくすると、コモンラツチノード−VSS間の容
量CCSが大きくなり、ビツト線４のプリチヤージ
に時間がかかると共に、センスアンプ２によるコ
モンラツチノード１２の放電に時間がかかるの
で、高速動作に適さない。また、電源電圧VGGが
高インピーダンス（内蔵電源など）の場合、第６
図ａ〜第６図ｅに示すように、電源電圧VGGが基
板電位VBBと共に振動している。一方、電源電圧
VGGが低インピーダンスの場合第７図ａ〜第７図
ｅに示すように、メモリ容量が基板電位VBBのデ
カツプル容量（CSS）の成分として働いている。
このように、従来の基板電位発生回路内蔵の
MOSダイナミツクメモリでは基板−VSS間容量
CSSが小さければ基板電位VBBの変動に伴うメモリ
電圧の変動が大きくなり、基板−VSS間容量CSSが
大きければ基板電位VBBの変動は小さくなるかわ
りに、コモンラツチノード−VSS間の容量CCSが大
きくなり、高速動作に適しなくなるなどの欠点が
あつた。
MOSダイナミツクメモリでは基板−VSS間容量
CSSが小さければ基板電位VBBの変動に伴うメモリ
電圧の変動が大きくなり、基板−VSS間容量CSSが
大きければ基板電位VBBの変動は小さくなるかわ
りに、コモンラツチノード−VSS間の容量CCSが大
きくなり、高速動作に適しなくなるなどの欠点が
あつた。
したがつて、この発明の目的はメモリ動作の高
速性を損なうことなく、基板電位VBBの変動に伴
なうメモリ電圧の変動を軽減することが可能な基
板電位発生回路を内蔵するMOSダイナミツクメ
モリを提供するものである。
速性を損なうことなく、基板電位VBBの変動に伴
なうメモリ電圧の変動を軽減することが可能な基
板電位発生回路を内蔵するMOSダイナミツクメ
モリを提供するものである。
このような目的を達成するため、この発明はメ
モリセルからの情報をセンスアンプでセンスする
直前に高インピーダンスになり、センス動作完了
後に低インピーダンスになる可変インピーダンス
手段と、この可変インピーダンス手段に直列に接
続するデカツプリング容量とを備え、この直列に
接続した可変インピーダンス手段とデカツプリン
グ容量とを電源端子とメモリセルの基板との間に
接続するものであり、以下実施例を用いて詳細に
説明する。
モリセルからの情報をセンスアンプでセンスする
直前に高インピーダンスになり、センス動作完了
後に低インピーダンスになる可変インピーダンス
手段と、この可変インピーダンス手段に直列に接
続するデカツプリング容量とを備え、この直列に
接続した可変インピーダンス手段とデカツプリン
グ容量とを電源端子とメモリセルの基板との間に
接続するものであり、以下実施例を用いて詳細に
説明する。
第８図はこの発明に係るMOSダイナミツクメ
モリの一実施例を示すメモリアレイの構成図であ
る。同図において、２８は一端が電圧VGGの電源
線７に接続し、他端がメモリアレイの内部電源端
子２９に接続する可変インピーダンス手段であ
り、センスアンプ２の動作開始直前に高インピー
ダンス状態になり、動作完了後に低インピーダン
ス状態になるように制御される。なお、通常は第
９図に示すように、可変インピーダンス手段２８
にデカツプリング容量３０を接続するが、この実
施例の場合にはこのデカツプリング容量３０の代
りにメモリ容量を用いるものである。そして、こ
の可変インピーダンス手段２８とデカツプリング
容量３０との接続点をノード３１とする。
モリの一実施例を示すメモリアレイの構成図であ
る。同図において、２８は一端が電圧VGGの電源
線７に接続し、他端がメモリアレイの内部電源端
子２９に接続する可変インピーダンス手段であ
り、センスアンプ２の動作開始直前に高インピー
ダンス状態になり、動作完了後に低インピーダン
ス状態になるように制御される。なお、通常は第
９図に示すように、可変インピーダンス手段２８
にデカツプリング容量３０を接続するが、この実
施例の場合にはこのデカツプリング容量３０の代
りにメモリ容量を用いるものである。そして、こ
の可変インピーダンス手段２８とデカツプリング
容量３０との接続点をノード３１とする。
次に、上記構成によるMOSダイナミツクメモ
リの動作について、第１０図ａ〜第１０図ｆを参
照して説明する。まず、リード時の時間t2におい
ては第１０図ｄに示すφC信号が低レベルであり、
ノード３１をフローテイングにし、デカツプリン
グ容量３０を実質的に切り離し、シリコン基板−
VSS間容量CSSを小さくするため、基板電位VBBの
変動は第１０図ｅに示すように大きくなり、コモ
ンラツチノード−VSS間容量CCSが小さくなるため
高速動作に適するようになる。このとき、ノード
３１の電位は第１０図ｆに示すように、基板電位
VBBの変動と共に大きく変動する。
リの動作について、第１０図ａ〜第１０図ｆを参
照して説明する。まず、リード時の時間t2におい
ては第１０図ｄに示すφC信号が低レベルであり、
ノード３１をフローテイングにし、デカツプリン
グ容量３０を実質的に切り離し、シリコン基板−
VSS間容量CSSを小さくするため、基板電位VBBの
変動は第１０図ｅに示すように大きくなり、コモ
ンラツチノード−VSS間容量CCSが小さくなるため
高速動作に適するようになる。このとき、ノード
３１の電位は第１０図ｆに示すように、基板電位
VBBの変動と共に大きく変動する。
次に、センス動作完了後に、第１０図ｄに示す
φC信号を高レベルにすると、ノード３１は外部
電源レベルまで再充電される。その結果、デカツ
プリング容量３０を通して基板電位VBBレベルに
正の変動を与える。その後、ワード線５が低レベ
ルになり、メモリセル１への“Ｈ”レベルおよび
“Ｌ”レベルの書き込みが行なわれるので、基板
電位VBBの変動に伴なうメモリ電圧の変動を軽減
することができる。
φC信号を高レベルにすると、ノード３１は外部
電源レベルまで再充電される。その結果、デカツ
プリング容量３０を通して基板電位VBBレベルに
正の変動を与える。その後、ワード線５が低レベ
ルになり、メモリセル１への“Ｈ”レベルおよび
“Ｌ”レベルの書き込みが行なわれるので、基板
電位VBBの変動に伴なうメモリ電圧の変動を軽減
することができる。
第１１図はこの発明に係るMOSダイナミツク
メモリの他の実施例を示すメモリアレイの構成図
である。同図において、可変インピーダンス手段
２８としてMOSトランジスタ３２を用いたもの
である。なお、通常は第１２図に示すように、こ
のMOSトランジスタ３２にデカツプリング容量
３０を接続するが、この実施例の場合にはデカツ
プリング容量３０の代りにメモリ容量を用いるも
のである。そして、MOSトランジスタ３２のソ
ースとデカツプリング容量３０との接続点を３１
とする。
メモリの他の実施例を示すメモリアレイの構成図
である。同図において、可変インピーダンス手段
２８としてMOSトランジスタ３２を用いたもの
である。なお、通常は第１２図に示すように、こ
のMOSトランジスタ３２にデカツプリング容量
３０を接続するが、この実施例の場合にはデカツ
プリング容量３０の代りにメモリ容量を用いるも
のである。そして、MOSトランジスタ３２のソ
ースとデカツプリング容量３０との接続点を３１
とする。
なお、動作については第８図と同様であること
はもちろんである。
はもちろんである。
また、可変インピーダンス手段を固定抵抗に
し、この固定抵抗の抵抗値とコンデンサの容量値
の積がセンスアンプの動作速度（10ns程度）より
十分大きく、メモリ動作のサイクルタイム
（100ns程度）より小さくしても、同様にできるこ
とはもちろんである。
し、この固定抵抗の抵抗値とコンデンサの容量値
の積がセンスアンプの動作速度（10ns程度）より
十分大きく、メモリ動作のサイクルタイム
（100ns程度）より小さくしても、同様にできるこ
とはもちろんである。
以上詳細に説明したように、この発明に係る
MOSダイナミツクメモリによればメモリ電圧の
変動を軽減することができるとともに、高速動作
が可能になる効果がある。
MOSダイナミツクメモリによればメモリ電圧の
変動を軽減することができるとともに、高速動作
が可能になる効果がある。
第１図ａ、第１図ｂおよび第１図ｃは従来の基
板電位発生回路内蔵のMOSダイナミツクメモリ
のメモリアレイを示す構成図、第２図ａおよび第
２図ｂは第１図のメモリセルの詳細な断面図およ
びその等価回路、第３図ａおよび第３図ｂは第１
図のダミーセルの詳細な断面図およびその等価回
路、第４図ａ〜第４図ｈは第１図の各部の動作波
形を示す図、第５図は第１図のVBBの変動、容量
CCSの容量CSS依存性を示す図、第６図ａ〜第６図
ｅおよび第７図ａ〜第７図ｅは第１図の各部の波
形を示す図、第８図はこの発明に係るMOSダイ
ナミツクメモリの一実施例を示すメモリアレイの
構成図、第９図は第８図の可変インピーダンス手
段にデカツプリング容量を接続した回路図、第１
０図ａ〜第１０図ｆは第８図の各部の波形を示す
図、第１１図はこの発明に係るMOSダイナミツ
クメモリの他の実施例を示すメモリアレイの構成
図、第１２図は第１１図のMOSトランジスタに
デカツプリング容量を接続した回路図である。 １……メモリセル、１Ａ……MOS容量、１Ｂ
……空乏層容量、２……センスアンプ、３……ダ
ミーセル、３Ａ……MOS容量、３Ｂ……空乏層
容量、４……ビツト線、５……ワード線、６……
ダミーワード線、７……電源線、８……φP線、
９……アクテイブリストア回路、１０……トラン
ジスタ、１１……センシング用トランジスタ、１
２……コモンラツチノード、１３……コンデン
サ、１４……等価容量、１５……コンデンサ、１
６……シリコン基板、１７……N+拡散領域、１
８……第２層ポリシリコンゲート、１９……第１
ポリシリコンゲート、２０……ゲート酸化膜、２
１……厚いフイールド酸化膜、２２……チヤネル
ストツプP+領域、２３……メモリノード、２４
……MOSトランジスタ、２５……ダミーノード、
２６および２７……MOSトランジスタ、２８…
…可変インピーダンス手段、２９……内部電源端
子、３０……デカツプリング容量、３１……ノー
ド、３２……MOSトランジスタ。なお、図中、
同一符号は同一または相当部分を示す。
板電位発生回路内蔵のMOSダイナミツクメモリ
のメモリアレイを示す構成図、第２図ａおよび第
２図ｂは第１図のメモリセルの詳細な断面図およ
びその等価回路、第３図ａおよび第３図ｂは第１
図のダミーセルの詳細な断面図およびその等価回
路、第４図ａ〜第４図ｈは第１図の各部の動作波
形を示す図、第５図は第１図のVBBの変動、容量
CCSの容量CSS依存性を示す図、第６図ａ〜第６図
ｅおよび第７図ａ〜第７図ｅは第１図の各部の波
形を示す図、第８図はこの発明に係るMOSダイ
ナミツクメモリの一実施例を示すメモリアレイの
構成図、第９図は第８図の可変インピーダンス手
段にデカツプリング容量を接続した回路図、第１
０図ａ〜第１０図ｆは第８図の各部の波形を示す
図、第１１図はこの発明に係るMOSダイナミツ
クメモリの他の実施例を示すメモリアレイの構成
図、第１２図は第１１図のMOSトランジスタに
デカツプリング容量を接続した回路図である。 １……メモリセル、１Ａ……MOS容量、１Ｂ
……空乏層容量、２……センスアンプ、３……ダ
ミーセル、３Ａ……MOS容量、３Ｂ……空乏層
容量、４……ビツト線、５……ワード線、６……
ダミーワード線、７……電源線、８……φP線、
９……アクテイブリストア回路、１０……トラン
ジスタ、１１……センシング用トランジスタ、１
２……コモンラツチノード、１３……コンデン
サ、１４……等価容量、１５……コンデンサ、１
６……シリコン基板、１７……N+拡散領域、１
８……第２層ポリシリコンゲート、１９……第１
ポリシリコンゲート、２０……ゲート酸化膜、２
１……厚いフイールド酸化膜、２２……チヤネル
ストツプP+領域、２３……メモリノード、２４
……MOSトランジスタ、２５……ダミーノード、
２６および２７……MOSトランジスタ、２８…
…可変インピーダンス手段、２９……内部電源端
子、３０……デカツプリング容量、３１……ノー
ド、３２……MOSトランジスタ。なお、図中、
同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 基板電位発生回路を内蔵した１トランジスタ
形メモリセルを有するMOSダイナミツクメモリ
において、メモリセルからの情報をセンスアンプ
でセンスする直前に高インピーダンスになり、セ
ンス動作完了後に低インピーダンスになる可変イ
ンピーダンス手段と、この可変インピーダンス手
段に直列に接続されたデカツプリング容量とを備
え、前記直列に接続された可変インピーダンス手
段とデカツプリング容量とを電源端子とメモリセ
ルの基板との間に接続することを特徴とする
MOSダイナミツクメモリ。 ２ 前記可変インピーダンス手段はMOSトラン
ジスタであることを特徴とする特許請求の範囲第
１項記載のMOSダイナミツクメモリ。 ３ 前記メモリセルのメモリ容量をデカツプリン
グ容量として用いることを特徴とする特許請求の
範囲第１項または第２項記載のMOSダイナミツ
クメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108735A JPS589289A (ja) | 1981-07-09 | 1981-07-09 | Ｍｏｓダイナミツクメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108735A JPS589289A (ja) | 1981-07-09 | 1981-07-09 | Ｍｏｓダイナミツクメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589289A JPS589289A (ja) | 1983-01-19 |
| JPH0152835B2 true JPH0152835B2 (ja) | 1989-11-10 |
Family
ID=14492191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56108735A Granted JPS589289A (ja) | 1981-07-09 | 1981-07-09 | Ｍｏｓダイナミツクメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589289A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0731908B2 (ja) * | 1985-10-09 | 1995-04-10 | 株式会社東芝 | 半導体記憶装置 |
| JP2721909B2 (ja) * | 1989-01-18 | 1998-03-04 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3406127B2 (ja) * | 1995-09-04 | 2003-05-12 | 三菱電機株式会社 | 半導体装置 |
| JPH1012838A (ja) * | 1996-06-21 | 1998-01-16 | Mitsubishi Electric Corp | 半導体装置 |
-
1981
- 1981-07-09 JP JP56108735A patent/JPS589289A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS589289A (ja) | 1983-01-19 |
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