JPS5944720B2 - ダイナミック半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体記憶装置に関するものである。

もつと詳細にいえば、改良された、高特性、ＭＯＳラン
ダム・アクセス読取り／書込み記憶装置に関するもので
ある。Ｎチヤンネル・シリコン・ゲートＭＯＳ工程によ
り製造されそして１トランジスタ・ダイナミツク・セル
を用いた形の半導体記憶装置は、現在、コンピユータや
デジタル装置に最もよく用いられている。

これらの装置においてずつと存在している問題点は、セ
ルをアドレスするデジツトライン上の小さな電圧変化を
検知しなければならない感知増幅器である。デジツトラ
イン上のセルの数が増しそしてセルの大きさが減少する
時、デジットラインキヤパシタンスに対する記憶セル・
キヤパシタンスの比は、したがつて、セルが呼出される
時生ずる電圧変化がまた減少する。１２ボルトよりはむ
しろ５ボルト電源を用いるという傾向はまた信号レベル
を小さくする。

これらの因子は感知増幅器の特性をより重要なものとす
る。また、高速でかつ低電力消費に向かう傾向はいつも
あるので、これは感知増幅器設計に対し付加的制約を加
える。先行技術による感知増幅器の例はＮ．Ｋｉｔａｇ
ａｗａの米国特許第３９０９６３１号および第４０５０
０６１号、Ｗｈｉｔｅ，．ＭｃＡｄａｍｓおよびＲｅｄ
ｗｉｎｅの米国特許第４０８１７０１号、およびＫｉｔ
ａｇａｗａおよびＭｃＡｌｅｘａｎｄｅｒの１９７６年
５月３日出願の出願中特許出願第６８２６８７号（１９
７８年６月３０日出願第９２０７５５号として再出願）
、ＫｉｔａｇａｗａおよびＷｈｉｔｅの１９７６年６月
１日出願出願第６９１７３４号（１９７８年６月３０日
出願第９２０７５６号として再出願）、これらはすべて
テキサス・インストルーメント社に譲渡された、に記載
されている。また、エレクトロニツクス・マガジン、１
９７３年９月１３日１１６−１２１頁、１９７６年２月
１９日１１６−１２１頁、１９７６年５月１３日８１−
８６頁、ノおよび米国特許第４０６１９９９号にも記載
されている。

先行技術による感知増幅器は非常に高密度（６４キロピ
ツト）で１個の５ボルト電源で動作し、１００乃至１５
０ナノ秒またはもつと速い呼出時間をもつたＭＯＳＲＡ
Ｍの新しい設計には適切でない。これらの装置の別の設
計上の問題点は、ＴＴＬレベル・アドレス信号、データ
信号または制御信号を検知しそしてラツチしなければな
いが、なお雑音電圧スパイクやその他の電圧スパイクを
ある程度許容する入力回路をうることである。

記憶装置の動作速度と呼出し時間が増すと、マルチフレ
ックス・アドレスのスイツチング速度がより速くなり、
そしてアドレスライン上の雑音がより高いレベルにある
ので、入力回路の設計に対する制約が増す。−５ボルト
基板バイアスよりむしろ基板バイアスを使わない方がＭ
ＯＳしきい値電圧を低くし、そして論理レベルが１２ボ
ルト電源よりはむしろ５ボルトに対してより低く、した
がつて、許容しうる雑音レベルは低くなる。ＭＯＳＲＡ
Ｍに対する本明細書はすべてのアドレスラインおよび他
の入力ライン上の入力電圧が−１ボルトまで進むことを
許すことを要求する。

これらの入力は、電流設計の１６キロまたは６４キロＲ
ＡＭに対し７個または８個のアドレスライン共に、ＲＡ
Ｓ．ＣＡＳ．．Ｗ、データ・インを有する。任意の入力
ダイオードの両端に順方向バイアス電圧の加わることを
妨げ、したがつて、少数キヤリアの注入を妨げる基板バ
イアスをこの部分が用いる時、この要請は容易に取入れ
られる。先行技術による入カバツフアの例はＲｅｄｗｉ
ｎｅおよびＫｉｔａｇａｗａの米国特許第４０３１４１
５号、およびＲｅｄｗｉｎｅの米国特許第４１１０６３
９号、これらはいずれもテキサス・インストルーメント
社に譲渡された、に記載されている。広ぐ用いられてい
る４キロ、１６キロまたは６４キロダイナミツクＭＯＳ
ＲＡＭのような半導体記憶装置は、チツプそれ自身の上
に生成される多数のクロツク電圧を用いる。

チツプエネーブルクロツクまたは行アドレス・ストロー
ブまたは列アドレス・ストローブが、広い範囲の異つた
遅延時間をもつた一連の内部クロツクを開始するのに用
いられる。ある場合には、２０乃至２５ほども多くの内
部クロックが、ダイナミツクＲＡＭチツプ内の回路に対
し必要とされる。遅延時間は正確でなければならず、そ
して立上り速度および／または下降速度は正確でなけれ
ばならない。出力レベルは通常、電源電圧より低いしき
い値よりはむしろ、完全な電源レベルであることが必要
であり、そしてクロツクはしばしばむしろ大きな容量性
負荷を駆動しなければならない。電力消費は常に１つの
因子である。それはチツプの電力消費は最小に保たれな
ければならないからであり、特に待機動作を行なう時に
はそうである。本発明の１つの実施例によれば、１トラ
ンジスタ記憶セルの行および列の配列体で構成されるラ
ンダム・アクセス読取り／書込みＭＯＳ記憶装置は、各
列の中心のところに双安定感知増幅器回路を用いる。

この感知増幅器はダイナミツク形であつて、そこでは結
合トランジスタは列ライン半分体を交差結合駆動器トラ
ンジスタに接続する。列ライン半分体に接続された活動
負荷装置により、１方向列ライン半分体の電圧の完全Ｖ
ｄｄレベルへのプル・アツプがえられる。入力ライン上
の電圧のアンダーシユートを許容するために、一方半導
体チツプ上の基板バイアスを必要としないために、アド
レス入力、データ入力またはこれらに類する入力に対し
、改良された回路が用いられる。バツフアは、入力が状
態を変えることを許容するために、データまたはアドレ
スをラツチする機能を果たす。バツフアはＴＴＬレベル
入力によつて作動され、この入力において小さなキヤパ
シタンスを示し、そしてアドレスの急速マルチプレクシ
ングを行なうに十分速く状態をスイツチする。雑音免除
特性は、いくつかのトランジスタに選択的に注入するこ
とによつて、改良される。高濃度ドープされたガードリ
ング、Ｐ形基板の場合にはＮ＋、はｄに接続されそして
入力ステージのトランジスタを取囲み、それによつて、
入力のところでのＰＮ接合領域の順方向バイアスによる
少数キヤリアの注入の効果をなくす。本発明の１つの実
施例において、感知増幅器は米国特許第４０６１９９９
号に記載されているようにダイナミツク形であり、そこ
では結合トランジスタは列ライン半分体を交差結合駆動
器トランジスタに接続する。

この駆動器トランジスタのソースは、出願中特許出願第
９２０７５５号と同じように、２つのトランジスタを用
いた１願次にタイミングがとられる３ステツプ・アース
装置により、アースに接続される。ここで、１つのトラ
ンジスタは、２つの異つたしきい値電圧をうるために、
２チヤンネル注入トランジスタである。米国特許第４０
８１７０１号のような活動負荷装置は、列ライン半分体
に接続され、それにより１方向列ライン半分体上の電圧
を完全Ｖｄｄレベルまでプル・アツプすることがえられ
る。本発明の別の実施例では、ランダム・アクセス読取
り／書込みＭＯＳ記憶装置は、アドレス入力、データ入
力等として、双安定ラツチ回路またはバツフア回路を用
いる。

バツフアは、入力が状態を変えることを許すために、デ
ータまたはアドレスをラツチする機能を果たす。バツフ
アはＴＴＬレベル入力によつて作動され、その入力に小
さなキヤパシタンスを示し、そしてアドレスの急速マル
チプレクシングを行なうに十分速く状態をスイツチする
。いくつかのトランジスタに選択的に注入することによ
り、そして入力結節点とＶｄｄよりはむしろＶｓｓとの
間に接続されたフイルタ・キヤパシタを用いることによ
り、雑音免除特性が改良される。本発明の別の実施例に
より、ＭＯＳダイナミツクＲＡＭ等に対する内部波形を
生ずるためのクロツク発生器により、入力と出力クロツ
クの間に予め選定された遅延時間がえられる。

２トランジスタ・ステージを有する対遅延回路は必要な
遅延を生じ、駆動回路により必要な高レベル出力がえら
れる。

対遅延の出力における１対の直列接続トランジスタによ
り、この直列接続トランジスタの間の結節点をプリチャ
ージして、広い範囲にわたる遅延の精密制御がえられる
。入力信号はゼロ以下の電圧レベルまで進むことが許さ
れ、したがつて、静電荷に対する保護のために存在しな
ければならない入力のダイオードが、順方向にバイアス
される。

小数キヤリアの基板内への注入はチツプ上の記憶セルお
よび論理回路の動作に対しなお有害ではない。このこと
は、入力回路のまわりを、Ｖｄｄ電源に接続されたＮ＋
物質のガードリングで取囲むことによつて達成される。

第１図は本発明のいろいろな特長を利用した記憶装置を
プロツク線図で示したものである。

これはＮチヤンネル、セルフアラインメント、シリコン
ゲートＭＯＳ工程で製造されたランダムアクセス、ダィ
ナミツク形読取り／書込み記憶装置である。第１図の記
憶装置はすべて大きさが約０．２２平方センチメートル
（約一平方インチ）の１つのシリコンチツプの上にあり
、そしてそれは通常１６ピンまたは１６端子を有する標
準的デユアノいイン・ライン・パツケージに装荷されて
いる。この装置はこの実施では２５６行２５６列の規則
正しいパターンに配列した６５５３６個の記憶セルの配
列体１０を有しており、この配列体は２個の半分体１０
ａおよび１０ｂに分割され、それぞれは３２７６８個の
セルから成つている。２５６行ラインすなわちＸライン
については、配列半分体１０ａには１２８個あり、そし
て配列半分体１０ｂには１２８個ある。

２５６列ラインすなわちＹラインは、それぞれの半分が
半分体１０ａおよび半分体１０ｂのおのおのであるよう
に分割される。

この配列体の中央に２５６個の感知増幅器１１がある。
これらは本発明の１つの特長点によつて製造された差動
形双安定回路であり、そしてその１つ１つが列ラインの
中央に接続される。したがつて、１２８個の記憶セルは
列ライン半分体により各感知増幅器のおのおのの側に接
続される。このチツプは１つの５Ｖ電源Ｖｄｄとアース
端子Ｖｓｓだけを必要とする。基板バイアスが用いられ
ないので、内部電源は必要でない。２つの半分体に分割
されている行アドレス復号器、すなわち、Ｘアドレス復
号器１２は、１６個のライン１３により、出力回路１５
を通して８個のアドレス・バツフア、すなわち、ラツチ
１４に接続される。

８ビツトＸアドレスが、８個のアドレス入力ライン１６
により、アドレス・バツフア１４の入力に加えられる。

Ｘ復号器１２は、入力端子１６土の８ビツトアドレスに
より、２５６行ラインの１つを選定する機能を果たす。
もしこの選定された行ラインがセル配列体の半分体１０
ｂの中にあるならば、感知増幅器１１の反対側のダミー
・セルの１行がまた作動され、一方もし半分体１０ａの
中のラインが選定されるならば、ダミー・セル１８の１
行が作動される。入力ライン１６のアドレス信号がマル
チプレクスされる。Ｙアドレスがまたこれらの入力ライ
ンに印加され、そしてバツフア１４と同じように本発明
により構成された８個のバツフア１９の組にラツチされ
、そしてそれから出力回路２３とライン２４を通して列
復号器２０，２１および２２に印加される。６４進選択
が列復号器２０および２１によつて行なわれ、それで４
列の１群が８ビツトＹアドレスの６ビツトに基づいて４
個のデータラインおよびデータ・バーラインの組２５お
よび２６に接続される。

４進復号器２２は、８ビツトＹアドレスの２ビツトに基
づいて、４対のライン２５および２６の中の１対を選定
し、そしてこの選定された対を１対のライン２８を通し
てデータＩ／０制御回路２７に接続する。

１ビツトデータ入力が入力端子３０によりデータ入カラ
ツチ３１に印加され、そしてこのラツチの出力がデータ
Ｉ／Ｏ制御回路２７に印加される。

ラツチ３１はアドレスラツチ回路１４と同じ設計の回路
である。１ビツトデータ出力がデータＩ／Ｏ制御回路２
７からバツフア３２を通してデータ出力端子３３に接続
される。

Ｘアドレスは、ＲＡＳと呼ばれる行アドレスストローブ
信号が入力３４に印加される時、入力１６現われなけれ
ばならない。同様に、列アドレスストローブ信号ＣＡＳ
が入力３５に印加される間、Ｙアドレスが現われなけれ
ばならない。入力３６の読取り／書込み制御信号Ｗはこ
の装置に対する他の制御信号である。これらの３つの入
力はクロツク発生器および制御回路３７に加えられる。
このクロツク信号発生器および制御回路３７は多数のク
ロツク信号および制御信号を発生して、この装置のいろ
いろな部分の動作を定める。第２図ａに示されているよ
うにＲＡＳが低に進む時、ＲＡＳからえられるクロツク
はバツフア１４に作用して入力１６に現われる８ビツト
を受取つてそれをラツチさせる。第２図ｂをみればわか
るように、ＣＡＳが低くなる時に、回路３７で発生した
クロックはバツフア１９に作用して入力１６のＹアドレ
スをラツチさせる。行アドレスと列アドレスは第２図ｃ
に示された時間間隔の間有効でなければならない。読取
りサイクルに対しては、入力３６のｗ信号は第２図ｄに
示された時間の間高くなければならなく、そして端子３
３の出力は第２図ｅに示された時間の間有効であるであ
ろう。書込みサイクルに対しては、ｗ信号は第２図ｆに
示されているように低くなければならず、そしてデータ
・イン・ビツトは第２図ｇに示された時間の間有効でな
ければならない。データ・アウト・ピンは高インピーダ
ンス状態にある。第３図はセル配列体の一部分を概略的
に示したものである。

この配列体の中央に４個の同じ感知増幅器１１が配置さ
れ、それぞれが４個の列ライン半分体３８ａまたは３８
ｂに接続される。この配列体の中には４個の感知増幅器
と列ラインの６３個の他の組がある。各列ライン半分体
３８ａまたは３８ｂに１２８個の１トランジスタセルが
接続され、この１トランジスタセルは記憶キャパシタ４
０とトランジスタ４１をおのおの有している。このセル
は米国特許第４０１２７５７号に記載されている形のも
のである。行ライン４３は各行内のトランジスタ４１の
すべてのゲートに接続される。配列体の中には２５６個
の同じ行ライン４３がある。各列ライン半分体３８ａま
たは３８ｂにダミー・セル１７または１８がまた接続さ
れ、そしてこのダミーセルは記憶キヤパシタ４４、アク
セストランジスタ４５およびアースされたトランジスタ
４５′で構成される。１行内のすべてのダミーセルのゲ
ートはライン４６または４７に接続される。

Ｘアドレスが左のライン４３の１つを選定する時、関連
したトランジスタ４１がオンになつて、この選定された
セルに対するキャパシタ４０を列ライン半分体３８ａに
接続し、一方同時に、ダミーセルは反対側で作動される
ライン４７を選定し、セル１８の１つのキヤパシタ４４
を列ライン半分体３８ｂに接続する。ダミー・セル・キ
ヤパシタンス４４は記憶セル・ギアパンタンス４０の約
−である。ダミー・セルはあらゆる能動サイクルの前に
論理ゼロにプリデイスチャージされる。改良された感知
増幅器は１対の駆動トランジスタ５０および５１を備え
た双安定回路で構成され、そのゲートはおのおの相手の
ドレイン５２または５３に接続され、それで交差結合フ
リツプ・フロツプがえられる。

ドレイン５２および５３は、１対の結合トランジスタ５
６および５７のソース・ドレイン電流経路を通して、線
路３８ａおよび３８ｂの端において結節点５４および５
５に接続される。トランジスタ５６および５７のゲート
はいずれも、第４図ｊに示されているように、クロツク
電圧Ｐｔｒのソースに接続され、このクロック電圧Ｐｔ
ｒはサイクルの大部分の間Ｖｄｄの上にあり、それから
１サイクルの活動部分の間はＶｄｄまで降下する。結節
点５４および５５および列ライン半分体３８ａおよび３
８ｂは、電圧源Ｐｓｐに接続された１対のトランジスタ
５８および５９のソース・ドレイン電流経路を通してプ
リチャージされる。第４図ｇに示されているように、こ
の電圧源はサイクルのプリチャージ部分の問Ｖｄｄであ
り、そして中間レベルまで降下し、それからサイクルの
活動部分の間はゼロにまで降下する。トランジスタ５８
および５９のゲートは、第４図ｊに示されているように
、クロツク電圧Ｐｓｌに接続される。駆動トランジスタ
５０および５１のソースは結節点６０でいつしよに接続
され、そしてこの接続点６０はライン６１により、この
配列体内の２５６個の感知増幅器１１のすべての同じ結
節点に接続される。ライン６１はトランジスタ６２およ
び２チヤンネル・トランジスタ６３および６４に接続さ
れ、これらはアース経路として働く。トランジスタ６２
のゲートは第４図ｂに示されたクロツクＰｓｂｌに接続
され、そして２チヤンネル・トランジスタ６３および６
４の共通ゲートは第４図ｃに示されたクロツクＰｓｂ２
に接続される。このアース装置は１９７６年５月３日出
願第６８２６８７号、１９７８年６月３０日再出願第９
２０７５５号の特許であつてテキサス・インストルーメ
ント社に譲渡された特許出願に類似している。

けれども、２トランジスタ６３および６４のために別の
クロツクソースを用いる代りに、改良された点は１個の
クロツク・ソースを用いることである。２トランジスタ
６３および６４の２電流経路は異なつた時刻にオンにな
る。

それはトランジスタ６４のチヤンネル面積がそのしきい
値を高めるためにイオン注入されており、したがつて、
同じクロツクがそのゲートに加えられても、トランジス
タ６４はトランジスタ６３よりも後にオンになるからで
ある。２トランジスタ６３および６４（実際には異つた
チヤンネル部分をもつた１つの大きなトランジスタであ
る）は、チヤンネル幅対長さ比において、トランジスタ
６２よりずつと大きい。

または６４のチヤンネル長さは６３のその長さより大き
いであろう。これまで記載してきたように、感知増幅器
の動作は、４０２７ダイナミツクＲＡＭ装置および４１
１６ダイナミツクＲＡＭ装置に用いられるように、米国
特許第４０６１９９９号の感知増幅器と類似である。

ＰｓｐとＰｓｌが共に高い時、列ライン半分体３８ａお
よび３８ｂは結節点５４および５５を通して動作サイク
ルのプリチヤージ部分の間Ｖｄｄ近くまでプリチヤージ
される。この時、Ｐｔｒは高く、したがつて結節点５２
および５３がまたプリチャージされる。トランジスタ６
２〜６４がすべてオフであり、ＰｓｂｌとＰｓｂ２が低
いので、トランジスタ５０および５１はオフである。Ｐ
ｓｌが低くなつた後、トランジスタ５８および５９がオ
フになり、そしてＰｓｂｌが高くなる前に、ダミー・セ
ル・アドレスライン４６または４７の１つが作動される
のと同時に、Ｘアドレスがライン４３の１つに到達する
。このために結節点５４および５５の電圧の平衝を破り
、そして電圧ＰｔｒがＶｄｄより高いために、同じ差が
結節点５２および５３に結合する。この点において、結
節点間の電位差は多分５０ミリボルト以上にはならない
であろう。それから、Ｐｓｂｌが高くなつてそして小さ
なトランジスタ６２がオンになる時、感知動作が開始し
、そしてトランジスタ５０および５１を備えた双安定回
路が、１つのトランジスタが導電状態で他のトランジス
タがカツトオフであるという安定状態に向つて進むとき
、結節点はさらに分離する。Ｐｓｂｌ、クロツクＰｓｂ
２からの遅延が大きく進み、双安定回路をラツチングす
ることによりそして対向するデジツトラインに良い１／
ゼロ組をうることにより、感知動作を完成する。トラン
ジスタ５６および５７の寄生キヤパシタンスと共にキヤ
パシタ６５により、電圧ＰｔｒはＶｄ似上からＶｄ似下
までダイナミツクに変化する。Ｐｓｂｌ、それから、Ｐ
ｓｂ２が高に進む時、結節点６０の電圧のＶｓｓへ向つ
ての降下が、トランジスタ５６および５７のゲートに結
合される。このことにより結節点５４および５２の間に
、そして結節点５５および５３の間に、トランジスタ５
６および５７により、低導電率チヤンネルが維持される
。ラツチングがトランジスタ５０および５１の間に最初
起こるとき、列ライン３８ａおよび３８ｂは感知結節点
５２および５３から容量的に隔離される。結節点５２お
よび５３の１つまたは両方がＰｔｒ以下１Ｖｔだけ降下
する時、その時チヤンネルコンダクタンスは増大するで
あろうしそしてデジツトラインは双安定回路のいま決定
されたそしてラツチされた状態に従つて追随するであろ
う。Ｐｔｒは、Ｐｓｂ２が高に進んだすぐ後、Ｖｄｄに
クランプされる。重要な特長として、活動プル・アツプ
回路は完全Ｖｄｄレベルを記憶するのに用いられる。

この回路は、結節点５４および５５をＶｄｄに接続する
１対のプル・アツプ・トランジスタ６６および６７と、
それといつしよにトランジスタ６６および６７のゲート
を結節点５４および５５に接続する制御トランジスタ６
８および６９、およびＰｓｂ２の後起こる上昇するブー
ステイングクロツクＰｂにそのゲートを接続するキヤパ
シタ７０および７１とで構成される。トランジスタ６８
および６９のゲートはトラツプ電圧Ｖｔｒに接続され、
このトラツプ電圧はサイクルの活動部分の間Ｖｄｄの下
約１Ｖｔのレベルにあり、それからプリチャージ部分の
間Ｖｄｄにある。感知動作が本質的に完了した後、そし
てＰｓｂ２が低しきい値トランジスタ６３をまず導電状
態にし、それかられずかの遅延の後、高しきい値トラン
ジスタ６４を導電状態にした後、論理１および論理０が
列ライン３８ａおよび３８ｂに設定される。

それから、Ｐｓｂ２が高に進行した後約４ナノ秒で、選
定されたＸライン（ダミー・セル選定ラインではない）
が（Ｖｄｄ＋Ｖｔ）のレベルにまでゆつくりと上昇し、
それで選定されたセルに対するキヤパシタ４０に完全な
Ｖｄｄレベルを回復させる。ダミー・セル選定ライン４
６または４７の電圧は上昇しない。それはダミー・セル
・キャパシタ４４は決して１を記憶しないからである。
それは常に放電されている、すなわち、論理０にある。
同時に、Ｘライン４３は電圧が上昇し、クロツクＰｂは
高に進行して活動負荷回路を作動する。クロツクＰｂは
、ゲートに接続されたキャパシタ７０および７１を通し
て、結節点７２または７３のいずれかのレベルを変える
。この時に列ラインはＩ／０セツトの近くにあるであろ
うから、これらの結節点の１つだけが論理１に保たれる
であろう。トランジスタ６８または６９を通してゼロに
向かう側の導電は結節点７２または７３を放電し、そし
てゲートに接続されたキヤパシタ７０または７１に非常
に小さなキャパシタンスを発揮させ、したがつて、Ｐｂ
はこの側に対して結節点７２まして装置の大きさおよび
物理的配置設計は、信頼性の高い動作を行なわせるため
には、釣合いがとれて対称的に保たれる。以下に記載さ
れるように、本発明では異なる方法が用いられる。フリ
ツプ・フロツプが動作する時、バツフアの出力段階は結
節点８２および８３の電圧の変化を感知する。

トランジスタ９５はＶｄｄと結節点９６との間に接続さ
れ、そしてこの結節点９６は１対のトランジスタ９７お
よび９８のソース・ドレイン経路を経て結節点９９およ
び１００に接続される。これらの３個のトランジスタ９
５，９７および９８のすべてのゲートは第６図ｂに示さ
れたＰｍクロツクに接続される。したがつて、サイクル
のプリチヤージ部分の間、Ｐｍが高である時、内部結節
点がプリチヤージされ、トランジスタ９５，９７および
９８がオンになり、このことは結節点９９と１００の電
圧を平等化し、そしてこれらの結節点をＶｄｄ−Ｖｔの
レベルまでプリチャージする。Ｐｍが高で、結節点９９
および１００が高である時、第６図ｃに見られるように
ＰｍはＶｓｓに近いまたはＶｓｓに等しい低いレベルに
ある。Ｐｍクロックと結節点８２および８３の間に接続
されたトランジスタ１０１および１０２はＰｍが高であ
る時オンであり、そして結節点８２および８３を低いレ
ベルまでまたはＶｓｓまでプリチヤージする。このこと
は１対のトランジスタ１０３および１０４をオフに保持
する。直流電流はバツフア回路の中を流れない。１．５
ボルト基準電圧は、Ｐｍｆが高である時、トランスフア
およびラツチングトランジスタ８７を通して結節点９２
に印加され、一方ＴＴＬ信号入力レベルがトランジスタ
８８および８９を通して結節点９１に印加される。

第６図ｄに見られるように、入力は準備時間Ｔｓｕをも
つであろう。この準備時間ＴｓｕはＰｍｆが低に進む前
に入力信号が正しくなければならないという時間を表わ
し、それで結節点９１のキヤパシタンスは完全に充電さ
れる。？ｆクロックが低に進む時、トランジスタ８７，
８８および８９がオフになつて、結節点９１のＴＴＬレ
ベルと結節点９２のＶｒｅｆレベルをトラツプする。結
節点９１および９２の電圧レベルの小さな降下が、トラ
ンジスタ８７〜８９のゲートからの重なりキヤパシタン
ス結合により、えられるであろう。Ｐｍが高に進む時、
トランジスタ１０１および１０２は導電状態を開始する
ことができる。もし結節点９１および９２の一方もしく
は両方の電圧が８４および８５に対するＶｔ以上である
ならば、トランジスタ８４および／または８５が導電状
態であることができる。最高のゲート電圧ではこのトラ
ンジスタをより多くの電流が流れるであろう。結節点８
２および８３の両方の電圧は、第６図ｅに見られるよう
に、Ｐｍといつしよに上昇を開始するであろう。もしＴ
ＴＬ「１」レベルが入力１６に印加されそして結節点９
１にラツチされるならば、その時にはトランジスタ８４
はトランジスタ８５よりこの点においてより導電状態で
あるであろう。結節点８２がＶｓｓにまで引下げられて
、トランジスタ８１をオフにし、そして結節点８３の電
圧を上昇させ続けてそのフリツプ・フロツプをラツチす
るであろう。トランジスタ１０４がオフでありそしてト
ランジスタ１０３がオンであるであろう。そして結節点
１００をＶｄｄ−Ｖｔのプリチヤージされた高レベルの
ままにし、そして結節点９９をＶｓｓにまで放電するで
あろう。結節点９９および１００は入力バツフア１４の
第１ステージの出力である。トランジスタ１０１および
１０２の電流駆動能力が限定され、それで出力ステージ
１５または２３で表わされる典型的には２つのこの他の
バツフアステージが、例えば、Ａ入力およびＡ入力でア
ドレス復号器を駆動するのに用いられる。「Ｏ］レベル
ＴＴＬ入力に対する動作は同様であるが、フリツプ・フ
ロツプは反対の状態にラツチされる。

Ｔｉｍｆが低に進んだ後、結節点９２は結節点９１より
高いであろう。トランジスタ８５は結節点８３をＶｓｓ
まで引下げ、トランジスタ８０をオフにするであろう。
このことにより結節点８２はＰｍと共に上昇を続けるで
あろう。トランジスタ１０４がオンになり、結節点１０
２を放電し、一方トランジスタ１０３はオフであつて結
節点１０１を高のままに保つであろう。これまで記載し
てきたように、入カバツフアは、例えば、４１１６記憶
装置に用いられたような先行技術によるバッフアに非常
に似ている。

１つの特長点として、入力トランジスタ８４および８５
として低Ｖｔトランジスタまたはデプレツシヨン・モー
ド・トランジスタが用いられる。

このことにより、結節点９１および９２を上昇さたは７
３を充電しないであろう。Ｖｄｄ近くの１に保たれてい
る他の結節点７２または７３はＶｄｄより上に移動し、
それによつて、この列ライン半分体をトランジスタ６６
または６７を通してＶｄｄまで引戻すであろう。Ｐｂが
起こると同時に、クロツクＰｓｐがＶｓｓに引戻される
。Ｐｓｂ２が高に進行した時かられずかの遅延の後、Ｐ
ｙｈにより２５６個の列ライン３８ａおよび３８ｂの４
群のうちの１群の選択が起こる。

これは静粛感知を保証する。それは感知信号は感知動作
の臨界時間の間感知増幅器の近くで起こるからである。
６４進列復号器２０および２１は、物理的に感知増幅器
１１とデータラインおよびデータ・バーライン２５およ
び２６の間の空間にあつて、結節点５４をライン２５に
結合させる４個のトランジスタ７５の１組だけとおよび
結節点５５をライン２６に結合させる４個のトランジス
タ７６の１組だけを作動するために、ただ１つのＰｙｈ
信号をライン７４上に生ずる。

残りの６３組の感知増幅器１１は、あらゆる読取リサイ
クルまたは書込みサイクルで再び新しくするために動作
するけれども、データラインおよびデータ・バーライン
に結合されないであろう。それはライン７４上のＰｙｈ
信号がこれらのためには低いからである。読取りサイク
ルまたぱ書込みサイクルの活動部分が完了すると、サイ
クルのプリチャージ部分が高に進むＲＡＳによつて作動
される。選定されたＸライン４３およびダミー・セルラ
イン４６または４７は、選定されたビツト・セルとダミ
ー・セルを隔離するために、まず低に引張られる。Ｐｓ
ｌはＶｄｄに向つて高に進み、列ライン３８ａおよび３
８ｂをＰｓｐに短絡して、結節点５４および５５の電圧
をトランジスタ５８および５９を通つてＰｓｐを通しＶ
ｓｓよりわずかに大きい電圧に急速に等しくする。Ｔ／
ＩｓｌによりおよびＰｓｐを高にする ｊことによりト
ランジスタ５８および５９をオンに変わる間のわずかの
重なりはＳｓ近くにおける急速平等化を促進する。それ
から、Ｐｓｐが完全Ｖｄｄにまで引戻される時、および
また列ライン３８ａおよび３８ｂがＶｄｄまで引戻され
る時、Ｐｓｌが 寥Ｖｄｄ以上に上昇し、結節点５４お
よび５５の電圧が上昇する時平等化が促進する。ダミー
セル内のキヤパシタ４４は、ＰｓひくＶｄｄに進むこと
により、Ｖｓｓまで放電される。列ライン３８ａおよび
３８ｂが平等化するすぐ前に、クロツクＰｓｂｌおよび
Ｐｓｂ２が低に引寄せられる。列ライン３８ａおよび３
８ｂおよび結節点５２，５３および６０のその後のプリ
チヤージは、トランジスタ５６および５７を通して、Ｐ
ｔｒをＶｄｄ以上に上昇させる。平等化の前にまたＰｂ
は低に引寄せられ、したがつて、感知増幅器プリチヤー
ジ平衡動作に妨害が入らない。ＶｔｒはＶｄｄまでプリ
チヤージされ、そしてサイクルの活動部分の開始のとこ
ろで、ＶｔｒがＶｄ串扶下に引下げられ、それにより列
ライン３８ａまたは３８ｂの１つがＶｄｄ−２Ｖｔに降
下するまで活動負荷は全体として不活性のままであるこ
とを確実にし、そしてまた感知増幅器ラツチングが起こ
る後まで結節点７２および７３の付加寄生キヤパシタン
スは列ライン３８ａおよび３８ｂによつては見えないこ
とを確実にする。入カバツフア回路第５図は１つの特長
点による入カバツフア回路１４を示している。

この回路は１対の１駆動トランジスタ８０および８１を
備えた平衡フリツプフロツプで構成され、結節点８２お
よび８３のところのドレインは反対のゲートに交差結合
されていて、双安定動作がえられる。入力トランジスタ
８４および８５は駆動トランジスタと並列に接続される
。約１．５ボルトの直流基準電圧が、ライン８６および
トランジスタ８７を通して、トランジスタ８５のゲート
に接続される。検知され、増幅されそしてラツチされる
べき入力信号が、入力端子１６，３０または３６を通し
て、１対の直列接続されたトランジスタ８８および８９
を通つて、トランジスタ８４のゲートに接続される。基
準電圧は０．８ボルトの最悪ケースＴＴＬ低レベルと２
．２ボルトの最悪ケースＴＴＬ高レベルとの間の半分で
あるように選定される。入力信号および基準電圧は、Ｔ
５ｍｆクロツクがＶｓｓに進む時、結節点９１および９
２にラツチされそしてキャパシタ９３および９４に保持
される。第６図をみるとわかるように、トランジスタ８
７，８８および８９のゲートにＰｍｆが印加される。ト
ランジスタ８４および８５を通して良好な導電をうるた
めにそしてそれによつてフリツプ・フロツブを設定する
ために、先行技術において、結節点９１および９２の電
圧が、特別のクロツクにこれらの結節点を接続するキヤ
パシタにより、しきい値以上に上昇され、そキヤパシタ
１２０の下極板がえられる。このキヤパシタの上極板は
多結晶シリコン部分によつて定められ、それは金属スト
リツプ１２１を通り金属・多結晶接触体１２２を通して
Ｖｄｄに接続される。Ｎ＋拡散堀領域１２３がすべての
これらの素子のまわりに存在し、このＮ＋拡散堀領域１
２３はガードリングとして働き、雑音源によつてこのシ
リコン基板の中に注入されるかも知れない少数キヤリア
電子を集める。このガードリング領域１２３は金属・堀
接触体１２４によつてＶｄｄに接続される。第７図のこ
の記載において、堀という用語は厚いフイールド酸化物
が成長していない面積を意味するのに用いられ、したが
つて、それは製造工程のフイールド酸化段階における窒
化物酸化マスクによつて覆われた面積である。

したがつて、堀はゲート酸化物の下のチヤンネル領域と
共にＮ＋拡散領域のすべてを含む、すなわち、すべての
活性領域を含む。改良されたバツフアの回路は従来の入
カバツフアに比べて複雑でないことに注目すべきである
。ブーステイング信号を発生するためのブーステイング
キャパシタと遅延回路は必要でなくなる。このように構
成部品数が減れば配置設計も小さくすることができる。
また、双安定回路がスイツチされる前に入力結節点と基
準結節点のブーステイングを必要とし、クロツクタイミ
ングに拘束を設定する先行技術に比べて、クリテイカル
・クロツク・タイミングが簡単である。この回路におい
て、Ｐｍｆがオフに進むとすぐ、データ・インがラツチ
され、そして双安定回路がスイツチングを始めることが
できる。タイミングが簡単化されるばかりでなく、また
スイツチング時間が速くなる。アドレスＡ，Ａは、アド
レスがライン１６に現われそしてＲＡＳまたはＣＡＳが
起こつた後、より短い時間に、すなわち、より小さな伝
達遅延をもつて、ライン１３または２４に現われる。さ
らに、トランジスタ８０，８１，８４および８５のＶｔ
が小さくなることにより低い電圧で大きな電流が流れる
ことは、より速いスイツチング時間を与える。トランジ
スタ１０３および１０４の高いＶｔのために、雑音免除
が大きくなる。クロツクＰｍが高に進む時、結節点８２
および８３の雑音が出力に反映されることはあまりなく
なる。また、Ｖｓｓ上の雑音の免除は、キヤパシタ９３
および９４がＶｄｄでなくＶｓｓに接続されるというこ
とにより、改良される。第１図のＮチヤンネル集積回路
記憶装置は論理「１」として正の５ボルトレベルを用い
ており、そしてこの正電圧は電源から一時的に隔離され
るいくつかの結節点に記憶される。

このような結節点のおのおののまわりのＰＮ接合は逆バ
イアスされ、したがつて、大きな空乏領域がこの接合の
下およびまわりの基板内に存在する。この空乏領域内で
発生したホール・電子対により、小さな漏洩電流が空乏
領域を横切つて流れるであろうが、しかし、この漏洩電
流は小さく、したがつて、記憶された電位は長い間持続
することができる。配列体１０の記憶セル内のキャパシ
タ４０に用いられているような誘導接合記憶結節点はＰ
Ｎ接合と同じ形の漏洩をもつ。ホール・電子対がつくら
れる時、通常それは熱励起によつてつくられるが、電子
はＮ＋拡散領域または誘導Ｎ領域に引寄せられてそこで
多数キヤリアとなり、そしてホールは基板の中に進んで
そこでまた多数キヤリアとなるであろう。

記憶結節点にこのようにして流入した電子は正電位を放
電する傾向をもつ。Ｎ＋堀領域１０６と基板の間の接合
に負電圧が入力ライン１０５に加えられた時のように、
順方向にバイアスされた場合には、反対のことが起こり
、電子はＮ拡散領域からＰ形基板３０に流入して少数キ
ャリアとなり、そしてホールは反対方向に流れる。Ｐ形
基板の中に注入された電子はＰ形物質内のホールと結合
しようとするが、しかし、大多数は再結合する前に基板
内を０．０１センチメートル程度（数ミル程度）の距離
を拡散し、そして再結合までに数ミリ秒の時間が経過す
るであろう。配列体１０内の記憶セルは、入力結節点か
ら少数キヤリアに対する拡散距離内にある。もし十分の
数の少数キヤリアがキヤパシタ４０のような記憶結節点
に到達するならば、その結節点のまわりの空乏領域によ
つて捕えられる時、これらの少数キヤリアはその結節点
を完全に放電することができる。１つの実施例の主要な
特長はＶｄｄに接続されそしてＮ＋堀１０６によつてつ
くられた入力ダイオードを完全に取囲むＮ＋拡散収集リ
ング１２３を付加することである。

この入力ダイオードは入力信号が始めて出合うダイオー
ドである。リングせる必要をなくする。トランジスタ８
４および８５は負動作しきい値電圧をもつように設計さ
れ、それでこれらのトランジスタは、Ｔｍｆが低に進ん
だ後、オンになるであろう。すなわち、これらのトラン
ジスタ８４および８５は、製造工程において、ほぼゼロ
であるかまたはわずかに負のしきい値電圧を示すように
製造されるまたは処理される。１つのイオン注入Ｖｔを
調節することにより、例えば、トランジスタ８７，８８
，８９，９７，９８，１０１および１０２はトランジス
タ８０，８１，８４および８５のしきい値より大きいが
しかしトランジスタ８０，８１，８４および８５のしき
い値より小さな中間しきい値をもつように製造される。

他方、トランジスタ１０３および１０４は約０．８ボル
トまたはそれ以上のしきい値電圧をもつように２重注入
される。トランジスタ１０３および１０４のしきい値が
高いことは、もしすべての装置が同じしきい値をもつて
いるならば必要であろうより高いレベルに結節点８２ま
たは８３が上昇するまで、これらのトランジスタがオン
になるのを遅らせる働きをし、それによつて、第６図ｅ
に示されているようにＰｍが上昇する時、結節点８２お
よび８３の電圧雑音の増大効果を減らす。トランジスタ
９５はトランジスタ９７および９８より大きなしきい値
をもつように設計される。このことは２重注入調節によ
つて達成される、または細いチヤンネル幅および長いチ
ヤンネル長を用いることにより達成される。トランジス
タ９５が飽和にある時でも、トランジスタ９７および９
８はトリオート動作領域に留まるであろう。また、トラ
ンジスタ９７および９８がより低いしきい値をもつてい
る場合、Ｐｍが高に進む時、トランジスタ９５の前にト
ランジスタ９７および９８がオンになる体積効果を考慮
に入れて、結節点９９および１００はＶｄｄからトラン
ジスタ９５のしきい値電圧を引いた電圧までプリチヤー
ジされうる。このことは、結節点９９および１００はそ
れらがトランジスタ９５を通してプリチヤージされ始め
る前に平等化し始めることを許容する。キヤパシタ９３
および９４は結節点９１および９２から先行技術におい
てなされるようにＶｄｄに接続されるのではなく、むし
ろＶｓｓに接続される。Ｖｓｓの中の雑音スパイクはト
ランジスタ８４および８５のソース電極をレベル移動さ
せ、そして体積効果により、これらのトランジスタのし
きい値を増大させるであろう。キヤパシタ１０１および
１０２の１つの電極がＶｓｓに接続される場合、この雑
音は結節点９１および９２に平等に結合し、そしてソー
ス電圧の増大量だけゲート電圧を増大し、したがつて、
ゲート・ソース電圧を一定に保つ。したがつて、付加さ
れたこの免除特性により、雑音が起つた場合でも、事実
上感知を可能とする。第６図ｃにみられるクロツクＰｍ
はパルス信号であつて、トランジスタ１０１および８４
またはトランジスタ１０２および８５のいずれかを通つ
てＶｄｄレベルからＶｓｓへの直流電流経路が存在する
時間を最小にする。第７図は第１図の６４キロビツト記
憶装置の全部とその周辺回路を有する半導体チツプのご
く一部分の配置設計を示したものである。

第７図は１６個のアドレス・バツフア１４および１９の
１つの一部分だけを示したもので、図示されている部分
の大きさは約０．００３×０．００５センチメートル（
約１×２ミル）である。チツプ全体の大きさは約０．３
８×０．５７センチメートル（約１５０×２２５ミル）
である。入力ライン１６は細長い不規則な形をしたＮ＋
堀領域１０６の一端に金属ライン１０５によつて接続さ
れる。この堀領域はトランジスタ８８および８９のソー
スおよびドレインを有している。これらの２つのトラン
ジスタのゲートは、トランジスタ８７のゲートと共に、
多結晶シリコン部分１０７によつて定められる。この部
分の突出した部分１０８，１０９および１１０によりそ
れぞれトランジスタ８７，８８および８９のゲートがえ
られる。基準電圧Ｖｒｅｆ源８６はトランジスタ８７の
ソース１１１に接続された金属ラインであり、一方この
トランジスタのドレイン１１２は、金属・堀接触体１１
４を通して、入力トランジスタ８５（図示されていなＸ
，））のゲートに金属ライン１１３によつて接続される
。Ｐｍｆクロツク入力は金属・多結晶接触体１１６で多
結晶シリコン部分１０７に接続された金属ライン１１５
である。堀１０６の一端は、トランジスタ８８のドレイ
ンのところで、金属ライン１１７および金属・堀接触体
１１８により、トランジスタ８４のゲートに接続される
。トランジスタ８８のドレインとトランジスタ８９のソ
ースで集積された堀１０６の突き出た部分１１９により
、施例では、標準的大きさの１７個の同じトランジスタ
が負荷トランジスタ１３２の列をつくつている。ソース
・フオロワは基準電圧発生器の電流出力能力を増す機能
をもつだけである。結節点１３３はかなりの電流ドレン
を負荷とすることができない。けれども、ソース・フオ
ロワは電圧降下を導入し、したがつて、結節点１３３は
それに従つて調整される。ドレンに短絡されたゲートを
備えた３組のトランジスタ１３４は結節点１３３とＶｓ
ｓの間に接続され、したがつて、この組立体の両端の電
圧降下は約３Ｖｔである。各組は並列接続された３個の
標準的大きさのトランジスタを有しており、それにより
実効幅対長さ比が大きくなる。トランジスタ１３５の別
の長い列が結節点１３３とＶｄｄの間に接続される。こ
れらのすべてのトランジスタのゲートはＶｄｄに接続さ
れ、したがつて、このトランジスタ列はチヤンネル幅対
長さ比の非常に小さな１つのトランジスタとして機能す
る。１つの提案された実施例では、直列接続された３６
個のトランジスタ１３５がある。

多数の標準的大きさのトランジスタを用いることの利点
はトランジスタがよくわかつていることであり、そして
その明細が予言できることが特長である。１つに影響す
る因子の変化または工程の変化は同じように他にも影響
する。

これまで記載してきたように、この回路は先行技術によ
る回路と事実上同じである。電源電圧Ｖｄｄおよびしき
い値電圧Ｖｔの変化に伴う結節点８６の出力電圧の変化
が第８図に示されている。本発明により、３個のトラン
ジスタ１３６から成る補償回路が、第８図の曲線を特に
低いＶｔレベルに対して平らにするために、結節点１３
３に接続される。３個のトランジスタ１３６のソース・
ドレイン経路が直列に接続され、そしてこの直列接続さ
れたものがＶｄｄと結節点１３３の間に接続される。

ゲートはトランジスタ１３６のドレインにそれぞれ接続
される。この補償回路は高いしきい値でカツトオフされ
、したがつて、回路動作において影響をもたない。Ｖｄ
ｄから結節点１３３までの電圧降下は３個のトランジス
タの３つのＶｔ降下を十分越える程大きくはない。低い
しきい値に対しては、トランジスタ１３６は導電状態に
あつて、結節点１３３の電圧を維持するであろう。Ｖｄ
ｄが５ボルトでＶｔが０．１１７ボルトのとき、Ｖｒｅ
ｆは補償トランジスタ１３６がある場合１．５３ボルト
であるが、しかし例えば補償トランジスタ１３６がない
場合には１．０８ボルトに過ぎない。第８図のグラフの
限界線はトランジスタ１３６が導電状態になり始める点
である。しきい値電圧が異なる製造ロッドで異なる場合
、そして電源電圧が変動する動作条件の下で変わる場合
、Ｖｒｅｆははるかに一定のままであり、したがつて、
第１図の記憶装置への入力は標準的ＴＴＬレベルにはる
かに正しく応答するであろう。クロツク信号発生器 第８図は先行技術によるクロツク信号発生器回路を示し
ており、そのいくつかの固有の問題を解決するためにこ
の回路の改良を記載しよう。

これらは、第４図のクロツク信号を生ずるために、第１
図の発生器３７に用いることができる。第８図のクロツ
ク信号発生器回路は入力端子１０でクロツク入力Φ１を
受信し、そして入力端子１１および１２で第２クロツク
入力Φ２を受信し、それで出力端子１３にクロツク出力
Φ３を生ずる。

出力Φ３の前端は、第９図ａおよび第９図ｂに示されて
いるように、入力Φ１の前端から時間間隔１４だけ遅延
している。この遅延はトランジスタ１６および１７を含
む１対のステージによつてもたらされる。入力Φ２が高
に進む時、出力Φ３が終了する、したがつて、Φ３の後
端はΦ２の前端とほぼ一致する。この回路の遅延部分に
おいて、Φによつて１駆動されるゲートを有する１対の
トランジスタ１８および１９は、動作サイクルが始まる
前に、結節点２０をＶｓｓに放電しそして結節点２１を
（Ｖｄｄｖｔ）に充電する機能を果たす。

結節点２２はまた隔離トランジスタ２３を通して（Ｖｄ
ｄ−Ｖｔ）にまでまたプリチヤージされる。高にブリチ
ヤージされた結節点２１は、Φの間、トランジスタ２４
および２５のゲートを高に保つ。トランジスタ２５が導
電状態にある限り、出力１３ほ低に保たされる。入力Φ
１が時刻２６に高に進行を開始する時、結節点２２はト
ランジスタ２７のゲート・ドレイン・キヤパシタンスに
より変化する。結節点２２の電圧は第９図ｅで線２２′
で示されている。この電圧は入力Φ１の立上り時間であ
る時間間隔２８の間高に留まり、したがつて、トランジ
スタ２７はこの時間間隔の間トリオート動作領域にあ１
２３は注入された少数キヤリアの大部分を収集する機能
を果たし、それによつて、記憶結節点を受入可能レベル
にまで到達する数を減らす。多結晶シリコン抵抗器１２
５は入カパツドからくるライン１０５と直列に接続して
用いることができ、それで入力ダイオードに流入する電
流を減らし、したがつて、少数キヤリアの注入を減らす
。検査の結果、少数キヤリア注入により基板内を流れる
電流は収集リング１２３に＋５ボルトが接続されていな
い場合も、＋５ボルトが接続されている場合と同様に、
３倍も大きい。リング１２３を用いたＭＯＳダイナミツ
クＲＡＭでは、この減少はすべての入力の入力電圧に対
し同時にアンタンエートするために、この回路が−１．
０ボルトで動作することを許容するに十分である。基板
バイアスのないＮチヤンネルＭＯＳＲＡＭに対しこのこ
とは従来不可能であつた。第５図の回路の左側部分は本
発明のバイアス回路である。

端子またはパド１６とライン１０６との間の入力は、基
板から隔離された抵抗器Ｒ１と、ダイオードＤにより基
板に結合された抵抗器Ｒ２を有している。抵抗器Ｒ２は
通常Ｐ形単結晶シリコン基板の表面上の拡散Ｎ形領域で
あり、したがつて、ダイオードＤはＰＮ接合である。こ
の点に備えられるのはシヨツトキ障壁ダイオードがより
望ましいのであるが、実際はＰＮ接合である。それはシ
ヨツトキ障壁ダイオードは回路内の他のＰＮ接合よりも
低い順方向バイアス電圧をもつており、したがつて、他
のＰＮ接合よりも以前に導電を開始するからである。抵
抗器Ｒ１は、典型的にはテキサス・インストルーメント
社に譲渡された米国特許第４１１００００号に記載され
たフイールド酸化物の上の注入された多結晶ケイ素であ
るであろう。ただし、それが大きな抵抗値をもち、そし
て基板に対しＰＮ接合を構成しないまたはその下の基板
の中に空乏領域をつくらない限り、それは他の物質であ
ることができる。抵抗器Ｒ１の大きさは抵抗器Ｒ２より
ずつと大きく、そして入力回路に対して指定されたＲＣ
時定数が許すように高い。この入力回路の動作において
、接合パド１６が十分負に進む時、抵抗器Ｒ２のＮ形堀
領域（ダイオードＤによつて表わされる）とトランジス
タ８８のＮ形堀領域は順方向バイアスになり、そして電
流は基板からパド１６に流れるであろう。

この電流は抵抗器Ｒ１およびＲ２のような直列接続抵抗
器の両端に電圧降下を生じ、堀をパツドよりは高い電位
にバイアスするであろう。堀のこの電圧は流れる電流に
依存し、そして直列接続抵抗器の抵抗値に依存するであ
ろう。基板に対する堀の電圧が負であると少数キヤリア
の注入が起こり、そのうちの一部分または大部分がガー
ドリング１２３によつて収集される。収集されうる量を
越えての基板の中へのキヤリアの注入をなるべく小さく
するために、注入結節点と直列に接続された抵抗器Ｒ１
は注入結節点をより正にバイアスし、したがつて、注入
が減少する。基板・堀ＰＮ接合電流の大部分はトランジ
スタ８８，８９等からよりはむしろＤからくるはずであ
る。それはＲ２およびＤはガードリングで取囲まれてい
るからであり、そして主要回路部分から離れたチツプの
端に位置しているからである。Ｄからくるダイオード電
流の大部分により、Ｒ１は結節点Ｎを順方向バイアス電
圧に近く、すなわち、約−０．６ボルトにバイアスする
はずである。抵抗器Ｒ３は任意である。

この抵抗器はＮの下流の結節点を順方向バイアス電圧に
より近くさらにバイアスするであろう。Ｒ２は電流の大
部分を供給しているから、このバツフアと関連した堀に
よつて供給される任意の付加電流は結節点１０６を結節
点Ｎよりもつと正にさえバイアスし、それで注入はもし
それが結節点Ｎ１の電圧にあるときよりも少なくさえあ
るであろう。第５図に示された回路の右部分は別の特長
点による電圧基準発生器である。

ライン１０５およびＶｒｅｆ入力はソース・フオロワの
ための出力結節点１３０に接続される。このソース・フ
オロワは駆動トランジスタ１３１および一連の負荷トラ
ンジスタ１３２を有している。これらのすべてのトラン
ジスタのゲートは共通に一つに接続され、そして結節点
１３３ＶＣ．接続される。トランジスタ１３１および１
３２の直列接続されたソース・ドレイン経路はＶｄｄと
Ｖｓｓの間に接続される。出力結節点１３０のレベルは
内部結節点１３３のレベルより低いしきい値電圧より少
し大きい。トランジスタ１３２の長い列は長くて細いチ
ャンネルをもつ、すなわち、幅対長さ比の小さな、１個
のトランジスタとしての機能を果たす。提案された実点
２２が高に上昇するのでないならば、起こるであろう。
この他の問題は、入力Φ２が入つてきてこの回路をりセ
ツトする時、トランジスタ３４および３６の直列経路を
通つて余分の電力消費があることである。

このことは、トランジスタ３６および３５が同時にオン
になり、出力結節点１３と結節点２９を同時に放電する
が、一方トランジスタ３４はトリオート動作領域に留つ
ていて放電時間間隔の間導電を続けるために起こる。第
１０図は改良されたクロツク発生器回路を示している。

この回路には先行技術による回路の欠点がない。トラン
ジスタ１７は直列接続されたトランジスタ３７を通して
アースに接続される。トランジスタ３７のゲートは結節
点２０によつて駆動される。ゲートに接続されたキヤパ
シタ３８は結節点３９を結節点２０に接続する。結節点
３９はトランジスタ４０を通しΦによつて（ＶｄｄＶｔ
）に予め充電される。トランジスタ１７は結節点３９に
おけるそのソースを（Ｖｄｄ−Ｖｔ）にプリチヤージす
ることによりカツトオフに保たれる。このことは、もし
結節点２０が浮動してもおよびトランジスタ３７がＶｓ
ｓ上の雑音によつてオンにされても、トランジスタ１７
が導電状態になる前は、結節点３９がアースにずつと放
電されるであろうことを意味する。製造のさいトランジ
スタ３７のチヤンネルにしきい値調節イオン注入を行な
うことによりこのトランジスタのしきい値電圧を上昇さ
せ、それで雑音限界をさらに大きくする。このように、
結節点２１は十分に保護され、したがつて、結節点２２
は放電から保護され、それで前記問題点の１つが解決さ
れる。トランジスタ１７の雑音限界が増大することによ
り、また遅延回路を通し遅延時間１４にわたつてより良
い制御がえられ、そして第９図ｄの曲線２１ａに似た結
節点２１のより望ましい波形がえられる。

この変更の理由は第９図ｅをみれば理解される。この図
において、曲線２０′は前のように結節点２０の電圧で
あり、曲線２１ｂは結節点２１の電圧であり、そして曲
線３９′は結節点３９の電圧である。最初、結節点２１
および３９が（Ｖｄｄ−Ｖｔ）にあり、そして結節点２
０がアースにある。キヤパシタ３８から成るミラー形キ
ャパシタンスが充電され、そして結節点２０の電圧フが
上昇を始める時、キヤパシタ３８は結節点３９の電圧を
トランジスタ３７がオンになるまで上昇させる。

結節点２０の電圧が上昇を続ける時、結節点３９は急速
に放電するが、しかし結節点２０が結節点３９の電圧を
しきい値電圧Ｖｔだけ越える迄は放電を始めない。この
時点、すなわち、第９図ｅの時刻４１において、トラン
ジスタ１７がオンになり、そして結節点２１が急速に放
電する。第１０図の回路により第８図の先行技術による
回路よりもより消費電力の少ない回路がえられる。トラ
ンジスタ３６を第８図におけるように直接アースに接続
するよりは、結節点２９およびトランジスタ３５を通し
てアースに接続することにより、駆動器ステージをりセ
ツトすることに関連した電力消費が減少する。また、ト
ランジスタ３５はそのしきい値を大きくするためにイオ
ン注入チヤンネル領域を有しており、したがつて、結節
点２９に対する雑音限界が改良される。トランジスタ３
６が第１０図のように接続される場合、トランジスタ３
４のゲート電圧がΦ２りセツト電圧以下に降下するまで
、出力１３は放電できない。Φ２が高に進む時、トラン
ジスタ３５がまずオンに進み、結節点２９の放電が開始
し、それからその後、結節点２９の電圧がΦ２の電圧以
下のレベルに降下する時、トランジスタ３６がオンにな
り、それで出力１３が放電を開始することができる。こ
の時点において、トランジスタ３４はカツトオフである
。それはそのゲート、すなわち、結節点２９がそのソー
ス、すなわち、出力結節点１３より低いからであり、し
たがつて、第８図の回路の場合と異つて、ＶｄｄからＶ
ｓｓへの直流電流経路が存在しないからである。列アド
レスプリチヤージクロツク 第１図および第３図の記憶装置において、キヤパシタ４
０は時間と共に放電し、そしてこの記憶装置に記憶され
たデータを維持するために、約４ミリ秒毎に再び新しく
しなければならない。

この再び新しくすることは行アドレス（第２図ｃ）とＲ
ＡＳ信号（第２図ａ）を印加するが、しかし、列アドレ
スまたはＣＡＳ信号は印加なしで達成される。行アドレ
スは再び新しくする各サイクルの後増分されるので、各
行ぱ４ミリ秒の時間間隔以内で再び新しくされる。典型
的なコンピユータ動作では、ＣＡＳ信号が与えられた記
憶装置チツプる。その結果、第９図ｃに線２９′で示さ
れているように、結節点２９の電圧は入力Φ１の前端の
変化をほぼ追跡するであろう。この電圧２９／は駆動ス
テージとブートストラツプ・キヤパシタ３０をＶｄｄレ
ベルにまで充電し、そして結節点２１の電圧２Ｖが放電
する時出力を生ずるように駆動ステージを準備する。Φ
１に対する立上り時間２８の間、結節点２１はトランジ
スタ１６を通してトランジスタ１７のゲートを充電する
さいの遅延により高のままである。このことは結節点３
１および出力１３を低に保つ。それはトランジスタ２４
および２５がオンに保たれ、キヤパシタ３０がトランジ
スタ２４を通して充電されるからである。トランジスタ
２３はカツトオフの近くに保たれており、したがつて、
時間間隔２８の間電荷が結節点２２から失なわれないで
あろう。立上り時間２８の終わり近くの時刻３２付近で
、結節点２１は、第９図ｃの曲線２Ｖに示されているよ
うに、遅延トランジスタ１６および１７を通つて伝送さ
れる入力Φ１によつて放電を始める。曲線２Ｚに示され
ているように、このことはトランジスタ２３を通して結
節点２２を放電し、したがつて、トランジスタ２７がオ
フになり、そして曲線２ｇに示されているように、結節
点２９はこの時刻に約Ｖｄｄの電圧をもつて隔離される
。結節点２１が放電する時、トランジスタ２４および２
５がオフになり、そしてそれでトランジδ夕３３および
３４を通しての導電により結節点３１および出力１３は
Ｖｄｄに向つて急速に立上がることができる。結節点３
１が高電圧に向つて進む時、結節点２９はキヤパシタ３
０を通してＶｄｄより高いレベルにまで上昇する。この
ためにトランジスタ３４の両端の電圧が降下して事実上
ゼロになり、したがつて、出力１３はＶｄｄに向つて進
む。この回路は、次のサイクルのためＶｃ番が高に進む
前に起こる入力Φ２によつて、りセツトされる。

もしこの回路がΦの前にりセツトされる必要がないなら
ば、その時には、Φ２入力１１および１２は必要ない。
Φ２が高に進む時、トランジスタ３５は入力１２によつ
てオンにされ、そしてこれは結節点２９を放電してトラ
ンジスタ３３および３４をオフにする。同じ時刻に、Φ
２入力１１はトランジスタ３６をオンにし、出力１３を
Ｖｓｓｋまで急速に放電する。第８図の先行技術による
回路にはいくつかの欠点がある。

これらは新しい回路では以下に記載されるように改訂さ
れる。第１は、１対のトランジスタ１６および１７を有
する遅延回路は遅延時間１４にわたつての良好な制御の
ために適当でないことである。

その理由は、装置の大きさには関係なく、トランジスタ
１７のゲート電圧がそのしきい値電圧を越えるとすぐ、
トランジスタ１７がオンになることを開始するからであ
る。このように、もしトランジスタ１６が小さく製造さ
れそしてトランジスタ１７が大きな遅延を生ずるために
大きく製造されるならば、結節点２１の電圧は前とほぼ
同じ時刻に始まる放電を開始するであろう。このことは
第９図ｄに示されている。すなわち、曲線２Ｖはトラン
ジスタ１６および１７がある与えられた大きさ比をもつ
ているときの結節点２１の電圧を示し、そして曲線２１
″はトランジスタ１６がより小さくそしてトランジスタ
１７がより大きい場合の電圧を示す。下降時間はより遅
くなり、一方望む波形は点線２１ａであることに注意さ
れたい。結節点２０の電圧、すなわちトランジスタ１７
のゲートの電圧は曲線２０′によつて示されている。こ
の電圧が約０．８ボルトであるＶｔに到達するとすぐ、
トランジスタ１７が導電を始め、そして結節点２１を放
電する。第２は、第８図のクロツク発生器回路のいくつ
かの応用において、Φの終わりとΦ１の始まりの間の時
間間隔３７が大きいことである。

この時間間隔の間、Φがオフで入力Φ１が低であるから
、結節点２０は浮動する。この状態では、トランジスタ
１７の導電状態は未確定になる。アースライン上の雑音
はトランジスタ１７のソースを負に駆動することがあり
えて、トランジスタ１７をオンにし、そして結節点２１
から電荷を失わせることが可能である。このことは結節
点２１の電圧を（Ｖｄ（ｉ−Ｖｔ）以下に降下させる傾
向をもち、そしてもしそうならばその時には、トランジ
スタ２３は、曲線２２′に示されているように、Φ１が
高に進む時結節点２２を高にするはずの電荷がその代り
にトランジスタ２３を通つて結節点２１に進むという結
果を生ずるであろう。結節点２９に対する電圧の２Ｖｔ
降下のために、回路動作は急速に落込むことができる。
このことは、もし結節小さく、そしてΦＲの正転移から
結節点１４３への結合はトランジスタ１４５により容易
に抑制されることができる。ライン１４９上の出力信号
ΦＣの利用の１つの例は、第５図の列アドレスバツフア
に対する、または第１２図の列復号器のΦＣプリチヤー
ジに対する、第６図のＰｍｆまたはＰｍのようなクロツ
ク信号の発生にある。

列アドレス放電回路 第１２図は第３図のライン７４に印加するための列選定
電圧を発生するための回路を示している。

列アドレス信号がライン２４上で有効になる時、ライン
２４上の１２ＡＹおよびＡＹアドレスビツトの１つまた
は複数個が、第１３図ｃ（左側）に示されているように
、非選定復号器２０，２１に対し復号器出力１５０を放
電するであろう。６４個の復号器２０，２１があり、そ
してプリチヤージ状態において、第１３図ｃ（右側）、
その１つだけがその出力結節点１５０と共に残るであろ
う。

６３個の非選定復号器のすべてがいつたん設定されると
、そしてただ１つの復号器がそのプリチヤージ状態に残
されると、ライン１５１に制御回路（図示されていない
）から印加された第２図ｄのＹ信号が高に進み、そして
この電圧はトランジスタ１５２を通つて選定されたライ
ン７４に印加され、それで第３図のアドレス列ライン３
８ａ，３８ｂ上のデータがＩ／Ｏライン２５，２６にお
よびＩ／Ｏバツフアにトランジスタ７５，７６を通して
ゲートアウトされることを許す。

非選定復号器２０，２１に対し、結節点１５０が放電さ
れているから、第２図Ｄｆ）Ｙ信号はトランジスタ１５
２を通ることが許されなく、そしてライン７４はＶｓｓ
にあるままである。けれども、ライン７４の電位は他の
結節点に対し非常に高いインピーダンスをもつこの結節
点にトラツプされ、したがつて、この改良に対する付加
回路が必要である。もし１対のライン２５，２６の両方
が選定された感知増幅器１１またはピツトライン３８ａ
，３８ｂからのデータによりＶｓｓにまで引寄せられる
ならば、ビツトライン２５，２６の１つはアドレスされ
たセルに書込まれたデータによりその高状態に進み、そ
の時ゲート重なりキヤパシタンスによる結合がＩ／Ｏラ
イン２５，２６とライン７４との間に起こり、そしてこ
のライン７４をＶｓｓ以上の正電圧に向つて押進めよう
とする。この電圧の大きさは、トランジスタ７５，７６
を通してのライン２５，２６とライン７４の間の重なリ
キヤパシタンスと、ライン７４と関連した寄生キャパシ
タンスと、およびＩ／０ライン２５，２６上の電圧変動
の大きさとの関数である。ライン７４はＶｓｓに対し高
インピーダンスであるから、この電圧はライン７４上に
容量的゛に蓄えられたままであり、そして通常の０ＰＮ
接合漏洩により消滅するだけであろう。もしライン７４
上のこの結合した電圧の大きさが十分の大きさであるな
らば、それは列ライン３８ａ，３８ｂの１つをゆつくり
放電させることができる。もし活動サイクルが時間的に
十分長いならば、このビツトラインはＶｓｓに向つて放
電し、そして選定された記憶セルに対しその中に書込ま
れるべき高状態を失わせる。高速ダイナミツクＲＡＭに
対し、第１３図ｃに示された結節点１５０が低に進む時
刻と第１３図ｄに示されたＹ信号が高に進む時刻との間
の時間間隔は正しい動作と一致してできるだけ短くされ
る。もしある装置についてこの時間間隔が変更を重ねる
ことによつて小さくされるべきならば、結節点１５０の
放電が完了する前に、小さな正電圧がライン７４にトラ
ツプされうる。この小さな電圧は、前記記載のように、
ライン７４に結合された電圧に付加される。この状態は
あるタイミング条件またはある温度条件でのみ現われる
小さなイールドとパターン感度をもたらしうる。したが
つて、これらの問題を解決するために、第１２図の回路
は６４個のライン７４のおのおのをＶｓｓに接続し、そ
してそのゲートに直列トランジスタ１５４を通して印加
される第１３図ｅに示されるＹ信号を有する放電トラン
ジスタ１５３を用いる。

トランジスタ１５４のゲートは結節点１５０に接続され
る。選定されない復号器２０，２１に対しては、結節点
１５０の放電はＹのＶｓｓへの放電を進める。このこと
はＶｔより十分上の正電圧をトランジスタ１５３のゲー
トにトラツブさせる。それは、Ｙが低に進む前に、トラ
ンジスタ１５４がオフになるからである。したがつて、
トランジスタ１５３はオンであり、そしてライン７４の
電圧またはライン７４に結合した電圧を放電するために
Ｖｓｓへの低インピーダンス経路を与える。これは列ラ
インのゆつくりした自然放電おに対しその間は現われな
いという長い時間間隔が起こりうる。それは、このチツ
プがデータに対しアクセスされないで単に再び新しくさ
れるであろうからである。このことは列アドレスに対し
て用いられたプリチヤージ回路に対し、またはＣＡＳ信
号と関連した問題を提出する。チツプ内のＣＡＳに関連
したプリチヤージクロツクはＶｄｄのその意図された振
幅からＶｄｄ−Ｖｔの値まで降下するであろう。ソース
・フオロワによりＶｄｄ一Ｖｔまで通常プリチヤージさ
れるすべての結節点は付加的しきい値電圧をＶｄｄ−２
Ｖｔまで降下するであろう。ちようどＲＡＳが起こつて
再び新しくするだけの長い時間間隔の後ＣＡＳ信号が作
動されると、．これらの電圧降下はこの回路が誤動作を
行なう原因となりうる。この誤動作を防ぐために、ＲＡ
Ｓに関連したプリチャージクロツクはポンプ・アツプさ
れたＣＡＳに関連したプリチヤージクロツクを、無限の
時間間隔にわたつて、その意図するＶｄｄ値に保つのに
用いられる。ＣＡＳに関連したプリチヤージクロツクを
発生するのに通常用いられる回路は第１１図の回路を付
加することによつて変更されない。この回路は、ＣＡＳ
は高であるであろう（第２図ｂに示されているように低
に進まないであろう）ということを利用し、一方ＲＡＳ
は再び新しくするサイクルの間第２図ａに示されている
ように低に進むであろうということを利用する。第１１
図において、ＲＡＳに関連したクロツクｉ百とＫＸＩに
関連したクロツクＴＯが用いられる。

この記載においてはこれらはＲＡＳ信号およびＣＡＳ信
号とほぼ同じタイミングであり、そしてこれらは、この
チツプ内の他のいろいろな回路をプリチヤージするのに
用いられる回路３７によつて発生される。ＲＡＳのみの
再び新しくする動作状態では、ＲＡＳが活動状態にある
間ΦＲが低である時、ΦＣは高でＶｄｄにある。したが
つて、ΦＲが高に進む前に、結節点１４０は高、すなわ
ち、Ｖｄｄ−Ｖｔにあるであろう。したがつて、Ｊｋが
高に進む時、結節点１４０はトランジスタ１４１と関連
したキヤパシタンスによりＶｄｄ以上に上昇し、ΦＲの
完全なＶｄｄレベルが結節点１４２に伝達されるであろ
う。ＲＩが正に進む前に、結節点１４２はΦＲｆ）Ｖｓ
ｓ電位にあり、一方結節点１４３はトランジスタ１４４
を通してＶｄｄｖｔ電位に充電されている。ΦＣが高で
ある時ΦＣはＶｓｓにあり、したがつて、トランジスタ
１４５は結節点１４３をトランジスタ１４４を通して充
電することを妨げない。ΦＲが正に転移する時、結節点
１４３はキヤパシタ１４６を通してＶｄ似上に上昇する
。トランジスタ１４７の大きさに比べてそして結節点１
４３と関連した寄生キャパシタンスに比べて十分の大き
さをもつようにキャパシタ１４６を製造することにより
、トランジスタ１４７を確実にトリオート動作に駆動す
ることができ、したがつて、ΦＣの漏洩した電荷を再び
供給することにより、ｉσをＶｄｄ電位に保つことを保
証する。Ｔｋの正に進む転移が、もしΦＣが動作の他の
モードの間低であるならば、トランジスタ１４７の導電
を起こさせないように、トランジスタ１４１が用いられ
る。ガπが高の時もしΦＣが低であるならば、トランジ
スタ１４１はオフになり、そして結節点１４２がΦＲの
転移に追随することを許さないであろう。トランジスタ
１４８は容量性隔離装置として用いられ、それでトラン
ジスタ１４１のゲートがＶｄ似上に上昇でき、そしてΦ
Ｒの完全な転移が結節点１４２に結合することを許され
る。トランジスタ１４５はＣＡＳが活性である時結節点
１４３を放電し、ΦＣが低である間（第２図ｂ）トラン
ジスタ１４７を通る電流経路が生じないようにする。ト
ランジスタ１４４は細い幅、長いチヤンネルの装置であ
つて、ΦＣが高である時電力消費を小さく保つ。結節点
１４３がトランジスタ１４４を通して充電されることは
、ΦＣにかなりの漏洩が起こる前、しばらく起こること
が必要なだけであり、これは長いチヤンネル、細い幅の
トランジスタ１４４と両立する。もしキヤパシタ１４６
がＭＯＳゲート接続キヤパシタとしてつくられるならば
、トランジスタ１４１および１４６および結節点１４０
を削除することが可能であり、そしてΦＲを結節点１４
２に直接接続することが可能である。ΦＣが低である時
ΦＣは高であるから、結節点１４３は低に保たれ、そし
て反転がキヤパシタ１４６に起こることを妨げ、したが
つて、反転領域がない場合、このキヤパシタは結節点１
４３電極と結節点１４２のＮ＋拡散領域との物理的重な
りでつくられるだけである。この重なりキヤパシタンス
は反転層キャパシタンスに比べて非常によび書込み動作
中のゼータの損失を妨げる。選定された復号器２０，２
１に対し、結節点１５０はそのプリチヤージされた状態
、すなわち、高状態に保たれ、したがつて、ＹがＶｓｓ
に進む時トランジスタ１５４はオンである。したがつて
、トランジスタ１５３のゲートはＹと共に低に進み、そ
してトランジスタ１５３はオフになり、したがつて、ラ
イン７４はＹに追随できる。本発明は例示的実施例に基
づいて記載されたが、この記載は限定のためではない。

本発明の例示的実施例および他の実施例のいろいろな変
更実施例はこの記載に基づいて当業者には明らかである
であろう。したがつて、特許請求の範囲は本発明の範囲
内に入るすべてのこのような変更実施例をその範囲内に
含むものである。

【図面の簡単な説明】

第１図は本発明の特長を利用した半導体ダイナミツク記
憶装置の電気プロツク線図、第２図ａ乃至第２図ｇは第
１図の装置のいろいろな部分に対し存在する電圧対時間
または他の条件対時間のグラフ、第３図は第１図の装置
の一部分の電気概略図であつて、本発明の１つの特長の
感知増幅器と記憶配列体を詳細に示Ｃ、第４図ａ乃至第
４図１は第３図の回路のいろいろな部分に存在する電圧
対時間を表わすグラフ、第５図は第１図の装置の一部分
の電気概略図であつて、本発明の１つの特長の入力回路
を詳細に示し、第６図ａ乃至第６図ｆは第５図の回路の
いろいろな部分に存在する電圧対時間を表わすグラフ、
第７図は本発明の１つの特長の入力回路を含んだ半導体
装置の小さな部分の拡大平面図、第７ａ図乃至第７ｃ図
はそれぞれ第７図における線ａ−Ａ，ｂ−Ｂ，ｃ−ｃに
沿つた断面図、第８図はＭＯＳＲＡＭに対する先行技術
によるクロツク発生器回路の電気概略図、第９図ａ乃至
第９図ｅは、第１０図の回路におけると共に、第８図の
回路におけるいろいろな点に現われる電圧波形を表わす
グラフ、第１０図は本発明の１つの特長による第１図の
装置に用いるための改良されたクロツク信号発生器の電
気概略図、第１１図は充電クロツク回路図、第１２図は
列選択電圧を発生するための回路の図、第１３図は第１
２図の回路のいろいろな部分の電圧対時間を表わすグラ
フを示す。 １０ａ，１０ｂ・・・・・・記憶セルの行および列配列
体、１１・・・・・・感知増幅器、１４，１９・・・・
・・バツフア、１２，２０，２１，２２・・・・・・復
号器、３７・・・・・・クロツク発生器。

Claims (1)

【特許請求の範囲】
1. １ 半導体の一つの面上で各列のセルが各列ラインに接
   続され、単一トランジスタを有するメモリセルの行およ
   び列配列体と、前記各列ライン上の感知結節点に接続さ
   れた複数の感知増幅器とを有するダイナミック半導体記
   憶装置であつて、前記各メモリセルはレベル１または０
   のデータを記憶するための１個のアクセストランジスタ
   と１個の記憶キャパシタを有し、前記感知増幅器はそれ
   ぞれ、電流経路と制御電極とをそれぞれ有し交差接続さ
   れた一対の駆動トランジスタと、前記感知結節点と接地
   手段との間に設けられ前記駆動トランジスタの各々を別
   個に接地するための手段とを有し、前記ダイナミック半
   導体記憶装置は更に、ある能動動作サイクルに先立つて
   前記列ラインをある電圧にプリチャージする手段と、前
   記列ラインに接続され、１レベルが記憶された列ライン
   をある能動動作サイクルの開始後に前記電圧レベルにプ
   ルアップするプルアップ手段と、前記動作サイクルの開
   始時に、あるアドレス電圧を前記配列体内にある前記メ
   モリセルの選択された行に印加する手段とを有し、１レ
   ベルが記憶されている前記選択された行の前記記憶キャ
   パシタに記憶された前記電圧のレベルを増大させるため
   、前記アドレス電圧は前記能動動作サイクルの少なくと
   も一部の期間に前記電圧レベルよりも実質的に高い大き
   さとされることを特徴とする前記ダイナミック半導体記
   憶装置。