KR100267424B1 - 집적회로 - Google Patents

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Abstract

집적 회로 메모리 어레이(an integrated circuit memory array)는 사전충전기간(a precharge period)동안 사전충전되는 열 도선들(column conductors) (312-315)을 포함한다. 전원 전압의 변동(variation)에 따른 영향을 감소시키기 위해, 사전충전 기간의 일부분 동안, 열 도선과 접지 사이에 부하 저항들(305 내지 308)이 접속된다. 이러한 방식으로, 전압 디바이더(a voltage divider)가 형성되어 방전 경로(discharge paths)를 제공함으로써, 열 도선이 과잉으로 충전(over-charging)되는 것이 방지된다. 따라서, 전원 노이즈에 대한 면역성이 증가된다. 이러한 노이즈에 대한 면역성 증가는, 노이즈에 대한 면역성이 증가되지 않을 경우에 발생할 수 있는 최악의 메모리 액세스 시간(theworst-case memory access time)으로 인한 성능 저하(degradation)를 피할 수 있게 한다.

Description

집적 회로
제 1 도는 종래의 전형적인 메모리 어레이를 도시한 도면.
제 2 도는 본 발명의 방법을 구현하는 제 1 메모리 어레이를 도시한 도면.
제 3 도는 본 발명의 방법을 구현하는 제 2 메모리 어레이를 도시한 도면.
제 4 도는 전형적인 사전충전 및 방전 펄스를 도시한 도면.
제 5 도는 사전충전 펄스로부터 방전 펄스를 발생하는 회로 구현을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
101-106, 201-206, 301-304 : 사전충전용 트랜지스터
116, 213, 311 : 사전충전용 라인
110-115, 217-222, 317-320, 322-325 : 액세스 트랜지스터
118-123, 224-229 : 열 도선
124-129 : 저항
207-212, 305-308 : 부하 트랜지스터
223, 316, 321 : 워드 라인
231, 309, 326 : 제어 트랜지스터
40 : 사전충전 펄스
41 : 방전 펄스
본 발명은 메모리 셀 어레이(an array of memory cells)를 구비하는 집적 회로에 관한 것이다.
메모리를 포함하는 집적 회로는 전형적으로 행(rows) 및 열(columns)로 배열된 메모리 셀 어레이를 구비한다. 예를 들면, 예시적인 메모리 설계(100)가 제 1 도에 도시되어 있다. 메모리 셀들(107-109)의 각각은, 예를 들면 통상적으로 부하 저항(load resistors)을 갖는 4개의 교차 접속형 트랜지스터(four cross-coupled transitors) 또는 2개의 교차 접속형 트랜지스터를 구비한 스태틱형(static type)일 수 있다. 행 도선(the row conductor)(117)이 활성화(activate)될 때, 액세스 트랜지스터(110-115)는 도통(conduct)되고, 따라서 예시된 행의 메모리 셀에 대해 액세스를 행한다. 즉, 액세스 트랜지스터가 n채널 소자일 때, 고레벨의 행 도선 전압(a high row conductor voltage)은 대응하는 열 도선(118-123)으로부터의 메모리 셀 액세스를 허용한다. 열 도선(the column conductors)은 당 분야에서 "비트 라인(bit line)"으로 불리기도 하는데, 그 이유는, 소정의 선택된 열에서 단일 비트 정보가 소정의 메모리 셀로부터 판독되거나 흑은 소정의 메모리 셀로 기록되기 때문이다. 행 선택회로(the row selection circuitry)와, 열 선택 회로(column selection circuitry)와, 메모리 셀로부터의 신호 레벨을 증가시키는 감지 증폭기(sense amplifiers)는 당 분야에서는 잘 알려진 것들이므로 제 1 도에 도시하지 않았다. 또한, 스태틱 메모리(static memories)는 상반되는 전압 레벨에서 안정한 두 개의 노드를 갖는 쌍안정 소자(bistable device)이며, 전형적으로 이 두 노드에 대해 액세스가 요구된다는 사실도 당업자라면 이해할 것이다. 그러나, 다이내믹 랜덤 액세스 메모리(dynamic random access memory : DRAM)에 사용되는 다이내믹 메모리 셀(dynamic memory cell)과, 판독 전용 메모리(read only memory : ROM) 셀은 일반적으로 단일 단자형으로 설계(a single-ended design)되며, 메모리 셀의 칼럼 당 단지 하나의 액세스 트랜지스터와 하나의 열 도선만을 필요로 한다.
각각의 메모리 사이클동안, 그리고 소정의 액세스 동작 이전에, 열 도선은 고전압 레벨(high voltage level)로 사전충전(precharge)된다. 즉, 사전충전용 라인(precharge line)(116)상의 전압이 고레벨이 될 때, 사전충전용 트랜지스터(101-106)는 순간적으로 도통되고, 이로 인해 열 도선상의 전압은 양(positive)의 전원 전압 VDD을 향해 상승한다. 그러나, 예시된 경우에서, n채널 사전충전용 트랜지스터(Vtn)를 통해 발생되는 임계 전압 강하(threshold voltage drop)는 열 도선이 전원 전압보다 낮은 임계 전압으로 사전충전되게 한다. 이렇게 낮아진 사전충전 전압은 많은 경우에 바람직하게 작용하는데, 그 이유는, 낮아진 사전충전 전압으로 인해, 선택된 셀에 대한 판독 및 기록 동작이 빨라지기 때문이다. 예를 들면, 기록 동작동안, 낮아진 사전충전 전압으로 인해 기록 회로는 선택된 열의 열 도선들을 상반되는 전압 레벨들(즉, VDD와 VSS)로 신속하게 구동하는데, 이 때의 구동 속도는 열 도선을 완전히 VDD레벨로 사전충전했을 때의 구동 속도보다 더 빠르다. 낮아진 사전충전 전압은, 판독 동작동안, 비교적 작은 전류 흡수 능력(the relatively small current sinking capability)을 갖는 선택된 메모리 셀이 0을 향해 진행중인 열 도선(the zero-going column conductor)을 급속히 Vss(0V)로 구동해야 할 때 특히 중요하게 작용한다. 이로써, 감지 증폭기는 선택된 셀에 저장되어 있는 적절한 메모리 상태(즉, 논리 "1" 또는 "0")를, 가능한 짧을수록 바람직한 규정된 시간내에 검출할 수 있게 된다.
사전충전 동작동안 발생할 수 있는 한 가지 상태로서, 특히 이후의 판독 동작시 장해를 유발시키는 상태가 양의 전원 전압 VDD상에 노이즈가 중첩되는 것이다. 즉, 임의의 양의 노이즈 전압은 사전충전 전압을 정규 설계값 이상으로 증가시킬 수 있다. 이러한 노이즈는 음의 전원 도선상의 접지 바운스(ground bounce), 혹은 출력 버퍼가 스위칭할 때 스위칭 과도 현상(switching transient)에서 기인하는 전원 부하의 변화, 혹은 다양한 유도성이나 용량성 결합 효과(inductive and/or capacitive coupling effects) 등에 의해 발생할 수 있다. 그러나, 그 원인이 무엇이든지간에, 사전충전 전압의 증가는 특히 판독 동작동안의 액세스 시간을 증가시키기 때문에 바람직하지 않다. 이러한 액세스 시간의 증가는, 0으로 진행중인 열 도선을 메모리 셀이 충분하게 접지로 제어하는데 더 많은 시간이 소모되기 때문인데, 이렇게 열 도선을 충분히 접지시켜야만 감지 증폭기가 적절히 저장된 신호 레벨을 검출할 수 있다, 따라서, 집적 회로의 설계자는 최대로 예기되는 노이즈(maximum anticipated noise)가 발생한 최악의 판독 동작(worst-case read operation)의 경우 더 길어진 액세스 시간을 보상하는데 상당한 시간을 허용하여야 한다. 기록 동작동안에도 유사한 노이즈 효과가 발생하지만, 기록 회로(제 1 도에 도시되지 않음)의 전류 구동 능력은 더 크므로, 이런 불리한 조건(penalty)은 큰 문제가 되지 않는다.
종래의 몇몇 설계 기법들은 열 도선을 VDD레벨로 완전히 사전충전했었음을 유의하자. 이 동작은 전형적으로 제 1 도에 도시된 n채널 사전충전용 트랜지스터 대신에, 저레벨로 진행하는 게이트 전압(a low-going gate voltage)에 의해 활성화되는 p채널 사전충전용 트랜지스터를 이용하여 수행된다. p채널 사전충전용 트랜지스터의 드레인과 기판간의 p-n접합에 의해 최대 노이즈 전압이 VDD보다 하나의 다이오드 전압 강하분(약 0.6V)만큼 높은 전압으로 제한된다는 것을 제외하면, 전술한 노이즈 문제는 여전히 적용된다.
종래 기술에서는, 전원 노이즈 문제를 완화시키는 한가지 방법으로서, 접지(VSS)에 대해 고 저항성 누설 경로(a high-resistive leakage path)를 제공하는 장치를 부가하였었다. 예를 들면, 저항들(124-129)이 제공될 수 있는데, 이 저항들은 임의의 노이즈를 유도하는 양의 전압 스파이크(noise-induced positive voltage spike)를 서서히 감쇠시킨다. 그러나, 이 방법은 빠른 노이즈에 대해서는 그다지 효과가 없는데, 그 이유는, 메모리 셀로부터의 판독 신호가 과도한 로딩(excessive loading)에 의해 손상되지 않기 위해 이들 저항 각각이 충분히 큰 값, 통상적으로 수백 메가옴에서 수 기가옴 범위의 값을 가지도록 설계되어야 하기 때문이다. 그렇지 않다면, 메모리 셀의 구동 능력이 증대되어야 한다. 이것은 통상의 메모리 소자에 있어서의 대부분의 전력 손실이 메모리 어레이에 의해 이루어진다는 사실을 고려할 때바람직하지 못하다. 더욱이, 구동 능력의 증대는 메모리 셀의 트랜지스터의 크기즉, 어레이의 크기를 바람직하지 않게 증가시킨다. 따라서 전원 노이즈에 대해 높은 면역성을 가지면서 과도한 로딩 문제는 피할 수 있는 개선된 방법이 요망된다.
본 발명은 개선된 집적 회로 메모리 셀 사전충전 방법을 제공한다.
본 발명에 따르면, 메모리 사이클의 일부 기간중에 저항성 부하(resistive load)가 열 도선상에 위치하게 된다.
이하의 상세한 설명은 개선된 사전충전 방법을 구현하는 집적 회로 메모리어레이에 관한 것이다. 제 2 도에서, 예시된 메모리 배열(200)은 액세스 트랜지스터(217-222)를 통해 액세스되는 메모리 셀(214-216)을 구비한다. 액세스 트랜지스터가 n채널 트랜지스터인 경우, 판독 혹은 기록 동작동안의 메모리 셀 액세스를 위해 워드라인(223)은 양의 전압 펄스에 의해 활성화된다. 필요한 정보는 열 도선들(224-229)을 통해 메모리 셀로부터 판독되거나 혹은 메모리 셀로 기록된다. 열 도선들은 사전충전용 트랜지스터(201-206)에 의해 고레벨의 전압 상태로 사전충전되며, 이 트랜지스터들은 사전충전 제어 라인(213)상의 양의 전압 펄스(a positive voltage pulse)에 의해 활성화된다. 전술한 바와 같이, 메모리 어레이는 전술한 종래 유형의 메모리 어레이이다.
본 발명의 방법은 사전충전 동작동안 열 도선(224-229)에 인가되는 부하를 제공한다. 이 부하의 제공으로 인해, 액세스 동작이 이루어지기 전에 열 도선상의 전압이 안정화된다. 예를 들면, 제 2 도에서는, 부하 트랜지스터들(207-212)이 각각 자신의 게이트와 드레인이 접속된 채로 존재한다, 이렇게 접속됨으로써, 각각의 부하 트랜지스터는 다이오드와 직렬 접속된 저항으로서 동작하게 된다. 한편, 다이오드는 사전충전된 열 도선으로부터 접지(VSS)로 전류가 흐르는 것은 허용하지만, 공통노드(230)에 접속된 열 도선들 간의 충전 즉, 어떤 열 도선이 다른 열 도선으로부터 충전되는 것은 막아준다. 부하 트랜지스터들은 각기 대응하는 열 도선과 방전 제어용 트랜지스터(231) 사이에서 공통 노드(230)를 통해 접속된다. 방전 제어용 트랜지스터(231)는 방전 제어용 라인(233)상의 양의 방전 펄스에 의해 주기적으로 도통됨으로써, 노드(230)가 전원의 접지(0V) 도선 VSS에 주기적으로 접속되도록 한다. 이러한 방식으로, 부하 트랜지스터는 열 도선과 VSS사이에 주기적으로 접속된다. 각각의 부하 트랜지스터의 크기는 비교적 고저항을 제공하기 위해 비교적 작다. 이러한 저항값은 1∼100 KΩ 범위내에 있는 것이 바람직한데, 현재의 설계 기법에서는 통상 10∼20 KΩ정도인 것이 바람직하다. 방전 제어용 트랜지스터(231)는 자신이 도통된 동안에 노드(230)를 저레벨의 전압 상태로 유지시킬 수 있을 정도의 도전성을 제공하기 위해 비교적 크다. 예시된 것처럼 방전 제어용 트랜지스터가 n채널 트랜지스터인 경우, 이 트랜지스터(231)의 도통 동안에 노드(230)의 전압은 거의 VSS에 도달한다는 사실을 유의해야 한다. 방전 제어용 라인의 전압이 제레벨일 때, p채널 트랜지스터(232)는 공통 노드(230)의 전압을 고레벨, 즉 거의 VDD로 유지한다. 이 동작은 열 도선(230)이 방전 기간 이외의 시간에서는 공통 노드를 통해 방전하지 못하도록 한다.
사전충전 기간동안, 열 도선상에서 노이즈에 의해 유도된 전하(noise-induced charges)는 부하 트랜지스터(207-212) 및 방전 제어용 트랜지스터(231)를 통해 적어도 부분적으로 방전된다. 이 현상은, 트랜지스터(231)가 도통할 때, 사전충전용 트랜지스터, 부하 트랜지스터 및 방전 제어용 트랜지스터가 각각의 열 도선에 접속되어 있는 전압 디바이더(a voltage-divider)처럼 동작하기 때문에 발생한다. 이들 트랜지스터의 크기는 각각의 열 도선상의 전압이 약 VDD-Vtn으로 유지되도록 최적화될 수 있다. 제 4 도는 사전충전 제어용 라인(213)상의 사전충전 펄스(40)의 파형이 방전 제어용 라인(233)상의 방전 펄스(41)의 파형과 중첩되는 예시적인 경우의 타이밍도를 도시한다. 사전충전 펄스(40)의 펄스 폭(W1)은 종래의 메모리 설계기준에 따라 선택될 수 있음을 유의해야 한다. 이 사전충전 펄스는 소정의 메모리 사이클의 시작점에서 주기적으로 발생한다. 방전 펄스(41)의 펄스 폭(W2)은 사전충전 펄스의 펄스 폭보다 작다. 더욱이 도시된 바와 같이, 방전 펄스는 전형적으로 사전충전 펄스와 동일한 시간내에 발생한다. 즉, 파형(41)은 파형(40)이 상승하기 시작한 직후에 상승하기 시작했다가 파형(40)이 하강하기 전에 하강하기 시작한다. 통상의 경우, 사전충전 펄스(40)는 메모리 사이클의 약 1/2에 해당하는 지속 기간(W1)을 갖고, 방전 펄스(410)는 사전충전 펄스의 지속 기간(W1)의 약 70∼95%에 해당하는 지속 기간(W2)을 갖는다.
방전 펄스를 발생하기에 적당한 회로의 일 예가 제 5 도에 도시되어 있지만 다른 기법들도 가능하다. 제 5 도의 회로는 노드(501)의 입력에 인가된 사전충전펄스로부터 방전 펄스를 발생하여 인버터(511)의 출력에서 이 방전 펄스 출력한다. 이러한 방식으로, 방전 펄스는 사전충전 펄스내에 존재하는 것이 보장되고, 후술되는 바와 같이 원하는 펄스 폭을 획득할 수 있다.
(1) 노드(501)에서 상승증인 사전충전 펄스(the positive-going precharge pulse)는 NAND 게이트(510)의 일 입력에 인가되는 동시에 상보형 트랜지스터 쌍(506 및 507)을 포함하는 인버터의 입력에도 인가된다. 따라서 인버터(506-507)의 출력은 저레벨이 되고, 인버터(509)의 출력을 고레벨이 된다. 그러므로, 인버터(506-507 및 509)를 통과하는데 걸리는 짧은 지연(delay) 이후에 NAND 게이트(510)의 양쪽 입력은 고레벨이 되며, 이로 인해 NAND 게이트(510)의 출력은 저레벨이되고, 인버터(511)의 출력은 고레벨이 된다. 이것은 제 4 도에서 파형(41)의 상승에지(the rising edge)로 도시된다.
(2) 지연 회로(502)는 노드(501)에서 상승중인 천이를 소망의 지연 기간 즉, W2만큼 지연시킨다. 이러한 지연 기간동안, 인버터(503)의 입력은 제레벨이고, 따라서 인버터(503)의 출력은 고레벨이 되어, 트랜지스터(508)가 비도통 상태로 되고, 이로 인해 인버터 쌍(504-505)의 출력은 저레벨이 되어, (1)에 전술한 것처럼 인버터쌍(506-507)의 출력이 저레벨로 된다. 그러므로, 인버터(509)는 NAND 게이트(510)의 일 입력을 지연 기간동안 고레벨로 유지하고, 이로 인해 NAND 게이트(510)의 출력은 저레벨을 유지하게 된다. 따라서, 인버터(511)의 출력은 지연 기간동안 내내 고레벨의 전압 상태를 유지한다.
(3) 지연 기간 이후, 지연 회로(502)의 출력은 고레벨로 되고, 이로 인해 인버터(503)의 출력은 저레벨이 된다. 이 동작에 의해, 트랜지스터(508)가 도통되는 동안에는 트랜지스터(505)가 도통되지 않아, 인버터(509)의 입력이 고레벨로 된다. 그러므로, 인버터(509)의 저레벨 출력이 NAND 게이트(510)의 입력에 제공되고, 이로인해 NAND 게이트(510)의 출력은 고레벨로 된다. 이 동작은 인버터(511)에 고레벨의 입력을 발생하게 되고, 결국 인버터(511)의 출력은 제레벨로 되어, 방전 펄스를 종료시킨다. 이것은 제 4 도에서 파형(41)의 하강 에지(the falling edge)로 도시된다.
사전충전 펄스로부터 방전 펄스를 유도하는 전술한 방법은 유리하고 편리하지만, 이들 펄스는 필요에 따라서 독립적으로 발생될 수 있다. 또한, 회로를 구성하는 방법도 다양하게 이용될 수 있다. 방전 펄스(W2)의 폭은 원하는 노이즈 전압 제어를 성취할 수 있을 정도로 충분히 길게 선택되지만, 열 도선을 과도하게 방전할 정도로 길지는 않다. 본 명세서에서는 하나의 사전충전 펄스와 그에 상응하는 방전펄스가 예시되었지만, 당업자라면, 이들 펄스는 각 메모리 사이클동안 주기적으로 나타남을 잘 이해할 것이다.
본 발명의 사전충전 제어 방법은 다양한 메모리 응용에 이용될 수 있다. 예를 들면, 제 2 도의 스태틱 메모리의 실시예에서는 하나의 열(column) 당 두개의 열도선이 예시되어 있다. 그러나, DRAM 및 ROM을 포함한 다양한 메모리 어레이 설계에서는 하나의 열(column) 당 하나의 열 도선을 이용할 수도 있다. 전형적인 ROM 어레이(300)가 제 3 도에 도시된다. 사전충전용 트랜지스터(301-304)는 사전충전 제어용 라인(311)에 의해 제어되고, 부하 트랜지스터(305-308)는 열 도선(312-315)과 공통 노드(310) 사이에 접속된다. 공통 노드(310)는 제어 트랜지스터(309 및 326)에 의해 교대로 VSS와 VDD로 구동되며, 이들 제어 트랜지스터는 전술한 바와 같이 방전 제어용 라인(327)상의 방전 펄스에 의해 제어된다. 메모리 셀은 워드 라인(316)을 통해 액세스되는 트랜지스터(317-320)와, 워드 라인(321)을 통해 액세스되는 트랜지스터(322-325)를 포함한다. 각각의 트랜지스터는 본 기술 분야에서 잘 알려진 방법에 따라 저장된 "1" 혹은 "0"의 논리 상태를 나타내기 위해 도통되거나 혹은 비도통된다.
전술한 어레이에서는 주어진 공통 노드(230, 310)에 대해 단일의 방전 제어용 트랜지스터(231, 309)가 접속되는 것으로 도시되었지만, 큰 규모의 어레이는 두 개이상의 서브 어레이를 포함하여 각각의 서브 어레이가 독립적으로 제어되도록 할수도 있음을 유의해야 한다. 공통 노드 풀-업 p채널 트랜지스터(the common node pull-up p channel transistor)(232, 326)는 또한 풀-업 레지스터(pul1-up resistor)나 그 밖의 다른 소자들로 대체될 수도 있다. 또한, 본 명세서에서는 사전충전 전압을 "고레벨"의 전압으로, 방전 전압은 "저레벨"의 전압인 것으로 간주하였음을 유의해야 한다. 이러한 고레벨 및 저레벨 전압은, 종래의 IC 동작 전위의 경우에서, 보다높은 양의 전압과 보다 낮은 양의 전압에 각각 대응하는 것이며, 통상 VSS=0V이고, VDD=5V(혹은 3V 이하)이다. 그러나, 예를 들면, IC 어레이가 음의 전원에서 동작하는 경우 "고레벨" 이라는 용어는 더 낮은 음의 값을 갖는 전압에 적용될 수도 있다. 전술한 실시예에서는 전계 효과 트랜지스터(field effect hransistor)가 사용되었지만, 부하 소자, 제어 소자, 메모리 소자중 일부 혹은 전부를 바이폴라 트랜지스터(bipolar transistor)로 대체하는 것도 가능하며, 또다른 변형도 가능하다.
이상에서, 본 발명의 바람직한 실시예를 상세히 설명하였지만, 다음의 청구범위에 기재된 바와 같은 본 발명의 사상 및 범위를 이탈하는 일없이 본 발명에 대한 다양한 변경 및 개선이 이루어질 수 있음은 명백하다.

Claims (6)

  1. 메모리 셀들(214, 215, 216)이 행(rows) 및 열(columns)로 배열되어 있는 메모리 어레이(memory array)를 포함하고, 각각의 열내의 상기 메모리 셀들은 하나 혹은 그 이상의 열 도선(columm conductors)(224-225; 226-227; 228-229)에 의해 액세스되며, 상기 열 도선들은 메모리 사이클(memory cycle)의 메모리 액세스 기간 이전의 사전충전 기간(a precharge period)동안에 제 1 전압 레벨(a first voltage level)(VDD)로 사전충전되는 집적 회로에 있어서,
    방전 기간(a discharge period)동안 상기 제 1 전압 레벨보다 낮은 제 2 전압 레벨(VSS)을 공급하는 전압 공급원과 상기 열 도선들 사이에 접속되는 부하 저항들(207 내지 212)을 더 포함하되,
    상기 방전 기간의 전체는 상기 사전충전 기간내에 발생하고,
    상기 메모리 사이클의 적어도 일부분 동안에는 상기 부하 저항들이 상기 열도선과 상기 제 2 전압 레벨을 공급하는 상기 전압 공급원 사이에서 접속되지 않는 것을 특징으로 하는 집적 회로.
  2. 제 1 항에 있어서,
    상기 방전 기간의 지속 시간은 상기 사전충전 기간의 지속 시간의 0.7 내지 0.95배의 범위내인 집적 회로.
  3. 제 1 항에 있어서,
    상기 부하 저항들은 전계 효과 트랜지스터들(field effect transistors)인 집적 회로.
  4. 제 3 항에 있어서,
    상기 전계 효과 트랜지스터들은 각각 자신의 드레인이 자신의 소스에 접속되어 있는 집적 회로.
  5. 제 4 항에 있어서,
    상기 전계 효과 트랜지스터들의 소스들은 공통 노드(230)에 접속되어 있고, 상기 제 2 전압 레벨을 공급하는 상기 전압 공급원과 상기 공통 노드 사이에는 제어 트랜지스터(231)가 접속되어 있는 집적 회로.
  6. 제 1 항에 있어서,
    상기 부하 저항들은 각각 1 내지 100 KΩ 범위내의 저항값을 갖는 집적 회로.
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