KR950034752A - 집적 회로 - Google Patents
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Abstract
집적 회로 메모리 어레이(an integrated circuit memory array)는 사전충전 주기(precharge period)동안 사전충전되는 열도선(column conductors)(312-315)을 포함한다. 전력 공급 전압 요동(effect of power supply voltage variation)의 영향을 감소시키기 위해, 사전충전 주기의 일부분동안 부하 저항이 열 도선 및 접지 사이에 접속된다. 이러한 방법으로, 전압 디바이더(a voltage divider)는 형성되어 방전 경로(dischafge paths)를 제공하며, 이 방전 경로는 열 도선의 과 방전(over-charging)을 저지한다. 전력 노이즈 면제의 증가(an encrease power noise immunity)가 성취되고, 이로 인해, 이 증가가 성취되지 않을 경우 발생할 수 있는 최악의 메모리 액세스 타임(worst-case memory access time)의 저하(degradation)를 피할 수가 있게 된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 기법을 구현하는 제1메모리 어레이를 도시한 도면, 제3도는 본 발명의 기법을 구현하는 제2메모리 어레이를 도시한 도면.
Claims (7)
- 열 및 행(rows and column)으로 배열된 메모리 셀(memory cells)(214,215,216)을 구비한 메모리 어레이(memory array)를 포함하고, 각 열내의 각각의 상기 메모리 셀은 하나 혹은 그 이상의 열 도선(column conductors)(224-225;226-227;228-229)에 의해 액세스되고 메모리 사이클(memory cycle)의 메모리 액세스 부분에 앞선 사전충전 주기(precharge period)동안 상기 열 도선은 제1전압 레벨(a first voltage level)(예를 들면, VDD)로 사전충전되는 집적 회로에 있어서, 방전 주기(a discharge period)동안 상기 열 도선 및 상기 제1전압 레벨보다 낮은 제2전압 레벨의 소오스(a source of a second voltage level)(예를 들면, VSS)사이에 접속된 부하 레지스터(resistor)를 더 포함하고, 상기 방전 주기는 모두 상기 사전충전 주기내에서 발생하고, 상기 부하 레지스터는 적어도 상기 메모리 사이클의 한 부분동안 상기 열 도선 및 상기 제2전압 레벨의 소오스 사이에 접속되지 않은 것을 특징으로 하는 집적 회로.
- 제1항에 있어서, 상기 방전 주기 지속 기간은 상기 사전충전 주기 지속 기간의 0.7 내지 0.95의 범위를 갖는 것을 특징으로 하는 집적 회로.
- 제1항에 있어서, 상기 부하 레지스터는 전계 효과 트랜지스터(field effect transistor)인 것을 특징으로 하는 집적 회로.
- 제3항에 있어서, 상기 전계 효과 트랜지스터는 각각 자신의 드레인과 소오스가 연결된 것을 특징으로 하는 집적 회로.
- 제4항에 있어서, 상기 전계 효과 트랜지스터는 자신의 소오스가 공통노드(예를 들면 230)에 접속되고, 제어 트랜지스터(예를 들면, 231)는 상기 공통노드와 상기 제2전압 레벨 사이에 접속되는 것을 특징으로 하는 집적 회로.
- 제1항에 있어서, 상기 부하 레지스터는 각각 1 내지 100킬로오옴 영역의 저항값을 갖는 것을 특징으로 하는 집적 회로.
- ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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