KR970012756A - Nmos 트랜지스터들로 구성된 분할 디코더 회로를 포함하는 반도체 메모리 소자 - Google Patents

Nmos 트랜지스터들로 구성된 분할 디코더 회로를 포함하는 반도체 메모리 소자 Download PDF

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Abstract

반도체 메모리 소자는 공통 접속 노드(3)를 경유해 직렬로 접속된 제1MOS 트랜지스터로서의 구동 MOS트랜지스터(2) 및 제2MOS트랜지스터로서의 소오스가 더 낮은 포텐셜 전원에 접속된 리셋 MOS 트랜지스터(3), 주 워드 라인 MW, 및 공통 접속 노드에 접속된 부-워드 라인 SW로 구성된 직렬 회로(2,3)을 포함한다.
어드레스 신호는 제1부(21) 및 제2부(22)를 포함하여 행 어드레스 신호 섹션은 디코딩 결과에 따라 제1행 어드레스 신호 RA 및 제1행 어드레스의 위상에 대해 역상을 갖는 제2행 어드레스 신호(역상 RA)를 가지며, 제1행 어드레스 신호를 구동 MOS트랜지스터(2)의 드레인에 공급하며 제2행 어드레스 신호를 리셋 MOS 트랜지스터(3)의 게이트에 공급한다. 주 디코더 회로(11)는 행 어드레스 신호섹션(12)가 제1 및 제2행 어드레스 신호를 공급하기 전에, 디코딩 결과에 따라 주 워드 라인 신호를 주 워드 라인 MW에 출력하기 위해 어드레스 신호의 제2부를 디코더한다. 전송 섹션으로서의 제3MOS 트랜지스터(1)은 주 워드 라인 신호를 구동 MOS트랜지스터(2)의 게이트에 전송한다. 방지 섹션으로서의 제4MOS트랜지스터(4)가 어떠한 주 워드 라인 신호도 없을 때 부-워드 라인이 유동 상태가 되는 것을 방지하기 위해 제공된다. 제4MOS 트랜지스터는 제1행 어드레스 신호에 접속된 게이트, 주 워드 라인에 접속된 드레인, 및 공통 접속 노드에 접속된 소오스를 포함한다.

Description

NMOS 트랜지스터들로 구성된 분할 디코더 회로를 포함하는 반도체 메모리 소자
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제8도는 본 발명의 제1실시예에 따른 반도체 메모리 소자의 분할 디코더 회로 섹션의 구조를 도시하는 회로도,
제9도는 제8도의 회로 섹션의 각 점에서의 신호의 파형 예를 보여주는 도시도,
제10도는 제8도의 호로 섹션의 입력/출력 관계를 보여주는 논리표.

Claims (10)

  1. 반도체 메모리 소자에 있어서, 공통 접속 노드를 경유해 직렬로 접속되니 구동 MOS트랜지스터(2) 및 소오스가 갖는 포센셜의 전원에 접속된 리셋 MSO 트랜지스터(3)로 구성된 직렬 히로(2,3); 주 워드 라인(MW); 상기 공통 접속 노드에 접속된 부-워드 라인(SW); 디코딩 결과에 따라, 제1행 어드레스(RA) 및 상기 제1행 어드레스 신호의 위상에 대해 역상을 갖는 제2행 어드레스(역상 RA)를 발생하기 위해, 제1부 및 제2부를 포함하는 어드레스 신호의 제1부(22)를 디코딩하며 상기 제1행 어드레스 신호를 상기 구동 MOS 트랜지스터(2)의 드레인에 공급하고 상기 제2행 어드레스 신호를 상기 리셋 MOS 트랜지스터(3)의 게이트에 공급하기 위한 행 어드레스 신호 수단(12); 상기 행 어드레스 신호 수단(12)이 상기 제1 및 제2행 어드레스 신호를 공급하기 전에 디코딩 결과에 따라 주 워드 라인 신호를 상기 주 워드 라인에 출력하도록 상기 어드레스 신호의 상기 제2부를 디코딩하기 위한 주 디코더 회로(11); 및 상기 구동 MOS 트랜지스터의 게이트에 상기 주 워드 라인 신호를 전송하기 위한 전송 수단(1)을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 행 어드레스 신호 수단(12)는 상기 제2행 어드레스의 신호의 하이 레벨을, 높은 포텐셜 전원보다 더 높은 승압된 전압으로 승압하기 위한 수단(13)을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서, 상기 전송 수단(1)은 상기 제2행 어드레스 신호에 접속된 게이트, 상기 주 워드 라인에 접속된 드레인, 및 상기 구동 MOS 트랜지스터의 게이트에 접속된 소오스를 갖는 전송 MOS 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서, 상기 전송 수단(1)은 높은 포텐셜 전원보다 높은 선정된 전압(VB)에 접속된 게이트, 상기 주 워드 라인에 접속된 드레인, 및 상기 구동 MOS트랜지스터의 게이트에 접속된 소오스를 갖는 전송 MOS트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항 내지 제4항중 어느 한 항에 있어서, 상기 주 워드 라인 신호가 로우 레벨에 있을 때 상기 부-워드 라인이 유동상태가 되는 것을 방지하기 위한 방지 수단(4)을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서, 상기 방지수단(4)은 상기 제1행 어드레스 신호에 접속된 게이트, 상기 주 워드 라인에 접속된 드레인, 및 상기 공통 접속 노드에 접속된 소오스를 갖는 유동상태 방지 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제1항 내지 제4항중 어느 한 항에 있어서, 상기 모든 MOS 트랜지스터들은 같은 도전형을 갖는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제7항에 있어서, 상기 모든 MOS 트랜지스터들은 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 소자.
  9. 제7항 또는 제8항에 있어서, 주 워드 라인 신호가 없을 때, 상기 부-워드 라인이 유동상태가 되지 않도록 방지하기 위한 방지 수단(4)을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제9항에 있어서, 상기 방지 수단(4)은 상기 제1행 어드레스 신호에 접속된 게이트, 상기 주 워드 라인에 접속된 드레인, 및 상기 공통 접속 노드에 접속된 소오스를 갖는 유동상태 방지 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960033540A 1995-08-17 1996-08-13 Nmos 트랜지스터들로 구성된 분할 디코더 회로를 포함하는 반도 체 메모리 소자 KR100194572B1 (ko)

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