KR100300622B1 - 반도체 기억장치 - Google Patents

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KR100300622B1
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사와무라 시코
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Abstract

복수의 메모리셀을 갖는 제 1 과 제 2 메모리 셀 어레이 (100a), (100b) 에 대하여, 복수의 워드선 (WL) 을 각각 제 1, 제 2 및 제 3 구동회로 (200a), (200b), (200c) 로 분담하여 구동함으로써, 구동된 워드선 (WL) 에 접속된 메모리 셀이 대한 데이터의 판독, 또는 기록을 가능하게 한다. 이들 구동회로 (200a), (200b), (200c) 는 각각 주워드선 (WL0) 에 접속되고, 디코드회로 (400) 가, 입력된 어드레스 정보를 디코드함으로써 주워드선 (WLO) 을 구동하고, 이로써 각 구동회로 (200a), (200b), (200c) 를 구동한다. 주워드선 (WL0) 은 제 3 금속 배선층 (WLO) 으로 형성하고 있기 때문에, 워드선 (WL) 의 배선을 트랜지스터의 게이트 배선층 (102) 과 제 1 금속 배선층 (WL) 으로 형성하고, 또, 행 제어회로의 배선을 우드선 (WL) 과 교차하는 제 2 금속 배선층 (107) 으로 형성할 수 있으며, 워드선 (WL) 에 의한 지연을 감소할 수 있다.

Description

[발명의 명칭]
반도체 기억장치
[기술분야]
본 발명은 다이나믹 랜덤 액세스 메모리 (이하, DRAM 이라 칭한다) 등의 반도체 기억장치에 관한 것이다.
[배경기술]
종래, DRAM 의 기술로서는, 이하의 문헌에 나타낸 것과 같은 것이 있었다.
문헌 : 1992 Symposium on VLSI Circuits Digest of Technical Papers IEEE "A Boosted Dual Word-Line Decoding Scheme for 256 Mb DRAMs" P. 112-113 (K. Noda 외)
이 문헌에 기재된 종래의 DRAM 메모리셀 영역이 복수의 메모리 어레이에 의해서 분할되어 있다. 이 DRAM 은 각 메모리 셀 어레이 교차배치된 복수의 비트선쌍과 복수의 워드선을 갖고 있다. 각 메모리 셀 어레이에는 워드선을 구동하기 위한 워드선 구동회로가 설치되어 있다.
이 워드선 구동회로는 복수의 메모리 셀 어레이에 따라서 설계되어 있으며, 또한, 이 DRAM 에는 복수의 비트선쌍에 접속된 센스 증폭기를 갖고 있다. 이 센스 증폭기는 워드선과 평행하게 설치되어 있다. 이 메모리 셀 영역의 근방에는, 행 디코더가 위드선 구동회로에 따라서 배치되어 있다. 이 행 디코더는 주워드선을 선택 하는 것이다. 또, 메모리 셀 영역의 근방에는, 복수의 구동신호 발생회로가 워드선 구동회로의 일단에 집중되어 있다. 이 구동신호 발생회로는 복수의 워드선 구동회로에 구동신호를 공급하는 것이다.
이 DRAM 은 행 디코더에 의해서 주워드선 1 개를 전원전압 VCC 이상의 전압 VBOOT 로 승압함으로써, 주워드선의 선택을 한다. 이로써, 선택된 주 워드선에 접속된 각 워드선 구동회로는 동작가능한 상태로 된다. 그리고, 소정의 어드레스신호에 따라서 구동신호 발생회로가 동작하고, 소정의 워드선 구동회로로 구동신호가 공급된다. 구동신호가 공급된 워드선 구동회로는 접속된 소정의 워드선을 전압 (VBOOT) 으로 승압하여, 이 워드선에 접속된 메모리 셀의 기억 데이터가 비트선쌍에 출력된다. 이 비트선쌍의 출력을 센스 증폭기로 증폭한다.
근년에 있어서, DRAM 등의 반도체 기억장치는, 기억용량의 증가에 따라, 보다 동작속도의 고속화가 요망되고 있다.
본원 발명의 목적은, 동작속도의 고속화를 실현한 반도체 기억장치를 제공하는 것에 있다.
[발명의 개시]
상기 목적을 달성하기 위하여, 본원 제 1 발명은, 트랜지스터로 구성된 반도체 기억장치에 있어서, 복수의 비트선과, 이들의 비트선에 교차하여 배치되는 복수의 워드선과, 이들의 비트선과 워드선에 접속되고, 비트선과 워드선의 교점에 배치된 메모리 셀을 복수 갖는 제 1 과 제 2 메모리 셀 어레이와, 이 제 1 메모리 셀 어레이에 인접하여 배치되고, 워드선의 일부를 구동하는 제 1 구동회로와, 제 2 메모리 셀 어레이에 인접하여 배치되고, 위드선의 다른 일부를 구동하는 제 2 구동회로와, 제 1 및 제 2 구동회로로 구동되는 워드선과 인접하는 워드선을 구동하는 제 3 구동회로와, 이 제 1, 제 2 및 제 3 구동회로를 상호 접속하는 주워드선과, 입력되는 어드레스 정보에 의거하여, 비트선을 선택하는 행 제어회로와, 어드레스 정보를 디코드하여 주워드선을 구동하는 디코드 회로를 가지며, 워드선의 배선은 트랜지스터의 게이트 배선층과 이 게이트 배선층상에 배치되고, 이 게이트 배선층과 접속된 제 1 금속 배선층으로 형성하고, 행 제어회로의 배선은 제 1 금속 배선층상에 배치되고, 워드선과 교차하는 제 2 금속층으로 형성하고, 주워드선의 배선은 제 2 금속 배선층상에 배치되고, 제 1 메모리 셀 어레이의 워드선 및 제 2 메모리 셀 어레이의 워드선에 평행한 제 3 금속 배선층으로 형성한 것이다.
이로써, 동작속도의 고속화를 실현한다.
또, 상기 목적을 달성하기 위하여, 본원 제 2 발명은, 복수의 비트선과, 이들을 비트선에 교차하여 배치되는 복수의 워드선과, 이들의 비트선과 워드선에 접속되고, 이들 비트선과 워드선의 교점에 배치된 메모리 셀을 복수 갖는 메모리 셀 어레이와, 워드선을 구동하는 복수의 구동회로와, 이들의 복수의 구동회로를 서로 접속하는 주워드선과, 입력된 어드레스 정보를 디코드하여 주워드선을 구동하는 디코드회로와, 이 디코드회로의 출력에 의해 소정의 주워드선을 전원전압 보다도 승압한 전원전압으로 하는 레벨 시프트회로를 갖고, 복수의 구동회로는 각각 승압전압과 접지전압에 접속되고, 승압된 주워드선의 전압을 반전하는 반전회로와, 이 반전회로의 출력에 의해 소정의 워드선을 구동하는 워드선 구동회로로 구성한 것이다.
이로써, 동작속도의 고속화를 실현한다.
또한, 상기 목적을 달성하기 위하여, 본원 제 3 발명은, 복수의 비트선과, 이들의 비트선에 교차하여 배치되는 복수의 워드선과, 이들의 비트선과 워드선에 접속되고, 이들의 비트선과 워드선의 교점에 배치된 메모리 셀을 복수 갖는 메모리 셀어레이와, 워드선을 구동하는 복수의 구동회로와, 이들 복수의 구동회로를 상호 접속하는 주워드선과, 입력되는 어드레스 정보를 디코드하여 주워드선을 구동하는 디코드회로를 가지며, 복수의 구동회로는 각각 디코드회로의 출력에 의해 소정의 주워드선을 전원전압 보다도 승압한 승압전압으로 하는 레벨 시프트회로와, 이 레벨 시프트회로의 출력에 의해 소정의 워드선을 구동하는 워드선 구동회로로 구성되고, 이레벨 시프트회로는 게이트 전극과 드레인 전극을 서로 교차접속하고, 소스전극에는 승압전압을 받는 제 1 과 제 2 트랜지스터로 이루어지는 래치회로와, 이 제 1 트랜지스터의 드레인 전극과 주워드선의 사이에 직렬접속되고, 게이트 전극에는 접지전압을 받는 제 3 트랜지스터와, 제 2 트랜지스터의 드레인 전극과 접지전압에 접속되고, 주워드선의 전압에 의해서 동작하는 스위치회로로 구성한 것이다.
이로써, 동작속도의 고속화를 실현한다.
또한, 상기 목적을 달성하기 위하여, 본원 제 4 발명은, 복수의 비트선과, 이들의 비트선에 교차하여 배치되는 복수의 워드선과, 이들의 비트선과 워드선에 접속되고, 이들의 비트선과 워드선의 교점에 배치된 메모리 셀을 복수 갖는 메모리 셀 어레이와, 워드선을 구동하는 복수의 구동회로와, 이들의 복수의 구동회로를 상호 접속하는 주워드선과, 입력되는 어드레스 정보를 디코드하여 주워드선을 구동하는 제 1 디코드회로와, 어드레스 정보를 디코드하고, 이 어드레스 정보에 대응하는 워드선을 구동하기 위한 구동회로로 구동신호를 공급하는 제 2 디코드 회로를 가지며, 복수의 구동회로는 각각 소스전극이 주워드선에 접속하고, 게이트 전극이 접지전압을 받는 제 1 트랜지스터와, 소스 전극이 제 2 디코드회로에 접속되고, 드레인 전극이 워드선에 접속되고, 게이트 전극이 제 1 트랜지스터의 드레인 전극과 접속된 제 2 트랜지스터와, 워드선과 접속되고, 주워드선의 전압에 응답하여 워드선으로의 접지전압의 공급을 제어하는 스위치회로로 구성하는 것이다.
이로써, 동작속도의 고속화를 실현한다.
또한, 상기 목적을 달성하기 위하여, 본원 제 5 발명은, 복수의 비트선과, 이들의 비트선에 교차하여 배치되는 적어도 제 1 과 제 2 워드선과, 이들의 비트선과 워드선에 접속되고, 이들의 비트선과 워드선의 교점에 배치된 메모리 셀을 복수 갖는 메모리 셀 어레이와, 워드선을 구동하는 복수의 구동회로와, 이들의 구동회로를 상호 접속하는 주워드선과, 입력되는 어드레스 정보를 디코드하여 주워드선을 구동하는 제 1 디코드회로와, 어드레스 정보를 디코드하고, 이 어드레스 정보에 대응하는 워드선을 구동하기 위한 구동회로로 구동신호를 공급하는 제 2 및 제 3 디코드회로를 가지며, 복수의 구동회로는 각각 전원전압 보다도 높은 승압전압과 접지전압을 받고, 주워드선의 전압을 반전하는 반전회로와, 구동신호에 따라서 동작하고, 반전회로의 출력에 따라서 소정의 워드선을 구동하는 적어도 제 1 과 제 2 의 워드선 구동회로로 구성되고, 이 제 1 워드선 구동회로는 상기 제 2 디코드회로의 출력에 의해서 제어되고, 이 제 3 디코드회로는 상기 제 3 디코드회로의 출력에 의해서 제어된다.
이로써, 동작속도의 고속화를 실현한다.
또한, 상기 목적을 달성하기 위하여, 본원 제 6 발명은, 복수의 비트선과, 이들의 비트선에 교차하여 배치되는 복수의 워드선과, 이들의 비트선과 워드선에 접속되고, 이들의 비트선과 워드선의 교점에 배치된 메모리 셀을 복수 갖는 메모리 셀 어레이와, 이 메모리 셀 어레이에 인접하여 배열되어 대응하는 워드선을 각각 구동하는 복수의 구동회로와, 입력되는 어드레스 정보를 디코드하여, 이 어드레스 정보에 대응하는 워드선을 구동하기 위한 구동회로에 구동신호를 공급하는 복수의 디코드회로를 가지며, 이 복수의 디코드회로는 복수의 구동회로의 각각의 양측에 번갈아 배치하는 것이다.
이로써, 동작속도의 고속화를 실현한다.
[도면의 간단한 설명]
제1도는 본 발명의 제 1 실시예를 나타내는 반도체 기억장치의 요부의 구성 블럭도이다.
제2도는 제1도에 있어서의 X-X' 단면도이다.
제3도는 본 발명의 제 2 실시예를 나타내는 반도체 기억장치의 요부의 구성 블럭도이다.
제4도는 제3도에 있어서의 구동회로의 회로구성도이다.
제5도는 본 발명의 제 3 실시예를 나타내는 제1도에 있어서의 구동회로의 회로구성도이다.
제6도는 본 발명의 제 4 실시예를 나타내는 제1도에 있어서의 구동회로의 회로구성도이다.
제7도는 본 발명의 제 5 실시예를 나타내는 제1도에 있어서의 구동회로의 회로구성도이다.
제8도는 본 발명의 제 6 실시예를 나타내는 반도체 기억장치의 요부의 구성 블럭도이다.
[발명을 실시하기 위한 최량의 형태]
본 발명에 대해서, 도면을 이용하여 이하에 상세하게 설명한다. 설명에 있어서는 반도체 기억장치로서는 DRAM 을 이용하여 설명하다.
제 1 도는, 본원 발명의 제 1 실시예를 나타내는 DRAM 의 요부의 구성 블럭도이다.
이 DRAM 은, 복수의 데이터를 격납하는 메모리 셀 어레이 (100a), (100b) (제 1 도에서 2 개지만, 이에 한정하지는 않는다) 를 구비하고 있다. 각 메모리 셀어레이 (100a), (100b)는 복수의 워드선 (WL) 과 이 복수의 워드선 (WL) 과 교차하도록 배치된 비트선쌍 (도시하지 않음) 을 갖고 있다. 이 워드선 (WL) 과 비트선의 교점의 각각에는 메모리 셀이 접속되어 있다.
복수의 메모리 셀은 셀 어레이내에서 복수의 블럭에 분할되어서 배치되어 있다. 각 메모리 셀 어레이 (100a), (100b) 각각의 양측에는, 각 워드선 (WL) 을 구동하기 위한 구동회로군 (200a), (200b), (200c) (제 1 도에서 3 개이지만, 이에 한정하지 않는다) 가 교대로 배치되어 있다. 각 구동회로군 (200a), (200b), (200c)은 각각 복수의 구동회로 (201a), (201b), (201c) 에 의해서 구성되어 있다. 각 구동회로 (201a), (201b), (201c) 는 각각 각 구동회로군 (200a), (200b), (200c) 이 구동하는 워드선 (WL) 의 몇 개를 구동하고, 다른 몇 개의 워드선 (WL) 은 도시하지 않은 다른 구동회로로 구동된다.
또, 복수의 주워드선 (WLO) 은, 각 구동회로군 (200a), (200b), (200c) 및 열 디코더로 이루어지는 디코드회로 (400) 에 접속되어 있다. 디코드회로 (400)는, 입력되어 오는 어드레스 정보를 디코드하고, 복수의 주워드선 (WL0) 중에서 이 어드레스 정보에 대응하는 주워드선 (WLO) 을 선택적으로 구동하는 기능을 갖고 있다. 또한, 이 DRAM 은 비트선을 선택 및 구동하기 위한 행 제어회로 (도시하지 않음) 을 갖고 있다.
상기 구성의 DRAM 의 동작을 설명한다. 먼저, 판독 또는 기록 요구에 맞는 메모리 셀을 지시하는 어드레스 정보가 입력되고, 이 어드레스 정보에 따라서 소정의 주워드선 (WLO) 을 선택하고, 구동한다. 이 주워드선 (WLO) 의 구동에 의해 구동된 주워드선 (WLO) 에 접속된 구동회로군 (200a), (200b), (200c) 내의 구동회로 (201a), (201b), (201c) 을 동작하고, 복수의 워드선 (WL) 이 선택적으로 구동한다. 구동한 워드선 (WL) 에 접속된 메모리 셀은 활성화하고, 판독 또는 기록이 가능한 상태로 된다. 그리고, 메모리 셀이 기록되어 있던 데이터를 비트선쌍상으로 보내는 것, 또는, 비트선쌍에 기록 데이터를 보냄으로써, 판독 또는 기록이 행해진다.
여기에서, 제 1 도의 DRAM 에 있어서의 배선구성에 대해서, 제 2 도를 이용하여 설명한다. 제 2 도는 제 1 도에 있어서의 X-X' 단면도이다.
반도체 기판 (101) 상에는 메모리 셀 등을 구성하기 위한 복수의 MOS 트랜지스터의 게이트 전극용 배선층 (102) 가 형성되어 있다. 이 게이트 전극용 배선층 (102) 상에는 제 1 절연층 (103) 을 통하여 비트선 (BL) 이 이 게이트 전극용 배선층 (102)과 대략 직교하도록 형성되어 있다. 이 비트선 (BL) 상에는 제 2 절연층 (105) 과, 축적전극 (104) 이 형성되어 있다. 또한, 제 2 절연층 (105) 상에는, 금속층으로 이루어지는 복수의 워드선 (WL) 이, 비트선과 대략 직교하도록 (게이트 전극용 금속 배선층 (102) 와 대략 평행하게) 형성되어 있다.
제 2 절연층 (105) 및 워드선 (WL) 상에는, 제 3 절연층 (106) 을 통하여, 금속층으로 이루어지는 행 제어회로의 구성요소인 행 제어선 (107) 이 복수의 워드선 (WL) 과 직교하도록 (비트선 (BL) 과 대략 평행하게) 형성되어 있다. 이 행 제어선 (107) 상에는, 제 4 절연층 (108) 을 통하여, 금속층으로 이루어지는 복수의 주워드선 (WLO) 이 형성되어 있다. 여기에서, 복수의 워드선 (WL) 과 게이트 전극용 배선층 (102) 은, 메모리 셀 어레이내의 메모리 셀의 블럭 사이의 영역 (메모리 셀이 형성되어 있지 않은 영역: 제 2 도에 있어서 비트선 (BL) 과 축적전극 (104) 이 없으며, 대신에 워드선 (WL) 과 게이트 전극용층 (102) 을 접속하는 컨덕트부를 갖는 단면형상으로 된다) 을 이용하여 상호 접속하도록 컨덕트가 취해지고 있다. 이 게이트 전극용 배선층 (102) 이 워드선 (WL) 을 보조하고 있게 된다.
상기와 같이, 워드선 구동회로를 복수로 분할하고, 주워드선 (WLO) 에 의해 상호 접속하여, 1 개의 워드선 구동회로가 구동하는 메모리 셀의 수를 적게 하고, 각 워드선 (WL) 은 저항치가 큰 게이트 전극용 배선층 (102) 만으로 형성하지 않고, 이 게이트 전극용 배선층 (102) 을 보조에 이용함으로써, 워드선 (WL) 의 기생저항 및 기생용량을 저감할 수 있으며, 워드선 (WL) 에 의한 신호전달의 지연을 저감할 수 있다.
다음에, 본원 발명의 제 2 실시예를 설명한다.
제 3 도는, 본원 발명의 제 2 실시예를 나타내는 DRAM 의 요부의 구성 블럭도이다. 제 3 도에 있어서, 제 1 도와 공통인 구성에는 동일 부호를 붙이고 있다.
제 2 실시예 의 특징은, 제 3 도에 나타내는 바와 같이, 디코드 회로 (400)가 입력되는 어드레스 정보를 디코드하는 어드레스 디코드회로 (410) 과 이 어드레스 디코드회로 (410) 의 출력을 레벨 시프트하고, 그 출력을 주워드선 (WLO) 에 공급하는 레벨 시프트회로 (420) 로 구성되어 있다.
또, 복수의 구동회로군 (200a), (200b), (200c) 내의 구동회로 (201a), (201b), (201c) 는 동일한 회로구성이며, 제 4 도와 같은 회로구성이다. 제 4 도에 있어서, 구동회로는 주워드선 (WLO) 의 출력전압을 반전하고, 그 반전한 출력전압을 노드 (N210) 에 공급하는 반전회로 (210) 와, 노드 (N210) 의 전압에 따라서 동작하는 복수의 워드선 구동회로 (220a), (220b) (제 4 도에서 2 개 이지만 이에 한정하지 않음) 로 구성되어 있다.
반전회로 (210) 는 P형 MOS 트랜지스터 (이하, PMOS 라 칭한다) (211) 과 N형 MOS 트랜지스터 (이하, NMOS 라 칭한다) (212) 로 구성되어 있다. PMOS (211)는, 소스전극에는 전원전압 (VCC) 보다도 승압된 승압전압 (VBOOT) 이 공급되고, 드레인 전극은 노드 (N210) 에 접속되어 있다. 또, 게이트 전극은 주워드선 (WLO) 에 접속되어 있다. NMOS (212) 는, 소스전극에는 접지전압 (VSS) 이 공급되고, 드레인 전극은 노드 (N210) 에 접속되어 있다.
또, 게이트 전극은 주워드선 (WLO) 에 접속되어 있다. 따라서, 반전회로 (210) 는 주워드선 (WLO) 이 고전압 레벨 (NMOS 가 충분히 활성화하는 전압 레벨 : 이하, "H" 레벨이라 칭한다) 일 때, 노드 (N210) 에 접지전압 (VSS) 을 공급하고, 주워드선 (WLO) 이 저전압 레벨 (PMOS 가 충분히 활성화하는 전압 레벨: 이하, "L" 레벨 이라 칭한다) 일 때, 노드 (N210) 에 승압전압 (VBOOT) 을 공급한다.
워드선 구동회로 (220a) 는 3 개의 MOS 트랜지스터, PMOS (221a), NMOS (222a), NMOS(223a) 로 구성되어 있다. PMOS (221a) 는, 소스전극은 구동신호선 (PW1) 에 접속되고, 드레인 전극은 워드선 (WL1) 에 접속되어 있다. 또, 게이트 전극은 노드 (N210) 에 접속되어 있다. PMOS (222a) 는, 소스 전극에는 접지전압 (VSS) 이 공급되고, 드레인 전극은 워드선 (WL1) 에 접속되어 있다. 또, 게이트 전극은 노드 (N210) 에 접속되어 있다. PMOS (222a) 는, 소스 전극에는 접지 전압 (VSS) 이 공급되고, 드레인 전극은 워드선 (WL1) 에 접속되어 있다. 또, 게이트 전극은 노드구동신호선 (PW1) 과 상보적인 전압치를 갖는 반전구동신호선 (PW1/) 에 접속되어 있다.
워드선 구동회로 (220b) 는 워드선 구동회로 (220a) 와 동일한 회로구성이며, 3 개의 MOS 트랜지스터, PMOS (221b), NMOS (222b), NMOS(223b) 는 각각 PMOS (221a), NMOS (222a), NMOS(223a) 에 대응하고, 워드선 구동회로 (220a) 에 있어서의 워드선 (WL1), 구동신호선 (PW1), 반전구동신호선 (PW1/) 은 워드선 (WL2), 구동 신호선 (PW2), 반전구동신호선 (PW2/) 으로 된다.
따라서, 워드선 구동회로 (220a), (220b) 는, 노드 (N210) 에 접지전압 (VSS) 이 공급되었을 때, 각각 워드선 (WL1), (WL2) 에 구동신호선 (PW1), (PW2) 의 전압을 공급하고, 노드 (N210) 에 승압전압 (VBOOT) 이 공급되었을 때, 각각 워드선 (WL1), (WL2) 에 접지전압 (VSS) 을 공급한다.
이 구동회로의 동작은, 예를 들면, 구동신호 (PW1=VBOOT), 반전구동신호 (PW1/=VSS), 구동신호 (PW2∼PWn=VSS), 반전구동신호 (PW2/∼PWn/=VCC) 로 한다. 주워드선 (WL0) 이, "H" 레벨일 때, 워드선 구동회로 (220a), (220b) 가 동작하고, 워드선 (WL1), (WL2) 에는 각각 전압 (VBOOT), (VSS) 가 공급된다. 따라서, 워드선 (WL1) 에 접속된 메모리 셀이 활성화되고, 이 메모리 셀에 대한 판독, 또는 기록이 가능해진다.
상기 제 2 실시예에서는 레벨 시프트회로를 디코드회로 (400) 에 갖게하고, 각 구동회로 (220a), (220b) 는 레벨 시프트회로를 포함하고 있지 않다. 따라서, 회로의 구성소자가 적어도 되며, 각 구동회로마다 레벨 시프트할 필요도 없기 때문에, 고속에 워드선 (WL) 을 고속으로 라이징할 수 있다.
또, 디코드회로 (400) 에 의한 주워드선 (WL0) 이 선택되고 나서부터 각 구동회로 (200a), (200b) 에 의해서 워드선을 라이징시킬때까지의 동작중에 승압전압 (VBOOT) 보다 높은 전압으로 되는 회로단자가 적다. 따라서, 구동회로를 구성하는 MOS 트랜지스터에 고내압의 게이트 산화막을 이용할 필요가 없다.
또한, 각 구동회로 (200a), (200b) 는 상기 승압전압 (VBOOT) 이 게이트 전극에 공급되는 노멀리 온형의 NMOS 를 갖고 있지 않으며, 디코드회로 (400) 에서 선택되어 있지 않은 주워드선 (WLO) 은 접지전압으로 하기 때문에, 이 DRAM 전체에서 승압해야할 용량이 작으며, 소비전력도 작아진다.
또한, 각 구동회로군 (200a), (200b) 에는 4 개의 워드선 (WL) 마다 1 개의 주워드선 (WLO) 이 접속되어 있는 것뿐이므로, 메모리 셀 어레이 (100a), (100b) 상의 주워드선 (WLO) 의 배선피치 (간격) 를 크게 취할 수 있으므로, 주워드선 (WLO) 의 배선폭을 두껍게하고, 저저항화할 수 있다.
다음에, 본원 발명의 제 3 실시예를 설명한다.
제 5 도는, 본원 발명의 제 3 실시예를 나타내는 구동회로의 회로도이다.
이 구동회로는 제 1 도에 나타내는 구동회로 (200a) 또는 (200b) 또는 (200c) 에 대응하는 것이다. 이 구동회로는 주워드선 (WLO) 의 전압을 레벨 시프트하고, 이 레벨 시프트한 전압을 노드 (N230) 에 출력하는 레벨 시프트 회로 (230)와, 이 노드 (N230) 에 접속되어, 노드 (N230) 의 전압에 따라서 워드선 (WL1), (WL2) 을 각각 구동하는 워드선 구동회로 (220a), (220b) (제 5 도에 있어서는 2 개 이지만, 이에 한정하지 않는다) 로 구성되어 있다. 이 워드선 구동회로 (220a), (220b) 의 회로구성은 제 4 도와 동일함으로, 동일한 부호를 붙여서, 설명은 생략한다.
레벨 시프트회로 (230) 는 2 개의 PMOS (231), (232) 로 이루어지는 래치회로와, 디플렛션형 NMOS 로 이루어지는 트랜스퍼 게이트 (233) 와, 스위치회로 (234) 로 구성되어 있다. 래치회로를 구성하는 PMOS (231), (232) 는, 소스 전극에는 각각 승압전압 (VBOOT) 이 공급되어 있다. PMOS (231) 의 드레인 전극은 PMOS (232) 의 게이트 전극에 접속되고, PMOS (231) 의 게이트 전극은 PMOS (232) 의 드레인 전극 및 노드 (N230) 에 접속되어 있다.
트랜스퍼 게이터 (233) 를 구성하는 NMOS 는, 소스 전극은 주워드선 (WL0)에 접속되고, 드레인 전극은 PMOS (231) 의 드레인 전극에 접속되어 있다. 또, 게이트 전극에는 접지전압 (VSS) 이 공급되어 있다. 이 트랜스퍼 게이트 (233) 는 게이트 소스간 전압 (VGS) 이 OV 일 때에도 전류를 흘려보내고, 이 게이트 소스간 전압 (VSO) 이 OV 이하의 소정의 전압으로 비활성화 상태로 되는 특성을 가진 것이다. 스위치회로 (234) 는 주워드선 (WL0) 의 전압에 따라서 동작하고, 노드 (N230) 는 승압전압 (VBOOT) 이 공급된다. 따라서, 워드선 구동회로 (220a), (220b) 는 구동하지 않는다.
다음에, 주워드선 (WL0) 이 선택되어서, 접지전압 (VSS) 로부터 라이징하면, 스위치회로 (234) 가 활성화로 되며, 노드 (N231) 의 전압도 상승하기 시작한다. 그리고, 주워드선 (WL0) 의 전압이 접지전압 (VSS), 전원전압 (VCC) 의 사이의 소정의 전압으로 트랜스퍼 게이트 (233) 가 컷오프 한다. 또한, 주워드선 (WL0) 의 전압이 전원전압 (VCC) 가까이 되면, 노드 (N231) 의 전압이 승압전압 (VBOOT) 으로되며, PMOS (232) 가 비활성화상태로 된다.
따라서, 노드 (N230) 의 전압은 접지전압 (VSS) 로 되며, 워드선 구동회로 (220a), (220b) 는 구동한다. 또한, 노드 (N230) 의 전압에 의해 PMOS (231) 가 활성화상태로 되며, 노드 (N231) 의 전압에 승압전압 (VBOOT) 을 공급하고, 노드 (N231) 의 전압을 유지하도록 하고 있다.
상기한 바와 같이, 이 구동회로는 주워드선 (WL0) 을 승압전압 (VBOOT) 으로 할 필요가 없기 때문에, 노드 (N230) 를 고속으로 접지전압 (VSS) 으로 할 수 있다. 또, 스위치회로 (234) 가 활성화상태로 되었을 대, 노드 (N231) 도 상승하기 시작하고, 이와 동시에 PMOS (232) 의 전류가 묶이기 때문에, 필요없는 관통전류가 없으며, 동작속도의 고속화를 실현할 수 있다.
또한, 승압전압 (VBOOT) 이 공급되는 레벨 시프트회로 (230) 는, 게이트 전극에 승압전압 (VBOOT) 이 공급되는 노멀리 온 형의 NMOS 를 갖고 있지 않기 때문에, 소비전력도 작게 할 수 있다.
또한, 구동회로에는 승압전압 (VBOOT) 보다 높은 고압이 공급되지 않기 때문에, 구동회로를 구성하는 MOS 트랜지스터에 고내압의 게이트 산화막을 사용할 필요가 없다.
또한, 레벨 시프트회로 (230) 는 4 개의 MOS 트랜지스터로 구성하고 있기 때문에, 점유면적이 작다.
또한, 구동회로 (200a), (200b) 에는 4 개의 워드선 (WL) 별로 1 개의 주워드선 (WLO) 이 접속되어 있을 뿐으로, 메모리 셀 어레이 (100a), (100b) 상의 주워드선 (WLO) 이 배선피치 (간격) 을 크게 취할 수 있기 때문에, 주워드선 (WL0) 의 배선폭을 두껍게 하고, 저저항화할 수 있다.
그리고, 이 구동회로에 있어서의 레벨 시프트회로 (230) 는, 워드선 구동회로 (200a), (200b) 를 선택하기 위한 구동신호 (PW) 를 공급하는 구동신호 발생회로 등에도 적용할 수 있다.
다음에, 본원 발명의 제 4 실시예를 설명한다.
제 6 도는, 본원 발명의 제 4 실시예를 나타내는 구동회로의 회로도이다.
이 구동회로 (200) 는 제 1 도에 나타내는 구동회로 (200a) 또는 (200b) 또는 (200c) 에 대응하는 것이다. 이 구동회로 (200) 에는 어드레스 정보를 디코드하고, 워드선 (WL) 을 구동하는 구동신호를 발생시키는 복수의 구동신호 발생회로 (500a), (500b), (500c) (제 6 도에 있어서는 3 개이지만, 이에 한정하지 않는다)로부터 출력되는 구동신호를 전달하는 구동신호선 (PW1), (PW2), (PW3) 이 접속되어 있다.
구동회로 (200) 는 인버터 (240) 와, 디플렛션형 NMOS 로 구성된 2 개의 트랜스퍼 게이트 (241), (251), 2 개의 NMOS (242), (252), 2 개의 스위치 회로 (243), (253) 로 구성되어 있다. 인버터 (24) 는 주워드선 (WL0) 의 전압을 반전하고, 반전한 전압을 노드 (N240) 에 공급하는 것이다. 트랜스퍼 게이트 (241), (251) 를 구성하는 NMOS 는, 소스전극은 각각 주워드선 (WL0) 에 접속되고, 드레인 전극은 각각 노드 (N241), (N251) 에 접속되고, 게이트 전극에는 각각 접지전압 (VSS) 가 공급되어 있다.
NMOS (242), (252) 는, 소스전극이 각각 구동신호선 (PW1), (PW2) 에 접속되고, 드레인 전극이 각각 워드선 (WL1), (WL2) 에 접속되고, 게이트 전극이 각각 노드 (N241)(N251) 에 접속되어 있다. 이 트랜스퍼 게이트 (241), (251) 을 구성하는 NMOS 는 게이트 소스간 전압 (VSS) 이 OV 일 때에도 전류를 흘려보내, 이 게이트 소스간 전압 (VSS) 이 0V 이하의 소정의 전압으로 비활성화 상태로 되는 특성을 갖고 있는 것이다. 스위치회로 (243), (253) 은 각각 노드 (N240) 의 전압에 따라 동작하고, 워드선 (WL1), (WL2) 에 각각 접지전압 (VSS) 을 공급하는 것이다.
이 구동회로 (200) 의 동작을 설명한다. 먼저, 주워드선 (WL0) 은 초기상태에 있어서 접지전압 (VSS) 으로 되어 있다. 이때, 트랜스퍼 게이트 (241) (251) 는 전류를 흘려보내기 때문에, 노드 (N241), (N251) 도 접지전압 (VSS) 으로 되어 있다. 이때, 노드 (N240) 의 전압은 VCC 로 된다. 노드 (N240), (N241), (N251) 의 전압에 따라서, NMOS (242), (252)는 비활성화 상태로 되며, 스위치회로 (243), (253) 는 활성화 상태로 된다. 따라서, 워드선 (WL1), (WL2) 은 접지전압 (VSS) 으로 된다.
다음에, 주워드선 (WL0) 이 선택되고, 접지전압 (VSS) 으로부터 라이징하고, 주워드선 (WL0) 의 전압이 접지전압 (VSS) 과 전원전압 (VCC) 의 사이의 소정의 전압으로 트랜스퍼 게이트 (241) (251) 가 컷 오프된다. 또한, 주워드선 (WL0) 전압이 전원전압 (VCC) 으로 되면, 주워드선 (WL0) 의 전압은 인버터 (240) 에서 반전되어서, 노드 (N240) 는 접지전압 (VSS) 으로 되기 때문에, 스위치 회로 (243), (253) 는 비활성상태로 된다.
여기에서 예를 들면, 워드선 구동신호 발생회로 (500a) 가 선택되어서, 구동신호선 (PW1) 에 승압전압 (VBOOT) 이 공급되면, 노드 (N241) 가 승압되어서, VBOOT + VTN (VTN 은 NMOS (242) 의 문턱치) 보다 높은 전압으로 된다. 이 노드 (N241) 의 승압에 의해, NMOS (242) 는 워드선 (WL1) 에 승압전압 (VBOOT) 을 공급한다. 이에 의해, 워드선 (WL1) 에 접속된 메모리 셀이 활성화되고, 이 메모리 셀에 대한 판독, 또는 기록이 가능해진다.
상기한 바와 같이, 이 구동회로 (200) 는 주워드선 (WL0) 을 승압전압 (VBOOT) 으로 하는 일 없이, 워드선 (WL1), (WL2) 를 라이징시키는 것이 가능하며, 동작속도가 고속화된다.
또, 이 구동회로 (200) 는 게이트 전극에 상기 승압전압 (VBOOT) 이 공급되는 노멀리 온형의 NMOS 를 갖고 있지 않기 때문에, 이 DRAM 전체에서 승압시켜야 할 용량이 작으며, 소비전력도 작게 할 수 있다.
또한, 구동회로 (200) 에는 4 개의 워드선 (WL) 마다 1 개의 주워드선 (WL0) 이 접속되어 있을 뿐이기 때문에, 메모리 셀 어레이 (100a), (100b) 상의 주워드선 (WL0) 의 배선피치 (간격) 를 크게 취할 수 있기 때문에, 주워드선 (WL0) 의 배선폭을 두껍게 하고 저저항화할 수 있다.
다음에, 본 발명의 제 5 실시예를 설명한다.
제 7 도는, 본원 발명의 제 5 실시예를 나타내는 구동회로의 회로도이다.
이 구동회로는 제 1 도에 나타내는 구동회로 (200a) 또는 (200b) 또는 (200c) 에 대응하는 것이다. 이 구동회로 (200) 에는 어드레스 정보를 디코드하고, 워드선 (WL) 을 구동하는 구동신호를 발생시키는 복수의 구동신호 발생회로 (500a), (500b) (제 7 도에 있어서 2 개이지만, 이에 한정하지 않는다) 으로부터 각각 출력되는 구동신호를 전달하는 2 개의 구동신호선이 접속되어 있다.
구동회로 (200) 는 주워드선 (WL0) 의 전압을 반전하고, 이 반전한 전압을 노드 (N210) 에 공급하는 반전회로 (210) 와, 노드 (N210) 의 전압에 따라서 동작하고, 구동 노드 (N230) 의 전압에 따라서 동작하는 복수의 워드선 구동회로 (220c), (220d) (제 7 도에 있어서 2 개이지만. 이에 한정하지 않는다) 로 구성되어 있다.
반전회로(210) 는 PMOS (211), NMOS (212) 로 이루어지며, 제 4 도에 나타내는 반전회로 (210) 와 동일한 회로구성이다. 따라서, 반전회로 (210) 는 주워드선의 전압이 "H" 레벨일 때, 노드 (N210) 에 접지전압 (VSS) 을 공급하고, 주워드선 의 전압이 "L" 레벨일 때, 노드 (N210) 에 승압전압 (VBOOT) 을 공급한다.
워드선 구동회로 (220c), (220d) 는 동일한 회로구성이기 때문에 여기에서는 워드선 구동회로 (220c) 에 대하여 설명한다. 워드선 구동회로 (220c) 는 PMOS (221c) 와 2 개의 NMOS (222c), (223c)로 구성되어 있다. PMOS (221c) 는, 소스전극이 구동신호 발생회로 (500a) 의 구동신호선에 접속되고, 드레인 전극이 워드선 (WL1) 에 접속되어 있다. 또, 게이트 전극은 노드 (N210) 에 접속되어 있다.
NMOS (222c), (223c) 는, 소스전극에는 각각 접지전압 (VSS) 이 공급되고, 드레인 전극은 각각 워드선 (WL1) 이 접속되어 있다. 또, NMOS (222c) 의 게이트 전극은 노드 (N210) 에 접속되고, NMOS (223c) 의 게이트 전극은 구동신호 발생회로 (500b) 의 구동신호에 접속되어 있다. 워드선 구동회로 (220d) 는 워드선 구동회로 (220c) 와 동일한 회로구성이며, 3 개의 MOS 트랜지스터, PMOS (221d), NMOS (222d), NMOS (223d) 는 각각 PMOS (221c), NMOS (222c), NMOS (223c) 에 대응하고, 워드선 구동회로 (220c) 에 있어서의 워드선 (WL1), 구동신호 발생회로 (500a), (500b) 는 워드선 (WL2), 구동신호 발생회로 (500a), (500b) 로 된다.
따라서, 워드선 구동회로 (220c), (220d) 는, 노드 (N210) 에 접지전압 (VSS) 이 공급되었을 때, 각각 구동신호 발생회로 (500a), (500b) 의 구동신호선의 전압을 워드선 (WL1), (WL2) 에 공급하고, 노드 (N210) 에 승압전압 (VBOOT) 이 공급되었을 때, 각각 접지전압 (VSS) 을 워드선 (WL1), (WL2) 에 공급한다.
이 구동회로 (200) 의 동작을 설명한다. 먼저, 주워드선 (WLO) 은 초기상태에 있어서 접지전압 (VSS) 으로 되어 있다. 따라서, 반전회로 (210) 에 의해서 노드 (N210) 에는 승압전압 (VBOOT) 이 공급되고, 워드선 구동회로 (220c), (220d) 는 각각 워드선 (WL1), (WL2) 에 접지전압 (VSS) 을 공급하고 있다.
다음에, 주워드선 (WL0)이 선택되고, 주워드선 (WL0) 의 전압이 승압전압 (VBOOT) 으로 되면, 반전회로 (210) 에 의해 노드 (N210) 에는 접지전압 (VSS) 이 공급된다. 이 노드 (N210) 의 전압에 따라서 각 워드선 구동회로 (220c), (220d) 의 PMOS (221c), (221d) 는 활성화상태로 되며, NMOS (222c), (222d) 는 비활성화상태로 된다. 여기에서, 예를 들면, 구동신호 발생회로 (500a) 가 선택되었다 하면, 구동신호 발생회로 (500a) 의 구동신호선에는 승압전압 (VBOOT) 이 공급된다.
이때, 구동신호 발생회로 (500b) 는 선택되어 있지 않기 때문에, 구동신호 발생회로 (500b) 의 구동신호선에는 접지전압 (VSS) 이 공급된다. 따라서, 워드선 구동회로 (220c) 의 NMOS (223c) 는 비활성화 상태로 된다. 구동신호 발생회로 (500a) 의 구동신호선의 전압 (VBOOT) 은, 접속되어 있는 워드선 (WL1) 에 공급되고, 이 워드선 (WL1) 에 접속된 메모리 셀이 활성화되고, 이 메모리 셀에 대한 판독, 또는, 기록이 가능하게 된다. 이때, 워드선 구동회로 (220d) 의 NMOS (223d)는 활성화상태이며, 워드선 (WL2) 에 접지전압 (VSS) 을 공급함으로써, 오동작 (워드선의 다중선택)을 방지하고 있다.
상기한 바와 같이, 이 구동회로 (200) 는, 워드선 구동회로 (220c), (220d)에 구동신호선의 전압에 의해, 선택되어 있지 않은 워드선에 접지전압 (VSS) 을 공급하여 오동작을 방지하는 NMOS (223c), (223d) 를 설치하였기 때문에, 제 4 도와 같이, 반전구동신호를 공급하는 반전구동 신호선이 불필요해지며, 워드선 방향의 칩 사이즈를 감소시킬 수 있다.
또, 구동회로 (200) 에는 4 개의 워드선 (WL) 마다 1 개의 주워드선 (WLO)이 접속되어 있는 것 뿐이기 때문에, 메모리 셀 어레이 (100a), (100b) 상의 주워드선 (WLO) 의 배선피치 (간격) 을 크게 취할 수 있기 때문에, 주워드선 (WLO) 의 배선폭을 두껍게 하고, 저저항화할 수 있다.
다음에, 본원 발명의 제 6 실시예를 설명한다.
제 8 도는, 본원 발명의 제 6 실시예를 나타내는 DRAM 의 요부의 구성 블럭도이다.
이 DRAM 은, 복수의 데이터를 격납하는 메모리 셀 어레이 (100a) ∼ (100f) (제 8 도에 있어서는 6 개이지만, 이에 한정하지 않는다) 를 구비하고 있다. 각 메모리 셀 어레이 (100a) ∼ (100f) 는, 복수의 워드선 (WL) 과 이 복수의 워드선 (WL) 과 교차하도록 배치된 비트선재 (도시하지 않음) 를 갖고 있다. 이 워드선 (WL) 과 비트선의 교점의 각각에는 메모리 셀이 접속되어 있다. 복수의 메모리 셀은 메모리 셀 어레이내에서 복수의 블럭으로 분할되어서 배치되어 있다. 각 메모리 셀 어레이 (100a) ∼ (100f) 각각의 양측에는, 각 워드선 (WL) 을 구동하기 위한 구동회로군 (200a) ∼ (200i) (제 8 도에 있어서 9 개이지만 이에 한정하지 않는다) 가 번갈아 배치되어 있다.
예를 들면, 메모리 셀 어레이 (100a) 의 양측에는 구동회로군 (200a) 와 (200d) 가 배치되어 있다. 각 구동회로군 (200a) ∼ (200f) 은 각각 워드선 (WL) 을 구동하는 것으로, 예를 들면, 구동회로군 (200a) 와 (200d) 는 메모리 셀 어레이 (100a) 내의 워드선 (WL) 을 구동하고, 구동회로군 (200d) 와 (200g) 는 메모리 셀 어레이 (100d) 내의 워드선 (WL) 을 구동한다. 또, 복수의 주워드선 (WLO) 이 각 구동회로군 (200a) ∼ (200f) 및 열 디코더로 이루어지는 디코드회로에 접속되어 있다.
예를 들면, 어느 주워드선 (WLO) 은 구동회로군 (200a), (200d), (200g) 에 접속되어 있다. 디코드회로 (400) 는, 입력되어오는 어드레스 정보를 디코드하고, 복수의 주워드선 (WLO) 중으로부터 이 어드레스 정보에 대응하는 주워드선 (WLO) 을 선택적으로 구동하는 기능을 갖고 있다. 또한, 이 DRAM 은 비트선을 구동하기 위한 행 제어회로 (도시하지 않음) 을 갖고 있다. 또한, 제 6 실시예의 특징으로서, 각 구동회로 (200a) ∼ (200i) 의 양측 (메모리 셀 어레이 (100a) ∼ (100f) 인접하지 않은 측) 에, 어드레스 정보를 디코드하여, 이 어드레스 정보에 따른 워드선 (WL) 에 구동신호를 공급하기 위한 구동신호선 (PW) 을 구동하는 제 2 디코드 회로인 구동신호 발생회로 (500a)∼(5001) 을 배치하고 있다.
예를 들면, 구동신호 발생회로 (500a) 와 (500b) 는 구동회로 (200a) 워드선 (WL) 을 구동하는 구동회로 (200a) 로 구동신호를 공급한다. 또, 각 메모리 셀 어레이 (100a) ∼ (100f) 의 양측 (구동회로 (200a) ∼ (200i) 와 인접하지 않은 측) 에, 비트선쌍 사이의 전압치의 차를 증폭하는 센스 증폭기 (300a) ∼ (300h) 가 배치되어 있다.
이 DRAM 의 동작을 설명한다. 예를 들면, 어드레스 정보에 의해, 구동신호 발생회로 (500b) 가 선택적으로 구동신호선 (PW2) (PW3) 에 구동신호를 공급한다. 이 구동신호의 공급에 의해, 구동회로 (200a), (200b) 가 메모리 셀 어레이 (100a) (100b) 내의 워드선 (WL) 에 승압전압 (VBOOT) 을 공급하고, 이 승압된 워드선 (WL)에 접속된 메모리 셀에 대한 판독, 또는 기록이 가능해 진다.
이 DRAM 은 구동회로군 (200a) ∼ (200i) 의 양측에 구동신호 발생회로 (500a) ∼(5001) 를 배치하고 있기 때문에, 칩면적을 크게 하는 일 없이, 구동신호 발생회로를 설치할 수 있다.
또, 1 개의 구동선의 배선의 기생용량 및 기생저항이 감소함으로, 동작속도의 고속화 및 소비전력을 감소할 수 있다.
이상, 본 발명에 대해서 상세하게 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니다. 예를 들면, DRAM 전체의 구성이나 배치상태를 도시한 것 이외의 형으로 바꾸거나, 또는, 본 발명의 DRAM 이외의 반도체 기억장치에 적용하는 등, 여러가지의 변형이 가능하다.
[산업상 이용 가능성]
이상, 상세하게 설명한 바와 같이, 본 발명의 각 실시예에 의하면 데이터의 판독, 또는, 기록 등의 동작속도의 고속화가 가능하다.
또, 제 2 실시예, 제 4 실시예에 의하면, 더욱, 고내압화, 저소비전력화가 가능해진다.
또, 제 3 실시예에 의하면, 더욱, 고내압화, 저소비전력화, 칩사이즈의 축소화가 가능해진다.
또, 제 5 실시예, 제 6 실시예에 의하면, 더욱, 고내압화, 저소비전력화, 칩사이즈의 축소화가 가능해진다.

Claims (9)

  1. 데이터를 기억하는 반도체 기억장치에 있어서, 데이터를 전송하는 비트선과, 상기 비트선에 교차하여 배치되는 제 1 및 제 2 워드선과, 상기 비트선과 상기 워드선의 한쪽에 접속되고, 이 비트선과 이 워드선의 교점에 배치되고, 적어도 1 개의 트랜지스터를 갖는 메모리 셀의 복수개로 이루어지는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 인접하여 배치되고, 상기 제 1 워드선을 구동하는 제 1 구동회로와, 상기 메모리 셀 어레이에 인접하여 배치되고, 상기 제 2 워드선을 구동하는 제 2 구동회로와, 상기 메모리 셀 어레이에 인접하여 배치되고, 상기 제 1 및 상기 제 2 구동회로와 상호 접속하는 주워드선과, 입력되는 어드레스 정보에 의거하여, 상기 비트선을 선택하는 행 제어회로와, 상기 어드레스 정보를 디코드하여 상기 주워드선을 선택하는 선택신호를 출력하는 디코드회로를 가지며, 상기 워드선의 배선은 상기 메모리 셀 등을 구성하는 트랜지스터의 게이트 전극용 금속 배선층과 이 게이트 전극용 금속 배선층상에 배치되고, 이 게이트 전극용 금속 배선층과 접속된 제 1 금속 배선층으로 형성하고, 상기 행 제어회로의 배선은 이 제 1 금속 배선층상으로서, 이 워드선과 교차하도록 배치된 제 2 금속 배선층으로 형성하고, 상기 주워드선의 배선은 이 제 2 금속 배선층상으로서, 이 워드선과 대략 평행하게 배치된 제 3 금속 배선층으로 형성한 것을 특징으로 하는 반도체 기억장치.
  2. 데이터를 기억하는 반도체 기억장치에 있어서, 데이터를 전송하는 비트선과, 상기 비트선에 교차하여 배치되는 제 1 및 제 2 워드선과, 상기 비트선과 상기 워드선의 한쪽에 접속되고, 이 비트선과 이 워드선의 교점에 배치된 메모리 셀의 복수개로 이루어지는 메모리 셀 어레이와, 제 1 워드선을 구동하는 제 1 구동회로와, 제 2 워드선을 구동하는 제 2 구동회로와, 상기 제 1 및 상기 제 2 구동회로를 상호 접속하는 주워드선과, 입력되는 어드레스 정보를 디코드하여 상기 주워드선을 선택하는 신호를 출력하는 디코드회로와, 상기 선택신호에 응답하여 소정의 워드선을 전원전압 보다도 승압한 승압전압으로 하는 레벨 시프트회로와, 승압전압과 접지전압에 접속되고, 상기 주워드선의 전압에 응답하여 승압전압 또는 접지전압을 갖는 출력신호를 출력하는 버퍼회로를 가지며, 상기 구동회로는 이 버퍼회로의 출력신호에 응답하여 소정의 이 워드선을 구동하는 것을 특징으로 하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 구동회로는 소스전극이 제 1 전압 레벨을 갖는 제 1 구동신호선에 접속되고, 드레인 전극이 소정의 상기 워드선에 접속되고, 게이트 전극에는 상기 버퍼회로의 출력이 공급되는 제 1 도전형의 제 1 트랜지스터와, 소스 전극에 접지전압이 공급되고, 드레인 전극이 이 워드선에 접속되고, 게이트 전극에는 이 버퍼회로의 출력이 공급되는 제 2 도전형의 제 2 트랜지스터와, 소스전극에 접지전압이 공급되고, 드레인 전극이 이 워드선에 접속되고, 게이트 전극은 상기 제 1 구동신호선과 상반하는 제 2 전압 레벨을 갖는 제 2 구동신호선에 접속된 제 2 도전형의 제 3 트랜지스터로 구성한 것을 특징으로 하는 반도체 기억장치.
  4. 데이터를 기억하는 반도체 기억장치에 있어서, 데이터를 전송하는 비트선과, 상기 비트선에 교차하여 배치되는 제 1 및 제 2 워드선과, 상기 비트선과 상기 워드선의 한쪽에 접속되고, 이 비트선과 이 워드선의 교점에 배치된 메모리 셀을 복수로 갖는 메모리 셀 어레이와, 상기 제 1 워드선을 구동하는 제 1 구동회로와, 상기 제 2 워드선을 구동하는 제 2 구동회로와, 상기 제 1 및 제 2 구동회로를 상호에 접속하는 주워드선과, 입력되는 어드레스 정보를 디코드하여 상기 주워드선을 선택하는 선택신호를 출력하는 디코드 회로와, 상기 디코드회로의 출력에 응답하여 상기 주워드선을 전원전압 보다 승압한 승압 전압으로 하는 레벨 시프트회로를 가지며, 상기 각 구동회로는 이 레벨 시프트회로의 출력에 응답하여 소정의 상기 위드선을 구동하고, 이 레벨 시프트회로는 게이트 전극과 드레인 전극을 서로 교차접속하고, 소스전극에는 각각 승압전압을 받는 제 1 도전형의 제 1 과 제 2 의 트랜지스터로 이루어지는 래치회로와, 소스전극이 상기 주워드선에 접속되고, 드레인 전극이 이 제 1 트랜지스터의 드레인 전극에 접속되고, 게이트 전극에는 접지전압을 받는 제 2 도전형의 제 3 트랜지스터와, 이 제 2 트랜지스터의 드레인 전극과 접지전압의 사이에 접속되고, 이 주워드선의 전압에 응답하여 동작하는 스위치회로로 구성한 것을 특징으로 하는 반도체 기억장치.
  5. 제4항에 있어서, 상기 구동회로는 소스전극이 제 1 전압 레벨을 갖는 제 1 구동신호선에 접속되고, 드레인 전극이 소정의 상기 워드선에 접속되고, 게이트 전극에는 상기 레벨 시프트회로의 출력이 공급되는 제 1 도전형의 제 4 트랜지스터와, 소스 전극에 접지전압이 공급되고, 드레인 전극이 이 워드선에 접속되고, 게이트 전극에는 이 레벨 시프트회로의 출력이 공급되는 제 2 도전형의 제 5 트랜지스터와, 소스전극에 접지전압이 공급되고, 드레인 전극이 이 워드선에 접속되고, 게이트 전극은 이 제 1 구동신호선과 상반하는 제 2 전압 레벨을 갖는 제 2 구동신호선에 접속된 제 2 도전형의 제 6 트랜지스터로 구성한 것을 특징으로 하는 반도체 기억장치.
  6. 데이터를 기억하는 반도체 기억장치에 있어서, 데이터를 전송하는 비트선과, 상기 비트선에 교차하여 배치되는 제 1 과 제 2 워드선과, 상기 비트선과 상기 워드선의 한쪽에 접속되고, 이 비트선과 이 워드선의 교점에 배치된 메모리 셀이 복수개로 이루어지는 메모리 셀 어레이와, 상기 제 1 및 제 2 워드선을 구동하는 복수의 구동회로와, 상기 구동회로에 접속되는 주워드선과, 입력되는 어드레스 정보를 디코드하여 상기 주워드선을 선택하는 선택신호를 출력하는 제 1 디코드회로와, 상기 어드레스 정보를 디코드하고, 이 어드레스 정보에 응답하여 상기 제 1 워드선을 구동하기 위한 제 1 구동신호를 상기 구동회로에 공급하는 제 2 디코드회로와, 상기 어드레스 정보를 디코드하고, 이 어드레스 정보에 응답하여 상기 제 2 워드선을 구동하기 위한 제 2 구동신호를 상기 구동회로에 공급하는 제 3 디코드회로와, 상기 복수의 구동회로는 소스전극이 상기 워드선에 접속하고, 게이트전극이 접지전압을 받는 제 1 트랜지스터와, 소스전극이 상기 제 1 구동신호를 받고, 드레인 전극이 상기 제 1 워드선에 접속되고, 게이트전극이 이 제 1 트랜지스터의 드레인 전극과 접속된 제 2 트랜지스터와, 이 제 1 워드선과 접지전극의 사이에 접속되고, 이 주워드선의 전압에 응답하여 이 제 1 워드선으로의 접지전압의 공급을 제어하는 제 1 스위치회로와, 소스전극이 상기 워드선에 접속하고, 게이트 전극이 접지 전압을 받은 제 3 트랜지스터와, 소스전극이 상기 제 2 구동신호를 받고, 드레인 전극이 상기 제 2 워드선에 접속되고, 게이트 전극이 이 제 3 트랜지스터의 드레인 전극과 접속된 제 4 트랜지스터와, 이 제 2 워드선과 접지전압의 사이에 접속되고, 이 주워드선의 전압에 응답하여 이 제 2 워드선으로의 접지전압의 공급을 제어하는 제 2 스위치회로로 구성한 것을 특징으로 하는 반도체 기억장치.
  7. 데이터를 기억하는 반도체 기억장치에 있어서, 데이터를 전송하는 비트선과, 상기 비트선에 교차하여 배치되는 제 1 및 제 2 워드선과, 상기 비트선과 상기 워드선의 한쪽에 접속되고, 이 비트선과 이 워드선의 교점에 배치된 메모리 셀의 복수개로 이루어지는 메모리 셀 어레이와, 제 1 워드선을 구동하는 제 1 구동회로와, 제 2 워드선을 구동하는 제 2 구동회로와, 상기 제 1 및 제 2 구동회로와 상호 접속하는 주워드선과, 입력되는 어드레스 정보를 디코드하여 상기 주워드선을 선택하는 선택신호를 출력하는 제 1 디코드회로와, 상기 어드레스 정보를 디코드하고, 이 어드레스 정보에 응답하여 상기 제 1 워드선을 구동하기 위한 제 1 구동신호를 상기 제 1 구동회로에 공급하는 제 2 디코드회로와, 상기 어드레스 정보를 디코드하고, 이 어드레스 정보에 응답하여 상기 제 2 워드선을 구동하기 위한 제 2 구동신호를 상기 제 2 구동회로에 공급하는 제 3 디코드회로와, 전원전압 보다도 높은 승압전압과 접지전압에 접속되고, 상기 워드선의 전압에 응답하여 상기 승압전압 또는 접지전압을 갖는 출력신호를 출력하는 버퍼회로를 가지며, 상기 제 1 구동회로는, 상기 버퍼회로의 출력신호에 응답하여 상기 제 1 워드선에 상기 제 1 구동신호를 전송하고, 이 제 1 구동회로는 상기 제 3 디코드회로가 상기 제 2 구동신호를 공급할 때에는, 상기 제 1 워드선의 전압을 접지전압으로 하고, 상기 제 2 구동회로는, 상기 버퍼회로의 출력신호에 응답하여 상기 제 2 워드선에 상기 제 2구동신호를 전송하고, 이 제 2 구동회로는 상기 제 2 디코드회로가 상기 제 1 구동신호를 공급할 때에는, 상기 제 2 워드선의 전압을 접지전압으로 하는 것을 특징으로 하는 반도체 기억장치.
  8. 제7항에 있어서, 상기 제 1 구동회로는 소스전극이 상기 제 1 구동신호를 받고, 드레인 전극이 상기 제 1 워드선에 접속되고, 게이트 전극이 상기 버퍼회로의 출력을 받는 제 1 도전형의 제 1 트랜지스터와, 소스 전극이 접지전압을 받고, 드레인 전극이 이 제 1 워드선에 접속되고, 게이트 전극이 이 버퍼회로의 출력을 받는 제 2 도전형의 제 2 트랜지스터와, 이 제 2 트랜지스터와 병렬로 접속되고, 게이트 전극이 상기 제 2 구동신호를 받는 제 3 트랜지스터로 구성되고, 상기 제 2 구동회로는 소스전극이 이 제 2 구동신호를받고, 드레인 전극이 상기 제 2 워드선에 접속되고, 게이트 전극이 상기 버퍼회로의 출력을 받는 제 1 도전형의 제 4 트랜지스터와, 소스전극이 접지전압을 받고, 드레인 전극이 이 제 2 워드선에 접속되고, 게이트 전극이 이 버퍼회로의 출력을 받는 제 2 도전형의 제 5 트랜지스터와, 이 제 5 트랜지스터와 병렬접속되고, 게이트 전극이 상기 제 1 구동신호를 받는 제 2 도전형의 제 6 트랜지스터로 구성된 것을 특징으로 하는 반도체 기억장치.
  9. 데이터를 기억하는 반도체 기억장치에 있어서, 데이터를 전송하는 비트선과, 상기 비트선에 교차하여 배치되는 제 1, 제 2, 제 3 및 제 4 워드선과, 상기 비트선과 상기 워드선의 하나에 접속되고, 이 비트선과 이 워드선의 교점에 배치된 메모리 셀을 복수로 이루어지는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 인접하여 배치되고, 상기 제 1 및 제 2 워드선을 구동하는 제 1 구동회로와, 상기 메모리 셀 어레이에 인접하여 배치되고, 상기 제 3 및 제 4 워드선을 구동하는 제 2 구동회로와, 입력되는 어드레스 정보를 디코드하고, 이 어드레스 정보에 응답하여 상기 제 1 워드선을 구동하기 위한 구동신호를 상기 제 1 구동회로에 공급하는 제 1 디코드회로와, 상기 어드레스 정보를 디코드하고, 이 어드레스 정보에 응답하여 상기 제 2 워드선을 구동하기 위한 구동신호를 상기 제 1 구동회로에 공급하는 제 2 디코드회로와, 상기 어드레스 정보를 디코드하고, 이 어드레스 정보에 응답하여 상기 제 3 워드선을 구동하기 위한 구동신호를 상기 제 2 구동회로에 공급하는 제 3 디코드회로와, 상기 어드레스 정보를 디코드하고, 이 어드레스 정보에 응답하여 상기 제 4 워드선을 구동하기 위한 구동신호를 상기 제 2 구동회로에 공급하는 제 4 디코드회로와, 상기 비트선으로부터 전송되는 데이터의 전압을 증폭하는 증폭회로를 가지며, 상기 메모리 셀 어레이는 상기 제 1 및 제 2 구동회로에 좁혀지도록 배치하고, 상기 제 1 및 제 2 디코드회로는 이 제 1 구동회로의 양측에 배치하고, 상기 제 3 및 제 4 디코드회로는 이 제 2 구동회로의 양측에 배치하고, 상기 증폭회로는 이 메모리 셀 어레이의 측방이라도, 이 제 1 및 제 3 디코드회로 또는 이 제 2 및 제 4 디코드회로에 좁혀지도록 배치하는 것을 특징으로 하는 반도체 기억장치.
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