JPH04252491A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH04252491A JPH04252491A JP3008212A JP821291A JPH04252491A JP H04252491 A JPH04252491 A JP H04252491A JP 3008212 A JP3008212 A JP 3008212A JP 821291 A JP821291 A JP 821291A JP H04252491 A JPH04252491 A JP H04252491A
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- 239000004065 semiconductor Substances 0.000 title claims description 21
- 239000011159 matrix material Substances 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052782 aluminium Inorganic materials 0.000 abstract description 8
- 238000004904 shortening Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 16
- 239000000872 buffer Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
に行列マトリクス状に配列されたメモリセルを行単位で
選択状態とする行デコーダ，ワード線ドライバを備えた
半導体メモリに関する。
に行列マトリクス状に配列されたメモリセルを行単位で
選択状態とする行デコーダ，ワード線ドライバを備えた
半導体メモリに関する。
【０００２】
【従来の技術】半導体メモリ、特にダイナミックＲＡＭ
の大容量化はデバイスの微細化に支えられ、近年、ます
ます進んでいる。従来、この種の半導体メモリは、その
メモリセルを選択、駆動する行デコーダ及びワード線ド
ライバは、その制御のしやすさという点からメモリセル
アレイの１辺に配置されており、このためワード線ドラ
イバの出力線のピッチは、メモリセル配置ピッチと等し
くなっていた。
の大容量化はデバイスの微細化に支えられ、近年、ます
ます進んでいる。従来、この種の半導体メモリは、その
メモリセルを選択、駆動する行デコーダ及びワード線ド
ライバは、その制御のしやすさという点からメモリセル
アレイの１辺に配置されており、このためワード線ドラ
イバの出力線のピッチは、メモリセル配置ピッチと等し
くなっていた。
【０００３】図４は従来の半導体メモリの一例を示すブ
ロック図である。
ロック図である。
【０００４】この半導体メモリは、行方向，列方向にマ
トリクス状に配列された複数のメモリセルＭＣ，これら
メモリセルＭＣを各行単位で選択状態とする複数のワー
ド線ＷＬ、及びこれらワード線ＷＬにより選択状態とな
ったメモリセルのデータを各列単位でそれぞれ伝達する
複数のビット線ＢＬを備えたメモリセルアレイ１と、行
アドレスバッファ２を介して入力された行アドレス信号
ＲＡに従って複数のワード線ＷＬのうちの１本を選択す
るための行デコーダ３と、この行デコーダ３により選択
されたワード線ＷＬを駆動してこのワード線ＷＬと対応
する行単位のメモリセルＭＣを選択状態とするワード線
ドライバ４と、列アドレスバッファ５を介して入力され
た列アドレス信号ＣＡに従って複数ビット線ＢＬのうち
の１つを選択するための列デコーダ６と、この列デコー
ダ６により選択されたビット線ＢＬのデータを増幅して
データ出力バッファ９を介して外部へ出力（ＤＴＯ）し
、またデータ入力バッファ８を介して入力された外部か
らのデータＤＴＩを選択されたビット線ＢＬへ伝達する
セレクタ・センス回路７とを有する構成となっており、
行デコーダ３及びワード線ドライバ４はメモリセルアレ
イ１の１辺に配置されている。
トリクス状に配列された複数のメモリセルＭＣ，これら
メモリセルＭＣを各行単位で選択状態とする複数のワー
ド線ＷＬ、及びこれらワード線ＷＬにより選択状態とな
ったメモリセルのデータを各列単位でそれぞれ伝達する
複数のビット線ＢＬを備えたメモリセルアレイ１と、行
アドレスバッファ２を介して入力された行アドレス信号
ＲＡに従って複数のワード線ＷＬのうちの１本を選択す
るための行デコーダ３と、この行デコーダ３により選択
されたワード線ＷＬを駆動してこのワード線ＷＬと対応
する行単位のメモリセルＭＣを選択状態とするワード線
ドライバ４と、列アドレスバッファ５を介して入力され
た列アドレス信号ＣＡに従って複数ビット線ＢＬのうち
の１つを選択するための列デコーダ６と、この列デコー
ダ６により選択されたビット線ＢＬのデータを増幅して
データ出力バッファ９を介して外部へ出力（ＤＴＯ）し
、またデータ入力バッファ８を介して入力された外部か
らのデータＤＴＩを選択されたビット線ＢＬへ伝達する
セレクタ・センス回路７とを有する構成となっており、
行デコーダ３及びワード線ドライバ４はメモリセルアレ
イ１の１辺に配置されている。
【０００５】図５はこの半導体メモリのワード線ＷＬと
ワード線ドライバ４との位置関係を示す配置図であり、
図６（Ａ），（Ｂ）はそれぞれこの半導体メモリの行デ
コーダ，ワード線ドライバの回路図及び行デコーダ，ワ
ード線ドライバの内部配置を示す配置図である。
ワード線ドライバ４との位置関係を示す配置図であり、
図６（Ａ），（Ｂ）はそれぞれこの半導体メモリの行デ
コーダ，ワード線ドライバの回路図及び行デコーダ，ワ
ード線ドライバの内部配置を示す配置図である。
【０００６】これら配置図から分るように、ワード線ド
ライバ４の各ドライバ素子４１は、メモリセルアレイ１
に対して縦積み状態に配置され、メモリセルアレイ１に
最も近いドライバ素子４１では、その横を他のドライバ
素子４１の出力配線が走る配置となっている。
ライバ４の各ドライバ素子４１は、メモリセルアレイ１
に対して縦積み状態に配置され、メモリセルアレイ１に
最も近いドライバ素子４１では、その横を他のドライバ
素子４１の出力配線が走る配置となっている。
【０００７】このような半導体メモリにおいては、ワー
ド線ドライバ４の各ドライバ素子４１の出力ピッチがメ
モリセルＭＣの配置ピッチと同一であり大変小さいため
、ワード線ドライバ４の入力配線及び出力配線の全てを
アルミニウム配線で行なうことが大変困難である。よっ
て、アルミニウム配線の幾つかを多結晶シリコン配線で
置き換えてメモリセルＭＣの配列ピッチに合わせている
。
ド線ドライバ４の各ドライバ素子４１の出力ピッチがメ
モリセルＭＣの配置ピッチと同一であり大変小さいため
、ワード線ドライバ４の入力配線及び出力配線の全てを
アルミニウム配線で行なうことが大変困難である。よっ
て、アルミニウム配線の幾つかを多結晶シリコン配線で
置き換えてメモリセルＭＣの配列ピッチに合わせている
。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
メモリは、行デコーダ３及びワード線ドライバ４がメモ
リセルアレイ１の１辺に配置されているためワード線ド
ライバ４の各ドライバ素子４１の出力ピッチが小さくな
り、従ってワード線ドライバ４の入力配線及び出力配線
をアルミニウム配線と多結晶シリコン配線とで形成して
いるので、この多結晶シリコン配線により、ワード線ド
ライバ４の出力配線の抵抗が大きくなり、ワード線ＷＬ
の充電速度が遅くなるという問題点があった。
メモリは、行デコーダ３及びワード線ドライバ４がメモ
リセルアレイ１の１辺に配置されているためワード線ド
ライバ４の各ドライバ素子４１の出力ピッチが小さくな
り、従ってワード線ドライバ４の入力配線及び出力配線
をアルミニウム配線と多結晶シリコン配線とで形成して
いるので、この多結晶シリコン配線により、ワード線ド
ライバ４の出力配線の抵抗が大きくなり、ワード線ＷＬ
の充電速度が遅くなるという問題点があった。
【０００９】本発明の目的は、ワード線ドライバの入力
配線及び出力配線の全てをアルミニウム配線にすること
ができ、これによりワード線の充電速度を速くしてワー
ド線によるメモリセルの選択を速くすることができる半
導体メモリを提供することにある。
配線及び出力配線の全てをアルミニウム配線にすること
ができ、これによりワード線の充電速度を速くしてワー
ド線によるメモリセルの選択を速くすることができる半
導体メモリを提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体メモリは
、行方向，列方向にマトリクス状に配列された複数のメ
モリセル、これらメモリセルを各行単位で選択状態とす
る複数のワード線、及びこれらワード線により選択状態
となったメモリセルのデータを各列単位でそれぞれ伝達
する複数のビット線を備えたメモリセルアレイと、前記
複数のワード線のうち１本を選択するための行デコーダ
と、この行デコーダにより選択されたワード線を駆動し
てこのワード線と対応する行単位のメモリセルを選択状
態とするワード線ドライバとを有する半導体メモリにお
いて、前記行デコーダ及びワード線ドライバをそれぞれ
第１，第２の行デコーダ及びワード線ドライバに分割し
てこの第１の行デコーダ及びワード線ドライバと第２の
行デコーダ及びワード線ドライバとを前記メモリセルア
レイを挟んで相対向して配置し、前記第１及び第２のワ
ード線ドライバにより前記複数のワード線を配列順に交
互に駆動するようにした構成を有している。
、行方向，列方向にマトリクス状に配列された複数のメ
モリセル、これらメモリセルを各行単位で選択状態とす
る複数のワード線、及びこれらワード線により選択状態
となったメモリセルのデータを各列単位でそれぞれ伝達
する複数のビット線を備えたメモリセルアレイと、前記
複数のワード線のうち１本を選択するための行デコーダ
と、この行デコーダにより選択されたワード線を駆動し
てこのワード線と対応する行単位のメモリセルを選択状
態とするワード線ドライバとを有する半導体メモリにお
いて、前記行デコーダ及びワード線ドライバをそれぞれ
第１，第２の行デコーダ及びワード線ドライバに分割し
てこの第１の行デコーダ及びワード線ドライバと第２の
行デコーダ及びワード線ドライバとを前記メモリセルア
レイを挟んで相対向して配置し、前記第１及び第２のワ
ード線ドライバにより前記複数のワード線を配列順に交
互に駆動するようにした構成を有している。
【００１１】
【作用】本発明の半導体メモリでは、ワード線ドライバ
及び行デコーダを分割してメモリセルアレイの両側に配
置しているので、ワード線ドライバの出力配線のピッチ
が２倍になり、ワード線ドライバの入力配線及び出力配
線すべてをアルミニウム配線とすることができ、ワード
線の遅延時間を小さくすることができる。
及び行デコーダを分割してメモリセルアレイの両側に配
置しているので、ワード線ドライバの出力配線のピッチ
が２倍になり、ワード線ドライバの入力配線及び出力配
線すべてをアルミニウム配線とすることができ、ワード
線の遅延時間を小さくすることができる。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１は本発明の一実施例を示すブロック図
である。
である。
【００１４】この実施例が図４に示された従来の半導体
メモリと相違する点は、行デコーダ及びワード線ドライ
バをそれぞれ第１，第２の行デコーダ３ａ，３ｂ及びワ
ード線ドライバ４ａ，４ｂに分割してこの第１の行デコ
ーダ３ａ及びワード線ドライバ４ａと第２の行デコーダ
３ｂ及びワード線ドライバ４ｂとをメモリセルアレイ１
を狭んで相対向して配置し、これら第１及び第２のワー
ド線ドライバ４ａ，４ｂにより、複数のワード線（ＷＬ
ａ，ＷＬｂ）を配列順に交互に駆動するようにした点に
ある。すなわち、奇数番目のワード線ＷＬａは第１のワ
ード線ドライバ４ａにより、偶数番目のワード線ＷＬｂ
は第２のワード線ドライバ４ｂにより駆動される。
メモリと相違する点は、行デコーダ及びワード線ドライ
バをそれぞれ第１，第２の行デコーダ３ａ，３ｂ及びワ
ード線ドライバ４ａ，４ｂに分割してこの第１の行デコ
ーダ３ａ及びワード線ドライバ４ａと第２の行デコーダ
３ｂ及びワード線ドライバ４ｂとをメモリセルアレイ１
を狭んで相対向して配置し、これら第１及び第２のワー
ド線ドライバ４ａ，４ｂにより、複数のワード線（ＷＬ
ａ，ＷＬｂ）を配列順に交互に駆動するようにした点に
ある。すなわち、奇数番目のワード線ＷＬａは第１のワ
ード線ドライバ４ａにより、偶数番目のワード線ＷＬｂ
は第２のワード線ドライバ４ｂにより駆動される。
【００１５】図２（Ａ），（Ｂ）はそれぞれこの実施例
のワード線ＷＬａ，ＷＬｂとワード線ドライバ４ａ，４
ｂとの位置関係を示す配置図及び行デコーダ３ａ，ワー
ド線ドライバ４ａの内部配置を示す配置図である。
のワード線ＷＬａ，ＷＬｂとワード線ドライバ４ａ，４
ｂとの位置関係を示す配置図及び行デコーダ３ａ，ワー
ド線ドライバ４ａの内部配置を示す配置図である。
【００１６】このように、ワード線ドライバ４ａ，４ｂ
の入力配線及び出力配線のピッチを従来例に対し２倍に
することができ、また、ワード線ドライバ４ａ，４ｂの
各ドライバ素子４１も縦積みとしなくて済みワード線ド
ライバ４ａ，４ｂのワード線方向の長さを半分にするこ
とができる。従って、ワード線ドライバ４ａ，４ｂの入
力配線及び出力配線を全てアルミニウム配線とすること
ができ、抵抗値の高い多結晶シリコン配線を使わなくて
済み、また配線の長さも短かくなるので、これら入力配
線，出力配線の抵抗値を低くすることができ、ワード線
ＷＬａ，ＷＬｂの充電速度を速くすることができる。
の入力配線及び出力配線のピッチを従来例に対し２倍に
することができ、また、ワード線ドライバ４ａ，４ｂの
各ドライバ素子４１も縦積みとしなくて済みワード線ド
ライバ４ａ，４ｂのワード線方向の長さを半分にするこ
とができる。従って、ワード線ドライバ４ａ，４ｂの入
力配線及び出力配線を全てアルミニウム配線とすること
ができ、抵抗値の高い多結晶シリコン配線を使わなくて
済み、また配線の長さも短かくなるので、これら入力配
線，出力配線の抵抗値を低くすることができ、ワード線
ＷＬａ，ＷＬｂの充電速度を速くすることができる。
【００１７】図３は実際にマスクレイアウトを行ったと
きのワード線電位の立上りを従来例と比較した波形図で
ある。
きのワード線電位の立上りを従来例と比較した波形図で
ある。
【００１８】ワード線ドライバの出力配線の抵抗値は、
従来例で３．９ｋΩ、本発明では１００Ωとなる。この
結果図３に示すように、本発明のワード線電位の上りは
従来例に比べて大幅に速くなることが分る。この傾向は
、メモリセル，マスクレイアウトルールが小さくなるほ
ど強くなる。
従来例で３．９ｋΩ、本発明では１００Ωとなる。この
結果図３に示すように、本発明のワード線電位の上りは
従来例に比べて大幅に速くなることが分る。この傾向は
、メモリセル，マスクレイアウトルールが小さくなるほ
ど強くなる。
【００１９】
【発明の効果】以上説明したように本発明は、行デコー
ダ及びワード線ドライバをそれぞれ２分割し、これらを
メモリセルアレイを狭んで相対向して配置し、メモリセ
ルアレイのワード線を、これらワード線ドライバにより
配列順に交互に駆動する構成とすることにより、ワード
線ドライバの入力配線，出力配線のピッチを従来例の２
倍に、またこれら入力配線，出力配線の長さを従来例よ
り短かくすることができるので、これら入力配線，出力
配線を全てアルミニウム配線で形成することができ、従
ってこれら入力配線，出力配線の抵抗値が小さくなり、
ワード線の充電時間が短縮されワード線によるメモリセ
ルの選択を速くすることができる効果がある。
ダ及びワード線ドライバをそれぞれ２分割し、これらを
メモリセルアレイを狭んで相対向して配置し、メモリセ
ルアレイのワード線を、これらワード線ドライバにより
配列順に交互に駆動する構成とすることにより、ワード
線ドライバの入力配線，出力配線のピッチを従来例の２
倍に、またこれら入力配線，出力配線の長さを従来例よ
り短かくすることができるので、これら入力配線，出力
配線を全てアルミニウム配線で形成することができ、従
ってこれら入力配線，出力配線の抵抗値が小さくなり、
ワード線の充電時間が短縮されワード線によるメモリセ
ルの選択を速くすることができる効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示された実施例のワード線とワード線ド
ライバとの位置関係を示す配置図及び行デコーダ，ワー
ド線ドライバの内部配置を示す配置図である。
ライバとの位置関係を示す配置図及び行デコーダ，ワー
ド線ドライバの内部配置を示す配置図である。
【図３】図１に示された実施例の効果を説明するための
ワード線電位の立上り波形を示す波形図である。
ワード線電位の立上り波形を示す波形図である。
【図４】従来の半導体メモリの一例を示すブロック図で
ある。
ある。
【図５】図４に示された半導体メモリのワード線とワー
ド線ドライバとの位置関係を示す配置図である。
ド線ドライバとの位置関係を示す配置図である。
【図６】図４に示された半導体メモリの行デコーダ，ワ
ード線ドライバの回路図及び内部配置例を示す配置図で
ある。
ード線ドライバの回路図及び内部配置例を示す配置図で
ある。
１ メモリセルアレイ
２ 行アドレスバッファ
３，３ａ，３ｂ 行デコーダ
４，４ａ，４ｂ ワード線ドライバ５ 列
アドレスバッファ ６ 列デコーダ ７ セレクタ・センス回路 ８ データ入力バッファ ９ データ出力バッファ ４１ ドライバ素子 ＢＬ，ＢＬａ，ＢＬｂ ビット線ＭＣ メ
モリセル ＷＬ，ＷＬａ，ＷＬｂ，ＷＬ０〜ＷＬ３，ＷＬａ０〜Ｗ
Ｌａ３ ワード線
アドレスバッファ ６ 列デコーダ ７ セレクタ・センス回路 ８ データ入力バッファ ９ データ出力バッファ ４１ ドライバ素子 ＢＬ，ＢＬａ，ＢＬｂ ビット線ＭＣ メ
モリセル ＷＬ，ＷＬａ，ＷＬｂ，ＷＬ０〜ＷＬ３，ＷＬａ０〜Ｗ
Ｌａ３ ワード線
Claims (1)
- 【請求項１】 行方向，列方向にマトリクス状に配列
された複数のメモリセル、これらメモリセルを各行単位
で選択状態とする複数のワード線、及びこれらワード線
により選択状態となったメモリセルのデータを各列単位
でそれぞれ伝達する複数のビット線を備えたメモリセル
アレイと、前記複数のワード線のうち１本を選択するた
めの行デコーダと、この行デコーダにより選択されたワ
ード線を駆動してこのワード線と対応する行単位のメモ
リセルを選択状態とするワード線ドライバとを有する半
導体メモリにおいて、前記行デコーダ及びワード線ドラ
イバをそれぞれ第１，第２の行デコーダ及びワード線ド
ライバに分割してこの第１の行デコーダ及びワード線ド
ライバと第２の行デコーダ及びワード線ドライバとを前
記メモリセルアレイを挟んで相対向して配置し、前記第
１及び第２のワード線ドライバにより前記複数のワード
線を配列順に交互に駆動するようにしたことを特徴とす
る半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008212A JPH04252491A (ja) | 1991-01-28 | 1991-01-28 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008212A JPH04252491A (ja) | 1991-01-28 | 1991-01-28 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04252491A true JPH04252491A (ja) | 1992-09-08 |
Family
ID=11686931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008212A Pending JPH04252491A (ja) | 1991-01-28 | 1991-01-28 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04252491A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994017554A1 (en) * | 1993-01-29 | 1994-08-04 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| JP2012198975A (ja) * | 2011-03-18 | 2012-10-18 | Soytec | ローカル列デコーダに関連付けられた互い違いに配置されたセンスアンプを有する半導体メモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167193A (ja) * | 1984-02-09 | 1985-08-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6386186A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | 半導体記憶装置 |
-
1991
- 1991-01-28 JP JP3008212A patent/JPH04252491A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167193A (ja) * | 1984-02-09 | 1985-08-30 | Fujitsu Ltd | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994017554A1 (en) * | 1993-01-29 | 1994-08-04 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| US5875148A (en) * | 1993-01-29 | 1999-02-23 | Oki Electric Industry Co., Ltd. | Semiconductor memory |
| KR100300622B1 (ko) * | 1993-01-29 | 2001-11-22 | 사와무라 시코 | 반도체 기억장치 |
| JP2012198975A (ja) * | 2011-03-18 | 2012-10-18 | Soytec | ローカル列デコーダに関連付けられた互い違いに配置されたセンスアンプを有する半導体メモリ |
| US9159400B2 (en) | 2011-03-18 | 2015-10-13 | Soitec | Semiconductor memory having staggered sense amplifiers associated with a local column decoder |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980217 |