JP2801822B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2801822B2 JP2801822B2 JP32408992A JP32408992A JP2801822B2 JP 2801822 B2 JP2801822 B2 JP 2801822B2 JP 32408992 A JP32408992 A JP 32408992A JP 32408992 A JP32408992 A JP 32408992A JP 2801822 B2 JP2801822 B2 JP 2801822B2
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- G11C—STATIC STORES
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特にダイナミックＲＡＭのオープン型ビットライン
構造におけるワードライン及びワードラインドライバの
構成方法に関する。
し、特にダイナミックＲＡＭのオープン型ビットライン
構造におけるワードライン及びワードラインドライバの
構成方法に関する。
【０００２】
【従来の技術】半導体メモリ装置の高集積化に伴って制
限を受ける領域内でチップの集積密度を上げるための最
も主要な方法は、所定のデータを貯蔵するためのストレ
ージキャパシター及びそこのデータをビットラインに伝
送するためのアクセストランジスタからなるメモリセル
のサイズを最大限に小さくすることである。しかし、そ
うするとメモリセル選択用のビットライン及びワードラ
インそれぞれのピッチが減少することになる。ここで、
ピッチとはライン間の間隔及びライン自体の幅を含んだ
広さを意味している。
限を受ける領域内でチップの集積密度を上げるための最
も主要な方法は、所定のデータを貯蔵するためのストレ
ージキャパシター及びそこのデータをビットラインに伝
送するためのアクセストランジスタからなるメモリセル
のサイズを最大限に小さくすることである。しかし、そ
うするとメモリセル選択用のビットライン及びワードラ
インそれぞれのピッチが減少することになる。ここで、
ピッチとはライン間の間隔及びライン自体の幅を含んだ
広さを意味している。
【０００３】そしてこの結果、ビットライン及びワード
ラインそれぞれのセレクタ及びドライバが占め得る面積
が減少し、種々の問題を発生することになる。特に、ワ
ードラインドライバはメモリセルのアクセストランジス
タの伝送動作を制御することによって読出し動作に直接
的な影響を及ぼすので、その効果的な設計及びレイアウ
トは非常に重要となる。
ラインそれぞれのセレクタ及びドライバが占め得る面積
が減少し、種々の問題を発生することになる。特に、ワ
ードラインドライバはメモリセルのアクセストランジス
タの伝送動作を制御することによって読出し動作に直接
的な影響を及ぼすので、その効果的な設計及びレイアウ
トは非常に重要となる。
【０００４】図３は従来技術によるワードライン及びワ
ードラインドライバの構成を示す回路である。この回路
は従来の一般的なホールデッド型構造を有するメモリ装
置で、各ワードラインＷＬ１、ＷＬ２、ＷＬ３、…毎に
それぞれに対応するワードラインドライバＷＤ１、ＷＤ
２、ＷＤ３、…が１個ずつ接続されている。また、ワー
ドラインセレクタＷＳ１、ＷＳ２、ＷＳ３、…は、ワー
ドラインドライバＷＤ１、ＷＤ２、ＷＤ３、…の個数に
比例して設けられるもので、図３の構成では４個のワー
ドラインドライバに１個のワードラインセレクタが接続
されている。そして、各ワードラインドライバは、相互
に異なる制御信号で動作するワードラインセレクタによ
って制御される。
ードラインドライバの構成を示す回路である。この回路
は従来の一般的なホールデッド型構造を有するメモリ装
置で、各ワードラインＷＬ１、ＷＬ２、ＷＬ３、…毎に
それぞれに対応するワードラインドライバＷＤ１、ＷＤ
２、ＷＤ３、…が１個ずつ接続されている。また、ワー
ドラインセレクタＷＳ１、ＷＳ２、ＷＳ３、…は、ワー
ドラインドライバＷＤ１、ＷＤ２、ＷＤ３、…の個数に
比例して設けられるもので、図３の構成では４個のワー
ドラインドライバに１個のワードラインセレクタが接続
されている。そして、各ワードラインドライバは、相互
に異なる制御信号で動作するワードラインセレクタによ
って制御される。
【０００５】このような従来の構成の場合、例えば６４
メガＤＲＡＭ級以上の超高集積メモリ素子のようにサブ
ミクロン級のデザインルールが適用される半導体メモリ
装置においては設計及びレイアウトに限界があり、これ
が超高集積化の阻害要素となると考えられる。また、図
３の回路構成の場合には、メモリ素子の集積度が増大す
るにつれてワードラインのピッチが小さくなるので、ワ
ードラインの線路抵抗増加が一層深刻な問題となる。
メガＤＲＡＭ級以上の超高集積メモリ素子のようにサブ
ミクロン級のデザインルールが適用される半導体メモリ
装置においては設計及びレイアウトに限界があり、これ
が超高集積化の阻害要素となると考えられる。また、図
３の回路構成の場合には、メモリ素子の集積度が増大す
るにつれてワードラインのピッチが小さくなるので、ワ
ードラインの線路抵抗増加が一層深刻な問題となる。
【０００６】図３の回路構成におけるワードラインの線
路抵抗の理解を容易にするために、図３の構成から発生
する線路抵抗を簡略化して図４に示した。一般に半導体
チップ内にはワードラインと並行に一次メタルラインが
配線されている。これは、トランジスタのゲート電極と
同様のポリシリコン層で形成されたワードラインの幅が
高集積化に伴ってますます狭小化することにより増大す
るその線路抵抗を軽減するためである。図４における並
列接続点は、ワードラインが一定の間隔を置いて金属の
ような物質で前記一次メタルラインに連結される位置を
示しており、このような構成により、ワードラインの信
号伝送動作の遅延を抑えることができる。
路抵抗の理解を容易にするために、図３の構成から発生
する線路抵抗を簡略化して図４に示した。一般に半導体
チップ内にはワードラインと並行に一次メタルラインが
配線されている。これは、トランジスタのゲート電極と
同様のポリシリコン層で形成されたワードラインの幅が
高集積化に伴ってますます狭小化することにより増大す
るその線路抵抗を軽減するためである。図４における並
列接続点は、ワードラインが一定の間隔を置いて金属の
ような物質で前記一次メタルラインに連結される位置を
示しており、このような構成により、ワードラインの信
号伝送動作の遅延を抑えることができる。
【０００７】このように、ワードラインの線路抵抗はチ
ップ内に設けられているワードラインの数に比例して大
きくなり、これが結果的にメモリセル内に貯蔵されるデ
ータのセンシング動作速度を低下させるという悪現象を
誘発させる。
ップ内に設けられているワードラインの数に比例して大
きくなり、これが結果的にメモリセル内に貯蔵されるデ
ータのセンシング動作速度を低下させるという悪現象を
誘発させる。
【０００８】
【発明が解決しようとする課題】したがって、本発明の
目的は、多数個のセルから一つのセルを高速で選択する
ことができるようにするために、ワードラインの線路抵
抗を最小に抑えることのできる半導体メモリ装置を提供
することにある。
目的は、多数個のセルから一つのセルを高速で選択する
ことができるようにするために、ワードラインの線路抵
抗を最小に抑えることのできる半導体メモリ装置を提供
することにある。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、所定のメモリセル選択用のワード
ラインとビットラインとが行及び列としてマトリックス
形態に配列されているメモリアレイ構造からなる半導体
メモリ装置において、ワードラインを選択及び駆動する
ためのワードラインドライバが、相互に隣接する２本の
ワードラインを同時に選択及び駆動する構成としてい
る。
るために、本発明は、所定のメモリセル選択用のワード
ラインとビットラインとが行及び列としてマトリックス
形態に配列されているメモリアレイ構造からなる半導体
メモリ装置において、ワードラインを選択及び駆動する
ためのワードラインドライバが、相互に隣接する２本の
ワードラインを同時に選択及び駆動する構成としてい
る。
【００１０】また、本発明では、ワードラインドライバ
の個数をチップ内に存在するワードラインの本数の１／
２としている。
の個数をチップ内に存在するワードラインの本数の１／
２としている。
【００１１】さらに、本発明では、１個のワードライン
ドライバに連結された２本のワードラインを所定の間隔
で設けられるワードライン並列接続点において互いに接
続するようにしている。
ドライバに連結された２本のワードラインを所定の間隔
で設けられるワードライン並列接続点において互いに接
続するようにしている。
【００１２】
【作用】本発明の構成によると、１個のワードラインド
ライバで同時に選択及び駆動される２本のワードライン
が１本の場合と同様に働き、この結果、その線路抵抗が
従来の場合より減少することになる。
ライバで同時に選択及び駆動される２本のワードライン
が１本の場合と同様に働き、この結果、その線路抵抗が
従来の場合より減少することになる。
【００１３】
【実施例】以下、添付の図面を参照して本発明の実施例
を詳細に説明する。本発明によるワードライン及びワー
ドラインドライバの構成を図１に示した。また、図１の
本発明による構成から発生するワードライン線路抵抗の
理解を容易とするため、図１の構成における線路抵抗の
関係を図２に示した。
を詳細に説明する。本発明によるワードライン及びワー
ドラインドライバの構成を図１に示した。また、図１の
本発明による構成から発生するワードライン線路抵抗の
理解を容易とするため、図１の構成における線路抵抗の
関係を図２に示した。
【００１４】図１の本発明による回路の構成を説明す
る。本発明によるワードライン及びワードラインドライ
バの構成方法は、オープン型ビットライン構造を有する
半導体メモリ装置に適用される。この構成におけるワー
ドラインセレクタＷＳ１１、ＷＳ１２、…及びワードラ
インドライバＷＤ１、ＷＤ２、…の内部回路の構成は図
３の従来の回路と同一であり、これはこの分野に公知の
事項として説明を省略する。
る。本発明によるワードライン及びワードラインドライ
バの構成方法は、オープン型ビットライン構造を有する
半導体メモリ装置に適用される。この構成におけるワー
ドラインセレクタＷＳ１１、ＷＳ１２、…及びワードラ
インドライバＷＤ１、ＷＤ２、…の内部回路の構成は図
３の従来の回路と同一であり、これはこの分野に公知の
事項として説明を省略する。
【００１５】本発明の核心は、図１の構成から容易に理
解できるように、任意の一つのワードラインドライバが
これに並列に接続された２本のワードラインを同時に選
択及び駆動するというものである。以下、本発明による
図１の回路の構成上の特徴を説明する。
解できるように、任意の一つのワードラインドライバが
これに並列に接続された２本のワードラインを同時に選
択及び駆動するというものである。以下、本発明による
図１の回路の構成上の特徴を説明する。
【００１６】カラム選択ラインの信号（ＣＳＬ）は、カ
ラム方向のデータライン上にある多数のメモリセルにそ
れぞれ接続されたセンスアンプ７１、７２、…、７８の
内の一つを選択する。また、選択されたワードライン及
びセンスアンプに接続されている各メモリセルは、当該
センスアンプに連結のビットラインと選択されたワード
ラインとが交差する部分におけるメモリセルについてそ
のデータが従来と同様にしてセンシングされる。
ラム方向のデータライン上にある多数のメモリセルにそ
れぞれ接続されたセンスアンプ７１、７２、…、７８の
内の一つを選択する。また、選択されたワードライン及
びセンスアンプに接続されている各メモリセルは、当該
センスアンプに連結のビットラインと選択されたワード
ラインとが交差する部分におけるメモリセルについてそ
のデータが従来と同様にしてセンシングされる。
【００１７】ワードラインセレクタのグループ内におけ
る一つのワードラインセレクタは、ワードライン選択信
号の組合せにより選択される。そして、選択されたワー
ドラインセレクタは、この実施例では４個のワードライ
ンドライバを選択する。４個のワードラインドライバ
は、それぞれに入力されるワードラインドライバ選択信
号ＰＸ０、ＰＸ1 、…ＰＸ３によりその一つが選択さ
れ、選択されたワードラインドライバは、それに接続さ
れている２本のワードラインを同時に駆動する。そし
て、この２本のワードラインが、図２に示すように一定
間隔でワードライン並列接続点において相互に連結され
ているので、１本の場合と同様に働くことになり、この
結果、その線路抵抗は、図３の従来の回路に比べて有効
に減少することになる。
る一つのワードラインセレクタは、ワードライン選択信
号の組合せにより選択される。そして、選択されたワー
ドラインセレクタは、この実施例では４個のワードライ
ンドライバを選択する。４個のワードラインドライバ
は、それぞれに入力されるワードラインドライバ選択信
号ＰＸ０、ＰＸ1 、…ＰＸ３によりその一つが選択さ
れ、選択されたワードラインドライバは、それに接続さ
れている２本のワードラインを同時に駆動する。そし
て、この２本のワードラインが、図２に示すように一定
間隔でワードライン並列接続点において相互に連結され
ているので、１本の場合と同様に働くことになり、この
結果、その線路抵抗は、図３の従来の回路に比べて有効
に減少することになる。
【００１８】例えば、ワードラインの幅とワードライン
の間隔が同一であり、セルサイズとデザインルールも図
３の回路と同一であるとすると、図２により明らかなよ
うに、ワードラインの並列接続点間における実質抵抗は
１／３に減少する。何故ならば、上記のように２本のワ
ードラインが１本の場合と同様に働くのでゲートポリシ
リコン層における抵抗が１／２に減少するからである。
以上のような図１の回路の構成は本発明の思想による好
適な一実施例であり、本発明の思想に立脚した構成はこ
れ以外にも種々の態様で実施可能であることは勿論であ
る。
の間隔が同一であり、セルサイズとデザインルールも図
３の回路と同一であるとすると、図２により明らかなよ
うに、ワードラインの並列接続点間における実質抵抗は
１／３に減少する。何故ならば、上記のように２本のワ
ードラインが１本の場合と同様に働くのでゲートポリシ
リコン層における抵抗が１／２に減少するからである。
以上のような図１の回路の構成は本発明の思想による好
適な一実施例であり、本発明の思想に立脚した構成はこ
れ以外にも種々の態様で実施可能であることは勿論であ
る。
【００１９】
【発明の効果】上述のように本発明によるワードライン
及びワードラインドライバの構成方法は、ゲートポリシ
リコン層線からなる２本のワードラインが共通のワード
ラインドライバに連結されると共に、一定間隔で区切ら
れるようなワードライン並列接続点で相互に連結されて
いるので、線路抵抗を減少させることができ、これに応
じてワードラインにおける遅延が解消され、データのセ
ンシング速度の向上を図れる。
及びワードラインドライバの構成方法は、ゲートポリシ
リコン層線からなる２本のワードラインが共通のワード
ラインドライバに連結されると共に、一定間隔で区切ら
れるようなワードライン並列接続点で相互に連結されて
いるので、線路抵抗を減少させることができ、これに応
じてワードラインにおける遅延が解消され、データのセ
ンシング速度の向上を図れる。
【図１】本発明による半導体メモリ装置におけるワード
ライン及びワードラインドライバの回路図。
ライン及びワードラインドライバの回路図。
【図２】図１の構成から発生するワードライン抵抗成分
についての説明図。
についての説明図。
【図３】従来技術による半導体メモリ装置におけるワー
ドライン及びワードラインドライバの回路図。
ドライン及びワードラインドライバの回路図。
【図４】図３の構成から発生するワードライン抵抗成分
についての説明図。
についての説明図。
ＷＬ ワードライン ＢＬ ビットライン ＷＤ ワードラインドライバ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−32295（ＪＰ，Ａ) 特開 平１−119992（ＪＰ，Ａ) 特開 平３−104272（ＪＰ，Ａ) 特開 昭60−97665（ＪＰ，Ａ) 特開 昭58−54654（ＪＰ，Ａ) 特開 昭62−145862（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 G11C 11/401 G11C 11/41 H01L 21/8242
Claims (1)
- 【請求項１】 所定のメモリセルを選択するためのワー
ドラインとビットラインがマトリックス形態に配列され
るメモリセルアレイ構造を有する半導体メモリ装置にお
いて、 １個のワードラインドライバにより同時に選択され駆動
される２本のワードラインを備えると共にこの２本のワ
ードラインが所定の間隔で設けられたワードライン並列
接続点において互いに接続されており、且つポリシリコ
ンで形成されている前記２本のワードラインの他に設け
られた一次メタルラインが前記２本のワードラインに対
し前記ワードライン並列接続点において接続されている
ことを特徴とする半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1991P22107 | 1991-12-04 | ||
| KR1019910022107A KR940008722B1 (ko) | 1991-12-04 | 1991-12-04 | 반도체 메모리 장치의 워드라인 드라이버 배열방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05266670A JPH05266670A (ja) | 1993-10-15 |
| JP2801822B2 true JP2801822B2 (ja) | 1998-09-21 |
Family
ID=19324120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32408992A Expired - Lifetime JP2801822B2 (ja) | 1991-12-04 | 1992-12-03 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5467316A (ja) |
| JP (1) | JP2801822B2 (ja) |
| KR (1) | KR940008722B1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960008572B1 (en) * | 1993-03-15 | 1996-06-28 | Hyundai Electronics Ind | Dram device |
| JP2785717B2 (ja) * | 1994-09-30 | 1998-08-13 | 日本電気株式会社 | 半導体記憶装置 |
| DE69422174T2 (de) * | 1994-09-30 | 2000-08-24 | St Microelectronics Srl | Integrierte Schaltung mit Toleranz bei wichtigen Herstellungsfehlern |
| KR0170903B1 (ko) * | 1995-12-08 | 1999-03-30 | 김주용 | 하위 워드 라인 구동 회로 및 이를 이용한 반도체 메모리 장치 |
| TW340225B (en) * | 1996-08-09 | 1998-09-11 | Townsend & Townsend & Crew Llp | HIgh-speed video frame buffer |
| JPH10112181A (ja) * | 1996-10-08 | 1998-04-28 | Fujitsu Ltd | 半導体記憶装置 |
| JP3159127B2 (ja) * | 1997-06-09 | 2001-04-23 | 日本電気株式会社 | 半導体装置の設計方法 |
| US5933725A (en) * | 1998-05-27 | 1999-08-03 | Vanguard International Semiconductor Corporation | Word line resistance reduction method and design for high density memory with relaxed metal pitch |
| KR100303364B1 (ko) | 1999-06-29 | 2001-11-01 | 박종섭 | 서브 워드라인 구동 회로 |
| JP3415541B2 (ja) * | 2000-01-31 | 2003-06-09 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2003030981A (ja) | 2001-07-18 | 2003-01-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US7672163B2 (en) * | 2007-09-14 | 2010-03-02 | Sandisk Corporation | Control gate line architecture |
| TWI564890B (zh) | 2011-01-26 | 2017-01-01 | 半導體能源研究所股份有限公司 | 記憶體裝置及半導體裝置 |
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| US10134737B2 (en) | 2015-12-29 | 2018-11-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device with reduced-resistance interconnect |
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|---|---|---|---|---|
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| JPH0828421B2 (ja) * | 1987-08-27 | 1996-03-21 | 株式会社東芝 | 半導体集積回路装置 |
| JPH0770234B2 (ja) * | 1987-10-31 | 1995-07-31 | 日本電気株式会社 | 絶縁ゲート型不揮発性半導体記憶装置 |
| JPH01245489A (ja) * | 1988-03-25 | 1989-09-29 | Hitachi Ltd | 半導体記憶装置 |
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| JPH077808B2 (ja) * | 1988-03-29 | 1995-01-30 | 株式会社東芝 | 集積回路 |
| JPH0772991B2 (ja) * | 1988-12-06 | 1995-08-02 | 三菱電機株式会社 | 半導体記憶装置 |
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-
1991
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1995
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