JPH0792998B2 - 半導体メモリアレイ - Google Patents
半導体メモリアレイInfo
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- JPH0792998B2 JPH0792998B2 JP2069926A JP6992690A JPH0792998B2 JP H0792998 B2 JPH0792998 B2 JP H0792998B2 JP 2069926 A JP2069926 A JP 2069926A JP 6992690 A JP6992690 A JP 6992690A JP H0792998 B2 JPH0792998 B2 JP H0792998B2
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- word line
- memory array
- word lines
- word
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- H01—ELECTRIC ELEMENTS
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体メモリ装置におけるメモリアレイの構造
に係り、特にメモリ装置の高集積化に適する半導体メモ
リアレイに関するものである。
に係り、特にメモリ装置の高集積化に適する半導体メモ
リアレイに関するものである。
〈従来の技術及び解決すべき課題〉 半導体メモリ装置は、高集積化及び微細化の傾向に伴
い、構造またはレイアウト（layout）上において発生す
る各種問題によってメモリ素子自身の動作に少くなから
ず影響を受けている。
い、構造またはレイアウト（layout）上において発生す
る各種問題によってメモリ素子自身の動作に少くなから
ず影響を受けている。
特に、多数のビットラインとワードラインが交叉するメ
モリアレイにおいては、高集積化に伴って各ライン間の
間隔（pitch）が狹くなることにより、一つのラインを
通じて信号が電送されるとき隣接するラインとの間に結
合性容量を引き起こす。さらに、上記結合性容量成分
は、ライン自身が有している容量成分によってその大き
さが倍加される。
モリアレイにおいては、高集積化に伴って各ライン間の
間隔（pitch）が狹くなることにより、一つのラインを
通じて信号が電送されるとき隣接するラインとの間に結
合性容量を引き起こす。さらに、上記結合性容量成分
は、ライン自身が有している容量成分によってその大き
さが倍加される。
ワードラインの場合、一般的な半導体メモリ素子のメモ
リ容量が大きくなればなる程、ワードラインの長さが長
くなり間隔も狹くなる。
リ容量が大きくなればなる程、ワードラインの長さが長
くなり間隔も狹くなる。
一般に、ワードラインの長さが長くなるとメモリセルを
選択するためのワードライン駆動時間（またはアクセス
タイム）が遅延されるが、これを補償するためにメモリ
装置においては、通常、ワードラインの材料になるポリ
シリコンに金属層を形成させて高速動作が可能となるよ
うにしてある。
選択するためのワードライン駆動時間（またはアクセス
タイム）が遅延されるが、これを補償するためにメモリ
装置においては、通常、ワードラインの材料になるポリ
シリコンに金属層を形成させて高速動作が可能となるよ
うにしてある。
しかし、ワードライン電極を金属層（Al等）で被覆する
ことは、狹くなったワードライン間の間隔によってもた
らされる結合性容量成分をより大きくする結果となる。
その上、ワードライン間に元々存在する結合性雑音に、
ワードラインの金属層間の結合性容量成分による雑音が
加算される。このようなワードライン間の結合性容量成
分による雑音は、任意に一つのワードラインが選択され
た場合に、隣接するワードライン間において上記結合性
容量成分によって瞬間的な充放電現象を発生するため、
高速のメモリ動作時に誤動作を誘発する可能性が大き
い。
ことは、狹くなったワードライン間の間隔によってもた
らされる結合性容量成分をより大きくする結果となる。
その上、ワードライン間に元々存在する結合性雑音に、
ワードラインの金属層間の結合性容量成分による雑音が
加算される。このようなワードライン間の結合性容量成
分による雑音は、任意に一つのワードラインが選択され
た場合に、隣接するワードライン間において上記結合性
容量成分によって瞬間的な充放電現象を発生するため、
高速のメモリ動作時に誤動作を誘発する可能性が大き
い。
勿論、高集積化によるMOSトランジスタ等の小形化及び
レイアウトの微細化等に対するワードライン駆動電圧が
比較的に大きなレベルを持つので、これによる雑音も無
視しえない。それゆえ、もし、上記ワードライン駆動電
圧を外部電源電圧（通常5V）より低くする方法が採られ
ても、メモリセルのパストランジスタを駆動するための
最小限の電圧は必要なため、高集積微細化に対応するに
も限界がある。
レイアウトの微細化等に対するワードライン駆動電圧が
比較的に大きなレベルを持つので、これによる雑音も無
視しえない。それゆえ、もし、上記ワードライン駆動電
圧を外部電源電圧（通常5V）より低くする方法が採られ
ても、メモリセルのパストランジスタを駆動するための
最小限の電圧は必要なため、高集積微細化に対応するに
も限界がある。
一方、半導体装置、特にメモリアレイが高集積化される
とき発生する別の問題は、上記アレイの周辺構成要所、
即ち多数個のビットラインからあるビットラインを選択
するデコーダが制限された面積内で複雑に集中するの
で、製造工程及びレイアウトにおいて大きな困難を伴う
ことである。
とき発生する別の問題は、上記アレイの周辺構成要所、
即ち多数個のビットラインからあるビットラインを選択
するデコーダが制限された面積内で複雑に集中するの
で、製造工程及びレイアウトにおいて大きな困難を伴う
ことである。
特に、半導体メモリ装置においては多数のデコーダが内
装されているが、上記デコーダはメモリアレイが複雑化
すればする程該当する信号線路も多くなり、それに伴う
結束端子（strapping）も増加する。
装されているが、上記デコーダはメモリアレイが複雑化
すればする程該当する信号線路も多くなり、それに伴う
結束端子（strapping）も増加する。
一般的に、半導体メモリ装置においてワードラインドラ
イバーは、ロウアドレスデコーダからの所定のアドレス
信号を受信して所定のワードラインを選択するが、この
時必要なワードライン駆動電圧を該当するワードライン
に印加する役割をする。従って、前述のワードラインの
構成関係と関連させて考えてみれば、上記ワードライン
の間隔が狹くなることによりワードラインドライバー
（またはロウデコーダ）もまた複雑微細になるので、制
限された面積内でデザインすることが難しくなる。
イバーは、ロウアドレスデコーダからの所定のアドレス
信号を受信して所定のワードラインを選択するが、この
時必要なワードライン駆動電圧を該当するワードライン
に印加する役割をする。従って、前述のワードラインの
構成関係と関連させて考えてみれば、上記ワードライン
の間隔が狹くなることによりワードラインドライバー
（またはロウデコーダ）もまた複雑微細になるので、制
限された面積内でデザインすることが難しくなる。
上述の問題点をもつ従来のメモリアレイが第３図に示さ
れている。
れている。
第３図には、一対ずつ各々センスアンプと連結された多
数のビットライン（BL1〜BLj）と、上記ビットライン
（BL1〜BLj）と直交するワードライン（WL1〜WLk）が配
列されている。そして、上記ワードラインの上部でメモ
リアレイの一方の側において、ワードラインドライバー
１が上記ワードライン（WL1〜WLk）と連結されている。
数のビットライン（BL1〜BLj）と、上記ビットライン
（BL1〜BLj）と直交するワードライン（WL1〜WLk）が配
列されている。そして、上記ワードラインの上部でメモ
リアレイの一方の側において、ワードラインドライバー
１が上記ワードライン（WL1〜WLk）と連結されている。
そして、ワードラインとビットラインとが交叉する所定
部位にメモリセルが形成されており、メモリアレイは通
常的な折返しビットライン（folded bit line）構造と
なっている。上記メモリアレイにおいてメモリ動作は、
選択されたワードラインに該当するメモリセルに記憶さ
れた情報が、選択されたビットラインにロードされ、上
記一対のビットラインに各々連結されたセンスアンプが
情報を読み取る。この時、選択されたワードラインに隣
接したワードラインには、第４図に示された結合性容量
成分が表れる。
部位にメモリセルが形成されており、メモリアレイは通
常的な折返しビットライン（folded bit line）構造と
なっている。上記メモリアレイにおいてメモリ動作は、
選択されたワードラインに該当するメモリセルに記憶さ
れた情報が、選択されたビットラインにロードされ、上
記一対のビットラインに各々連結されたセンスアンプが
情報を読み取る。この時、選択されたワードラインに隣
接したワードラインには、第４図に示された結合性容量
成分が表れる。
第４図を参照して、前述した第３図に示されるメモリア
レイ構成による容量成分の存在を説明する。
レイ構成による容量成分の存在を説明する。
第４図には、各々の隣接したワードライン（WL1〜WL4）
間に同一な大きさの結合性容量成分（coupling capacit
ance;以下Ccという）C12、C23、C34、C45、…等が存在
し、各ワードライン自身の基板容量成分（substrate ca
pacitance;以下Csという）、C1、C2、C3、C4、…が示さ
れている。
間に同一な大きさの結合性容量成分（coupling capacit
ance;以下Ccという）C12、C23、C34、C45、…等が存在
し、各ワードライン自身の基板容量成分（substrate ca
pacitance;以下Csという）、C1、C2、C3、C4、…が示さ
れている。
したがって、任意の一つのワードラインが選択された場
合に、隣接したワードラインに及び結合性雑音（word l
ine coupling noise;以下Vcpという）は下記の式（１）
となる。
合に、隣接したワードラインに及び結合性雑音（word l
ine coupling noise;以下Vcpという）は下記の式（１）
となる。
ここで、 Vcp:結合性雑音 VwL:選択されたワードラインの駆動電圧（またはワード
ライン駆動電圧） Cs:基板容量成分 Cc:結合性容量成分 上記の式（１）から、ワードラインの基板容量成分Cs
は、ワードライン自身の物質的組成と基板の性質に関係
するものであるから、ここでは定数（constant）と見な
すことができる。また、ワードライン駆動電圧VwLが結
合性雑音（雑音）Vcpに一番大きな影響を及ぼす因子（f
actor）となるが、上記駆動電圧VwLは高々メモリセルの
トランジスタを動作させうる最小電圧なので、ここでは
考慮対象から除外することができる。従って、ここで結
合性雑音に影響を及ぼす重要な因子は結合性容量成分Cc
であることが容易にわかる。
ライン駆動電圧） Cs:基板容量成分 Cc:結合性容量成分 上記の式（１）から、ワードラインの基板容量成分Cs
は、ワードライン自身の物質的組成と基板の性質に関係
するものであるから、ここでは定数（constant）と見な
すことができる。また、ワードライン駆動電圧VwLが結
合性雑音（雑音）Vcpに一番大きな影響を及ぼす因子（f
actor）となるが、上記駆動電圧VwLは高々メモリセルの
トランジスタを動作させうる最小電圧なので、ここでは
考慮対象から除外することができる。従って、ここで結
合性雑音に影響を及ぼす重要な因子は結合性容量成分Cc
であることが容易にわかる。
一方、第３図に示すように、ワードラインドライバー１
をメモリアレイの一方のみに配置させると、レイアウト
側面からみれば上記ワードラインドライバー１と関係す
るロウアドレスデコーダ等の間隔も狹くなり、制限され
た面積でデザインしなければならないのでパタン形成が
難しくなる。
をメモリアレイの一方のみに配置させると、レイアウト
側面からみれば上記ワードラインドライバー１と関係す
るロウアドレスデコーダ等の間隔も狹くなり、制限され
た面積でデザインしなければならないのでパタン形成が
難しくなる。
したがって、本発明の目的はワードライン間の結合性容
量成分によるワードライン動作中の結合性雑音を抑制さ
せ、メモリチップのレイアウトを容易にしうる半導体メ
モリアレイを提供することにある。
量成分によるワードライン動作中の結合性雑音を抑制さ
せ、メモリチップのレイアウトを容易にしうる半導体メ
モリアレイを提供することにある。
〈課題を解決するための手段〉 上記目的を達成するために本発明の半導体メモリアレイ
は、ワードラインドライバーをメモリアレイの両側に同
数ずつ分けて配列すると共に、ワードラインを少なくと
も４行１組としてその各組ごとにメモリアレイの途中で
ツイストし、ツイスト前に互いに隣接していたワードラ
インがツイスト後には互いに隣接しないようにすること
を特徴とする 〈実施例〉 以下、添付された図面を参照して本発明を詳細に説明す
る。
は、ワードラインドライバーをメモリアレイの両側に同
数ずつ分けて配列すると共に、ワードラインを少なくと
も４行１組としてその各組ごとにメモリアレイの途中で
ツイストし、ツイスト前に互いに隣接していたワードラ
インがツイスト後には互いに隣接しないようにすること
を特徴とする 〈実施例〉 以下、添付された図面を参照して本発明を詳細に説明す
る。
第１図は本発明による半導体メモリアレイの構成図であ
り、第２図は第１図に示したワードライン構成による結
合性容量成分を図示したものである。
り、第２図は第１図に示したワードライン構成による結
合性容量成分を図示したものである。
第１図において、一対ずつ各センスアンプSAと連結され
た多数のビットライン（BL1〜BLj）に直交して配列され
たワードライン（WL1〜WLk）を４個づつで一組を形成
し、この組にある４個のワードラインをワードラインの
中間支点、即ち結束領域（strapping area）でツイスト
（twist）させた。
た多数のビットライン（BL1〜BLj）に直交して配列され
たワードライン（WL1〜WLk）を４個づつで一組を形成
し、この組にある４個のワードラインをワードラインの
中間支点、即ち結束領域（strapping area）でツイスト
（twist）させた。
即ち、ワードラインWL2は、ツイストされる前まではワ
ードラインWL1とワードラインWL3間に位置するが、ツイ
スチング後にはワードラインWL4とワードラインWL7間に
位置する。また、ワードラインWL3はツイスチング後に
ワードラインWL1に隣接し、ワードラインWL4はワードラ
インWL1とワードラインWL2間に、さらにワードラインWL
1はワードラインWL3及びWL4間に位置することになる。
ードラインWL1とワードラインWL3間に位置するが、ツイ
スチング後にはワードラインWL4とワードラインWL7間に
位置する。また、ワードラインWL3はツイスチング後に
ワードラインWL1に隣接し、ワードラインWL4はワードラ
インWL1とワードラインWL2間に、さらにワードラインWL
1はワードラインWL3及びWL4間に位置することになる。
そして、メモリセルアレイにおいてワードラインに上下
に連結されたワードラインドライバー10が配置されてい
るが、このワードラインドライバー10は、メモリアレイ
のワードライン数が2n個である場合に2m（ｎ＞ｍ≧0:
n、ｍは正の整数）個づつのワードラインに各々連結さ
れて、メモリアレイを中心としてジグザグ（zigzag）に
配列されている。言い換えれば、各ワードラインドライ
バー10に対応するワードラインの個数が2mで（第１図に
おいては2m＝４になる）、上記ワードラインドライバー
10がメモリセルアレイの両側に交互に置かれることにな
るので、全体的にはワードラインドライバー10がメモリ
アレイの両側に同じ個数配列されることになる。
に連結されたワードラインドライバー10が配置されてい
るが、このワードラインドライバー10は、メモリアレイ
のワードライン数が2n個である場合に2m（ｎ＞ｍ≧0:
n、ｍは正の整数）個づつのワードラインに各々連結さ
れて、メモリアレイを中心としてジグザグ（zigzag）に
配列されている。言い換えれば、各ワードラインドライ
バー10に対応するワードラインの個数が2mで（第１図に
おいては2m＝４になる）、上記ワードラインドライバー
10がメモリセルアレイの両側に交互に置かれることにな
るので、全体的にはワードラインドライバー10がメモリ
アレイの両側に同じ個数配列されることになる。
上記のようなワードラインドライバー10の配列は、従来
のワードラインドライバー１の配置より全体のメモリア
レリのレイアウト面において間隔が増加したので、その
余裕度が増大したことが分る。
のワードラインドライバー１の配置より全体のメモリア
レリのレイアウト面において間隔が増加したので、その
余裕度が増大したことが分る。
一方、上記のようなワードラインの配列構造において
は、ツイストされる前に最初隣接したワードラインとは
２倍の間隔に離隔されることになるので、従来のように
単純に平行にのみ配列された構造よりは結合性容量成分
が半分程度に減少されることになる。この場合にも、平
坦キャパシタンスにおける容量は平板間の距離に反比例
するという法則が適用されることは容易にわかる。そし
て、上記ワードラインがツイストされる部分はワードラ
イン接続領域であるので、ワードラインをツイストさせ
てやるための別の領域は不必要である。
は、ツイストされる前に最初隣接したワードラインとは
２倍の間隔に離隔されることになるので、従来のように
単純に平行にのみ配列された構造よりは結合性容量成分
が半分程度に減少されることになる。この場合にも、平
坦キャパシタンスにおける容量は平板間の距離に反比例
するという法則が適用されることは容易にわかる。そし
て、上記ワードラインがツイストされる部分はワードラ
イン接続領域であるので、ワードラインをツイストさせ
てやるための別の領域は不必要である。
ワードラインをツイストさせることによる結合性容量成
分の減少量は下記の式（２）で表される。
分の減少量は下記の式（２）で表される。
ここで、 Vcp:ワードラインの結合性雑音 VwL:選択されたワードラインの駆動電圧（またはワード
ライン駆動電圧） Cs:ワードラインの基板容量成分 Cc′：ワードラインの結合性容量成分（第２図のＣ′1
2、Ｃ′13、Ｃ′34、…） 上記の式（２）による結合性容量成分の減少効果は第２
図に示されている。
ライン駆動電圧） Cs:ワードラインの基板容量成分 Cc′：ワードラインの結合性容量成分（第２図のＣ′1
2、Ｃ′13、Ｃ′34、…） 上記の式（２）による結合性容量成分の減少効果は第２
図に示されている。
第２図において、結合性容量成分Ｃ′12、Ｃ′23、Ｃ′
34、Ｃ′45…等は前述の第４図中の結合性容量成分C1
2、C23、C34、C45、…等の約半分の値となっている。そ
して、基板容量成分C1、C2、C3、C4、…等は第４図中の
基板容量成分と同一である。
34、Ｃ′45…等は前述の第４図中の結合性容量成分C1
2、C23、C34、C45、…等の約半分の値となっている。そ
して、基板容量成分C1、C2、C3、C4、…等は第４図中の
基板容量成分と同一である。
したがって、上記の式（２）に示されるように、結合性
容量成分Cc′が前述の式（１）の結合性容量成分Ccの約
1/2に減少したので、結合性雑音（Vcpも同様に減少する
ことがわかる。
容量成分Cc′が前述の式（１）の結合性容量成分Ccの約
1/2に減少したので、結合性雑音（Vcpも同様に減少する
ことがわかる。
なお、上記実施例においては４個のワードラインを一組
にしてツイスチングしたが、実験の結果４個以上のワー
ドラインをツイストさせてやるから場合にのみ上記と同
様の結合性雑音の減少効果が表れるので、必要に応じて
より多いワードラインをツイストさせてやることもでき
る。また、ツイスチング回数を増加させることもでき
る。
にしてツイスチングしたが、実験の結果４個以上のワー
ドラインをツイストさせてやるから場合にのみ上記と同
様の結合性雑音の減少効果が表れるので、必要に応じて
より多いワードラインをツイストさせてやることもでき
る。また、ツイスチング回数を増加させることもでき
る。
さらに、上記実施例においてはワードラインに対する場
合を言及したが、半導体メモリ装置内において４個以上
の入出力ラインをもつ信号バス、例えばコラムアドレス
デコーダまたはロウアドレスデコーダの入出力ライン及
びデータバス等においても本発明の適用が可能である。
合を言及したが、半導体メモリ装置内において４個以上
の入出力ラインをもつ信号バス、例えばコラムアドレス
デコーダまたはロウアドレスデコーダの入出力ライン及
びデータバス等においても本発明の適用が可能である。
〈発明の効果〉 上述のように本発明は、ワードラインドライバーの配列
をメモリアレイの両側に同じ個数に分配させて配置する
ことにより、メモリセルアレイのレイアウトにおいて余
裕度及び面積効率を改善することができる。
をメモリアレイの両側に同じ個数に分配させて配置する
ことにより、メモリセルアレイのレイアウトにおいて余
裕度及び面積効率を改善することができる。
また、本発明ではワードラインをワードライン結束領域
においてツイスチングさせてやることによりワードライ
ン駆動時に誘起される結合性雑音を抑制させることがで
きるため、高速で正確なメモリ動作を行うことが可能と
なる。
においてツイスチングさせてやることによりワードライ
ン駆動時に誘起される結合性雑音を抑制させることがで
きるため、高速で正確なメモリ動作を行うことが可能と
なる。
第１図は本発明の一実施例を示すメモリアレイ構成図、 第２図は第１図に示されたメモリアレイによるワードラ
インの容量成分表示図、 第３図は従来のメモリアレイ構成図、そして、 第４図は第３図によるワードラインの容量成分表示図で
ある。 10……ワードラインドライバー WL……ワードライン BL……ビットライン SA……センスアンプ
インの容量成分表示図、 第３図は従来のメモリアレイ構成図、そして、 第４図は第３図によるワードラインの容量成分表示図で
ある。 10……ワードラインドライバー WL……ワードライン BL……ビットライン SA……センスアンプ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドン―サン ミン 大韓民国 ソウル カンナム―グ ダエチ ―ドン エウンマ アパート ３‐801 (72)発明者 ヨウン―ラエ キム 大韓民国 ソウル ソチョ―グ バンポ― ドン ハンボミド 第２ アパート 503‐204 (56)参考文献 特開 昭63−255898（ＪＰ，Ａ) 特開 平２−64990（ＪＰ，Ａ) 特開 昭64−14793（ＪＰ，Ａ) 特開 平３−113890（ＪＰ，Ａ)
Claims (2)
- 【請求項１】多数のワードラインと、ロウアドレスデコ
ーダからの信号に基づいてワードラインを選択駆動する
ワードラインドライバーと、を備えた半導体メモリアレ
イにおいて、 ワードラインドライバーをメモリアレイの両側に同数ず
つ分けて配列すると共に、ワードラインを少なくとも４
行１組としてその各組ごとにメモリアレイの途中でツイ
ストし、ツイスト前に互いに隣接していたワードライン
がツイスト後には互いに隣接しないようにしたことを特
徴とする半導体メモリアレイ。 - 【請求項２】ワードラインの結束領域にてワードライン
をツイストするようにした請求項（１）記載の半導体メ
モリアレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR89-20108 | 1989-12-29 | ||
| KR1019890020108A KR920010344B1 (ko) | 1989-12-29 | 1989-12-29 | 반도체 메모리 어레이의 구성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03203085A JPH03203085A (ja) | 1991-09-04 |
| JPH0792998B2 true JPH0792998B2 (ja) | 1995-10-09 |
Family
ID=19294149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2069926A Expired - Fee Related JPH0792998B2 (ja) | 1989-12-29 | 1990-03-22 | 半導体メモリアレイ |
Country Status (8)
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