CN1052966A - 半导体存储设备 - Google Patents

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Abstract

一种半导体存储设备，包括多个排成阵列的存储 单元、多个字线WL、多个位线BL、和多个连接到各 字线的字线驱动器10。各字线每四个一组进行扭 曲，使得各线在其整个长度上与其毗邻接线相隔一段 距离，且系配置得使各线之间的耦合电容减小。各字 线驱动器以这样的方式配置在阵列两边，使得存储设 备的布局达到最佳情况。

Description

本发明涉及一种半导体存储设备，特别是，但不是唯独地，涉及半导体存储设备的一种布局方法。
由于半导体存储设备的设计趋向于在小芯片表面上采用越来越高的存储单元和存储器阵列的组装密度，因此半导体存储设备的存储单元和其它元件的操作日益受到这类高密度存储设备布局所引起的一些问题的影响。
特别是，在具有多个存储单元、多个位线和多个字线的存储器阵列中，在各线之间引入较窄的间距就会在某一线上有信号传输时在各线之间产生容性耦合。各线之间的容性耦合可能会达到线本身固有的容性分量两倍的数量级。
一般说来，要增大半导体存储设备的存储容量需要增加字线的长度，缩小各字线之间的间距。但鉴于访问存储单元所需要的时间取决于所附字线的长度，因而不希望字线过长。因此在一般的存储器中，为补偿访问时间因字线长而引起的延迟，有时在各字线的多晶体上加一个金属层，使其有可能通过金属中的传导作用进行高速操作。但在各字线上加覆盖层会因金属伸出各字线外而使各线间的间距更窄，因而使各线间的容性耦合比未加覆盖层的各线更大。
因此通过各线的金属覆盖层之间的容性耦合传输的干扰就附加到通过各线间的容性耦合传输的干扰。由于这种各字线之间的容性耦合所引起的干扰在选取字线时总是要加入或放出，因此毗邻各字线间的交扰有可能在存储器高速操作时使存储器信号误入歧途。
具有精密密封的金属氧化物半导体（MOST）晶体管元件密集组装的存储器阵列和采用高字线驱动电压级操作的存储电路，以及在设计这些存储器阵列时，与这些高等级驱动电压有关的干扰是不能忽略不计的。因此为了减少干扰，上述的现行存储器一直都采用小于5伏的字线驱动电压。然而由于晶体管必须要由高于其阈电压的电压操作，因而降低字线驱动电压的幅度是有限的。
存储器阵列或存储设备中存储单元组装密度高引起的另一个问题是晶体管的制造过程和存储器阵列的布局有困难，因为各行地址译码器（这些行地址译码器从多个位线选取一特定位线）被配置在狭窄的区域中。
尤其是在具有多个行地址译码器的半导体存储设备中，存储器阵列变得更复杂，因而搭接线和信号线增加。
行地址译码器都连接到各字线驱动器，由字线驱动器根据来自行地址译码器的地址信号将驱动电压加到各字线上。在设计高密度存储设备时，由于各字线间的距离减小（即字线间距减小），为维持每个字线一字线驱动电路的连接，要在毗邻存储器阵列现行减小了的区域中配置各字线驱动器就变得更困难了。
附图中的图1示出了具有上述若干问题的一般存储器阵列。参看图1。存储器阵列包括多个位线BL1-BLj、多个与各位线交叉的字线WL1-WLK、多个成阵列配置的存储单元和多个读出放大器SA。字线驱动器1耦合到各字线上并配置在存储器阵列的一侧。各存储单元配置在字线和位线的各交叉点上。
上述存储器阵列进行读出操作时，由字线所选取的一个存储单元中存储的信息被装入到所选取的相应位线上，于是连接到所选取的位线的相应读出放大器读取信息。附图中的图2中示出了图1的一般存储器阵列中毗邻各字线之间的耦合电容。
参看图2，与各字线有关的电容包括各字线WL1-WL4之间的耦合电容C12、C23、C34、C45和分别与各字线WL1-WL4有关的衬底电容C1、C2、C3、C4。选取某特定字线时，在附近未经选取的字线上可能会出现字线耦合干扰电压VCP，大致可用下式表示：
VCP= (CC)/(CS+CC) × VWL
其中VWL是所选取的字线的驱动电压，CS是某线的衬底电容，CC是两线之间的耦合电容。
字线的衬底电容CS取决于该字线的金属结构和存储器阵列衬底的具体特性。任何具体字线的衬底电容CS可以视为不变。字线驱动电压VWL变化时影响字线耦合干扰电压，但由于字线驱动电压起码等于存储单元晶体管的阈电压，因而VWL项的变化可以忽略不计。熟悉本技术领域的人士不难理解，影响字线耦合干扰电压最重要的因素是耦合电容CC。
因此本发明的一些最佳实施例旨在减少因半导体存储设备各字线之间的耦合而引起的干扰，并改进布局的配置方式，以便于对这类存储设备进行微型化。
根据本发明的一个方面，本发明提供一种具有多个信号线驱动器和至少一个存储器阵列的存储设备。
所述存储器阵列具有多个存储单元和一组信号线，其中所述信号线的第一和第二长度之间形成有至少一个扭曲区，从而使该组信号线的第一和第二信号线在整个所述第一长度彼此毗邻，而不在整个所述第二长度彼此毗邻。
所述信号线驱动器分成第一组和第二组，所述第一组配置在所述存储器阵列的一侧，所述第二组配置在所述存储器阵列的另一侧。
信号线组的所述第一和第二信号线之间在整个所述第二长度可以插入第三信号线。
通常所述各信号线最好在所述第一和/或第二长度上方彼此平行地延伸。
所述信号线组最好包括至少四个信号线。
在整个所述第二长度上的各对毗邻信号线最好与整个所述第一长度上的各对毗邻信号线不同。
所述扭曲区最好在存储器的搭接区。
所述各信号线可以是字线。
在本发明的半导体存储设备中，所述第一长度可以在所述存储单元阵列的第一部分中，所述第二长度可以在所述存储单元阵列的第二部分中。
所述信号线组可以具有多个所述扭曲区，各扭曲区处在信号线组顺次附加的长度之间。
所述半导体存储设备最好配备有多个所述信号线组。
各信号线驱动器最好连接到所述信号线组。
所述第一组信号线驱动器最好配置在所述存储器阵列与所述第二组信号线驱动器相对的一侧，所述第一组信号线驱动器连接到与该信号线组相间的那些信号线组，所述第二组信号组驱动器则连接到与该信号线组相间的那些信号线组。
所述信号线驱动器的数目最好为2n，具2K个所述信号线对应于各所述信号线驱动器，其中n和K各为整数，n大于0，n大于K。
所述第一组包含的信号线驱动器的数目最好与所述第二组中的信号线驱动器的数目相等。
所述半导体存储器还可以包括至少一个行译码器，供激励一个或一个以上所述信号线驱动器。
所述行译码器的数量可与所述信号线驱动器的数量相等。
所述行译码器可以配置在存储器阵列的一侧或多侧上。
半导体存储设备还可以包括多个所述行译码器，这些行译码器分成两批，第一批配置在所述存储器阵列的一边，第二批配置在所述存储器阵列的另一边。
为更好地理解本发明的内容和展示如何实施本发明，现在通过举例参照各附图来叙述本发明，其中：
图3是根据本发明的一个最佳实施例的半导体存储设备的布局图;
图4示出了说明根据图3最佳实施例的各字线的容性元件的原理电路图。
参看图3。半导体存储设备包括多个位线BL1-BLj，各对位线连接到相应的读出放大器SA;多个与各位线交叉配置的字线WL1-WLK;多个成阵列配置的存储单元;和多个字线驱动器10。字线分成若干组，各组含有四个字线WL1至WL4，WL5至WL8等等。
各字线驱动器10连接到各组字线。各组的字线在叫做搭接区的区域在沿字线大约半途的位置扭曲。
因此各所述线组的扭曲区配置在线组第一长度（对应于线组各字线与位线BL1至BL4相交的区域，如图所示）与线组第二长度（对应于线组的各字线与位线BLg至BLj相交的区域，如图所示）之间。
举例说，在第一长度中，第二字线WL2被安置在第一字线WL1与第三字线WL3之间。各字线在其第一与第二长度之间的扭曲区扭曲。在第二长度中，各字线与位线BLg至BLj相交，第二字线位于第四字线WL4与第七字线WL7之间。同样，在第二长度中，第一字线WL1安置在第三字线WL3与第四字线WL4之间，第四字线WL4则安置在第一字线WL1与第二字线WL2之间。
字线驱动器10相间配置在存储器阵列的上边和下边。所有的字线驱动器有一半配置在存储器阵列的一边，另一半配置在存储器阵列的另一边。若存储器阵列中字线的数目为2n，则各字线驱动器10使用的字线数目可能为2m（其中n＞m＞0，且n、m各为整数）。
由于在整个第一区BL1至BL4中，两字线的间距在整个第二区BLg至BLj中增加了一倍，因而两字线之间在整个第二区中的耦合电容减小。
各字线，除在扭曲区中外，大致上平行配置，因此平行板间的电容与该板的平面之间的距离成反比，这个一般原理也可适用于这种情况的字线。各字线在扭曲区中的扭曲可以安排得使其位于连接各字线所用的册同一区域（即搭接区），从而无需以另外单独的区域来容纳扭曲各字线。经扭曲的字线减小了耦合电容值和字线耦合干扰电压可以（2）式表示如下：
CC′＝0.5xCC（2a）
VCP= (CC′)/(CS+CC′) × VWL（2b）
其中CC′是在第一区中毗邻但在第二区中为第三字线所隔开的两个字线之间在第二区中的耦合电容值。其它参数的意义与以前的相同。
各字线扭曲时（如上述最佳实施例中）比起各字线平行时（如已知的存储器中那样）耦合电容具体减小的情况可通过图2与图4的比较加以说明。
图4中，毗邻各字线长度之间的耦合电容值C′12、C′23、C′34、C′45约为图2中所示的相应各字线的毗邻长度的耦合电容值C12、C23、C34、C45的一半。
如（2）式所示，由于图4中的耦合电容值与图2的耦合电容值比较，大致上减了半，因而图4中所示本发明最佳实施例中的字线耦合干扰电压VCP与图2中所示的该已知的存储器比较，也可以大致上减了半。
在本发明的最佳实施例中，字线驱动器10是供四个字线使用而配置的，且各字线起码与同组的另一个字线扭曲。但实验结果表明，若多个四个字线的线组在它们之间相互扭曲，则可进一步减小字线耦合干扰。
我们的意图是要使本发明包括一组字线的数目可按需要设置的线组可以在一组内相互扭曲的情况。
此外上述扭曲字线进行配置的方法也适用于例如输入/输出或信号线多于四个的总线。上述扭曲法还适用于输入/输出线、列地址译码器和/或行地址译码器的数据总线、或任何其它组的信号或数据线，并不局限于字线。
在本最佳实施例中已介绍了配置字线驱动器的一种方法。该配置方法也适用于存储器的其它组件。举例说，行地址译码器可配置在如上述那样配置的各字线驱动器上方，或毗邻该各字线驱动器配置。
如上面谈过的那样，本发明的一些最佳实施例可使其具有这样的特点，即在布局存储单元阵列时，可以增大各字线的间距，且通过等分并配置一些字线两边的字线驱动器可以更有效利用存储器的芯片区域。
本发明的一些最佳实施例还可以使其具有这样的特点，即字线耦合干扰因各字线在搭接区的扭曲而减小到最小程度。
尽管本发明是参照一最佳实施例具体展示和介绍的，但熟悉本技术领域的人士都知道，在不脱离本发明的精神实质和范围的前提下是可以对本发明在细节上进行修改的。
读者应该注意的是，与本发明书同时申请或在本说明书之前业已存档且与本说明书一起公开让公众审查的所有文章和文件，以及这些文章和文件的内容都包括在本发明书中，仅供参考。
本说明书（包括任何随本说明书附上的权利要求书、摘要和附图在内）中所公开的所有特点和/或如此公开的任何方法或工艺的所有步骤，可以任何组合方式进行组合，但至少一些这类特点和/或步骤是彼此互相排斥的组合例外。
除非另有明确说明，本说明书（包括所附权利要求书、摘要和附图在内）中所公开的各特点可用供相同、等效或类似用途使用的另外一些特点代替。因此除非另有明确说明，这里所公开的各特点仅仅是一系列一般等效或类似特点的一个实例而已。
本发明并不局限于上述诸实施例的一些细节。本发明的范围包括本说明书（包括任何所附的权利要求书、摘要和附图在内）中所公开的诸特点的任何新特点或任何新的组合，或如此公开的任何方法或工艺各步骤任何新步骤或各步骤的任何新的组合。

Claims (18)

1、一种半导体存储设备，其特征在于，
该存储设备具有多个信号线驱动器和至少一个存储器阵列；
所述存储器阵列具有多个存储单元和一组信号线，其中所述信号线的第一和第二长度之间形成有至少一个扭曲区，从而使信号线组的第一和第二信号线在整个所述第一长度上彼此毗邻配置，而在整个所述第二长度上彼此不毗邻配置；
所述信号线驱动器分成两组，第一组配置在所述存储器阵列的一边，第二组配置在所述存储器阵列的另一边。
2、根据权利要求1所述的半导体存储设备，其特征在于，在第一和第二信号线之间在整个所述第二长度上插入有该信号线组的第三信号线。
3、根据权利要求1或2所述的半导体存储设备，其特征在于，所述各信号线通常在整个所述第一和/或第二长度上彼此相互平行地延伸。
4、根据权利要求1、2或3所述的半导体存储设备，其特征在于，所述信号线组包括至少四个信号线。
5、根据以上任一权利要求所述的半导体存储设备，其特征在于，整个所述第二长度上的各对毗邻信号线与整个所述第一长度上的各对毗邻信号线不同。
6、根据以上任一权利要求所述的半导体存储设备，其特征在于，所述扭曲区在存储设备的搭接区。
7、根据以上任一权利要求所述的半导体存储设备，其特征在于，所述信号线是字线。
8、根据以上任一权利要求所述的半导体存储设备，其特征在于，所述第一长度在所述存储单元阵列的第一部分，所述第二长度在所述存储单元阵列的第二部分。
9、根据以上任一权利要求所述的半导体存储设备，其特征在于，所述信号线组形成有多个所述扭曲区，各扭曲区在信线组各顺次的附加长度之间。
10、根据以上任一权利要求所述的半导体存储设备，其特征在于，设有多个所述信号线组。
11、根据以上任一权利要求所述的半导体存储设备，其特征在于，各信号线驱动器连接到所述信号线组。
12、根据权利要求10或11所述的半导体存储设备，其特征在于，所述第一组信号线驱动器配置在所述存储器阵列与所述第二组信号线驱动器相对的一侧，所述第一组信号线驱动器连接到与其信号线组相间的那些信号线组，所述第二组信号线驱动器连接到与其信号线组相间的那些信号线组。
13、根据以上任一权利要求所述的半导体存储设备，其特征在于，所述信号线驱动器的数目为2，且2个所述信号线对应于各所述信号线驱动器，其中n和k各为整数，n大于0，n大于k。
14、根据以上任一权利要求所述的半导体存储设备，其特征在于，所述第一组包括许多信号线驱动器，其数目等于所述第二组中信号线驱动器的数目。
15、根据以上任一权利要求所述的半导体存储设备，其特征在于，它还包括至少一行译码器，用以激励一个或一个以上所述信号线驱动器。
16、根据权利要求15所述的半导体存储设备，所述行译码器的数量等于所述信号线驱动器的数量。
17、根据权利要求15或16所述的半导体存储设备，其特征在于，所述一个或多个行译码器配置在存储器阵列的一边或多边。
18、根据权利要求15、16或17所述的半导体存储设备，其特征在于，它还包括多个所述行译码器，行译码器分成两批，第一批配置在所述存储器阵列的一边，第二批配置在所述存储器阵列的另一边。
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