CN1454385A - 加速信号线对之间的信号均衡的方法和装置 - Google Patents

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Abstract

一种用于均衡位线对之间的信号的电路。该电路包括耦合在一对位线之间、用于均衡信号的第一均衡元件，该第一均衡元件邻近这对位线的第一端。该电路还包括预充电元件，该单元耦合在一对位线之间，以便将这对位线预充电到预定的电压，该预充电元件位于第一均衡元件的邻近。该电路也包括耦合在一对位线之间、用于均衡信号的第二均衡元件，该第二均衡元件位于位线上的预定位置。具有位于位线对上的多个均衡元件的结果是，预充电和均衡功能要比常规方法的快。

Description

加速信号线对之间的信号均衡的方法和装置
技术领域
本发明通常涉及一种用于改进半导体存储器中的位线均衡(equalization)的系统和方法。
背景技术
通常，大批量生产或常用的动态随机存储器(DRAM)装置的设计者对通过高集成位密度所获得的每位较低成本的关注要比对高存储性能的关注多得多。典型地，通过设计具有子阵列的、尽可能大的DRAM结构已经获得了每位的低成本，尽管DRAM结构对执行位线的预充电和均衡，以及单元读出、感测和写新值所需的时间有很大的负面影响。上述设计出现问题的原因在于两维存储阵列的单元容量的规模是二次增加的，而支持电路的系统开销区域的规模是线性增加的。该支持电路包括位线感测放大器、字线驱动器、和X与Y地址解码器。因此，在系统开销区域中相对较小的增加使得单元容量的相对较大的增加。
DRAM行访问周期的位线均衡和预充电部分表示增加存储器操作的平均等待时间和降低可以执行的行访问速率的操作的总开销。降低这一等待时间的难题的部分原因在于典型的DRAM结构，它通过协助扩大DRAM单元阵列来最大化每单元区域的存储量。较大的DRAM单元阵列需要高电容的长位线。因此，位线需要相对大量的电流，以快速改变位线上的电压，这些如美国专利号为5,623,446的Hisada等人的美国专利中所述。
Hisada等人描述了一种用于给半导体存储器提供升压电路的系统。升压电路在试图减少预充电时间的时间的所选部分期间升高预充电和均衡装置的门电路电压。
然而，这种方法需要较大的功率，这是许多装置所不需要的。
同时，大型DRAM阵列的宽度要求同时预充电和均衡上千条位线。激活的位线的太多数量限制了用于各个位线对的预充电和均衡装置的驱动强度。这是为了避免与较大峰值聚集电流相关的问题。
与常用的DRAM结构相比较，用于嵌入应用程序的新DRAM结构通常关注性能而不是密度。通过增加将全部存储器细分为更多子阵列的次数来获得新DRAM。小型激活的子阵列允许使用比常用存储器装置高的驱动、快速的预充电和均衡电路。在Lee的美国专利号为6,023,437的专利中对这种结构进行了描述。
Lee描述一种半导体装置，其中在分段为部件中的存储器与邻近存储器共用感测放大器。该半导体包括阻止与未使用的存储器部件相关的位线的阻止电路。该半导体通过改进阻止电路的操作可以降低位线预充电的时间。然而，由于位线材料的分布式电阻和容量的寄生特性，这种方法遇到关于可以使位线的均衡周期缩短多少的基本限制。
通常，通过创建两个存储器操作的不同类来最小化较慢的位线均衡和预充电的等待时间的影响。第一类包括块访问。块访问需要整行或整列访问，以便访问存储器的位置。第二类包括页访问。页访问典型地比块访问快得多，且仅需要列访问到先前块操作留下的开路的行。由于在众多计算与通信应用程序的存储器访问模式中统计的空间位置，页访问的效率在于降低平均等待时间。即，连续的存储器访问有相当大的概率是访问同一行。
然而，这种结构是许多应用程序不需要的，例如计算确定性的实时控制和数字信号处理，或至少是最小化存储性能确定的级别，而不考虑存储器地址访问模式。一种解决方法是为每个存储操作执行完整的行和列访问，并在结束操作时自动地结束行访问。不幸地是，即使使用高度细分的、小型子阵列DRAM结构，由于当前DRAM设计与布局实施，位线材料的分布式电阻-电容(RC)的寄生特性会限制这种DRAM结构的性能。
因此，本发明的目的是提供一种均衡电路，避免或消除一个或多个上述弊端。
发明内容
根据本发明实施例，提供一种用于均衡位线对之间的信号的电路。该电路包括耦合在一对位线之间、用于均衡信号的第一均衡元件，该第一均衡元件邻近这对位线的第一端。该电路还包括预充电元件，该单元耦合在一对位线之间，以便将这对位线预充电到预定的电压，该预充电元件的位置与第一均衡元件邻近。该电路也包括耦合在一对位线之间、用于均衡信号的第二均衡元件，该第二均衡元件位于沿着位线对上的预定位置。具有位于位线对上的多个均衡元件的结果是预充电和均衡功能要比常规方法执行的快。
附图说明
下面将通过示例仅参考附图来描述本发明的实施例。其中：
图1a是存储阵列电路的示意图(在先技术)；
图1b是图1a中所示的存储阵列电路的可选实施例的示意图(在先技术)；
图2a是图1a和1b所示的位线对的示意图(在先技术)；
图2b是图2a所示的位线对的等效模型的示意图(在先技术)；
图3a是根据本发明实施例的存储阵列电路的示意图；
图3b是图3a所示的存储阵列电路的可选实施例的示意图；
图4a是图3a和3b所述的位线对的示意图；
图4b是图4a所示的位线对的等效模型的示意图；
图5a是图3a所示的存储阵列电路的可选实施例的示意图；和
图5b是图5a所示的存储阵列电路的可选实施例的示意图。
具体实施例
为了方便，说明书中相同的数字指的是附图中相同的结构。参考图1a，描述在先技术DRAM结构的位线预充电和均衡电路一概由数字100表示。电路100包括存储单元阵列101，它具有位于多个位线对102之一和字线108的相交处的存储单元。各个位线对102包括第一或真位线(true bit line)102a和第二或辅助位线102b。感测放大器104耦合在位线对102一端上的真位线102a和辅助位线102b之间。预充电均衡电路106也耦合在与感测放大器104相同的位线对102一端上的真位线102a和辅助位线102b之间。存储单元存取晶体管105位于字线108和位线102相交处，以存取存储单元。
正如图1a所示，设置在电路100中的感测放大器104和预充电电路106一起位于存储单元阵列的同一边，以供各个位线对使用。可选地，如图1b所示，感测放大器104和预充电均衡电路106可以一起位于存储单元阵列的相对端，以用于邻近的位线对。此外，感测放大器104和预充电均衡电路106可以分别位于存储单元阵列的相对端，以用于各个位线对(未示出)。
众所周知，由预充电电路106执行位线预充电和均衡。预充电和均衡电路106包括三个n沟道晶体管N1、N2和N3。晶体管N1的漏极和源极耦合在位线对102的真位线102a和辅助位线102b之间。均衡晶体管N1的栅极耦合到均衡启动线110上。
晶体管N2的漏极与位线对的真位线102a连接。N2的源极与N3的漏极和位线预充电电压Vblp112两者连接。N3的源极耦合在位线对102的辅助位线102b上。N2和N3两者的栅极耦合在均衡线110上。
晶体管N1均衡在相关的真位线102a和辅助位线上的电压，而晶体管N2和N3分别驱动真位线102a和102b，使之达到预充电电压电平。
在DRAM读期间，位线感测放大器104感测真位线102a与辅助位线102b之间的、由存取的存储单元内的相关充电时读操作引起的电压差。感测放大器104放大电压差，直到具有较高电压的位线升高到大约正电源电压Vdd，而具有较低电压的位线降低到大约接地电源电压Vss。典型地，位线预充电电压Vblp112被设置为接近Vdd和Vss之间的中间值。
理论上，预充电电压仅需要晶体管N1，因为当真位线102a和辅助位线102b一起通过N1短路时，通过在这两条位线之间共用充电可以获得预充电的电压。实际上，然而，漏电、电容性的耦合、位线电容的非对称性和其它影响需要提供一些通过晶体管N2和N3的电流，以将存储位线对102恢复到位线预充电电压Vblp112。
参考图2a，一概由数字200表示位线对102的电路图。电路200包括预充电电路106和存储单元存取晶体管105。如前所述，该预充电和均衡电路是位于位线对102一端的晶体管N1、N2和N3。由于位线102的较小的宽度，所以位线具有很大的分布式RC寄生特性。尽可能地将位线紧密地置在一起，以便高存储密度，由此位线的宽度处于最小化，或接近最小化值。
此外，附在位线上的存储单元存取晶体管105具有增加到分布式RC寄生特性上的相关的漏极电容。RC寄生特性引起了均衡位线对102所需的时间的增加。因此，均衡和预充电位线对的所需时间近似与存储阵列中位线长度的平方成比例。
参考图2b，由数字250表示图2a所示的电路的等效模型。等效模型250描述了存储单元阵列中的电阻和电容单元用做与实际电路表示的电阻和电容等效的电阻器与电容器。
参考图3a，由数字300表示降低根据本发明实施例、用于预充电位线对所需的时间的电路。该电路包括多个位线对102、字线108、存储单元存取晶体管105和位于各个位线对102的一端的感测放大器104和预充电电路106。电路300还包括位于相对于感测放大器104与预充电和均衡电路106的位线对一端的附加晶体管N4 302。
晶体管N4的漏极耦合到真位线102a上，而N4的源极耦合到辅助位线102b上。N4的栅极耦合到均衡允许线110。针对RC延迟，附加晶体管N4有效地将位线的长度减半，并降低执行位线均衡需要的时间和预充电时间。典型地，与在先技术相比较，均衡和预充电时间降低了75％。晶体管N4的位置比它提供的额外驱动更重要。
因此，沿着位线对的至少一个附加的均衡晶体管确保了位线对的分布式电容，以及相关存储单元晶体管更容易克服由附加均衡晶体管提供的附加驱动。特别地对于嵌入存储器应用程序来说，很容易由预充电和均衡时间的结果的降低来补偿实现附加均衡晶体管所需要的每位线对的附加区域。这种时间的降低，结果是，极大地降低了存储器存取的全部迟延，由此提供的嵌入存储器的实施的主要优点多于分离的常用存储器的实施。
参考图3b，由数字350表示上述电路的可选实施例。与图1b相似，用于各位线对的感测放大器104与预充电和均衡电路106一起位于存储单元阵列的相对位置，以改变位线对。因此，附加的晶体管N4也在存储单元阵列的相对端，以用于邻近的位线对。
参考图4a，由数字400表示包括存储单元存取晶体管105的位线对。接着参考图4b，由数字450表示与物理电路等效的电路。等效电路450提供模型，描述存储单元阵列中的电阻和电容单元，以及各个晶体管N1和N4仅负责均衡和预充电一半长度的位线对。结果是，与预充电和均衡操作相关的延迟变得与平方的位线长度的四分之一(1/4)成比例，即，延迟∝(位线长度)2。
参考图5a和5b分别由数字500和550表示位线对电路的另一个可选的实施例。在图5a和5b中，附加的位线均衡晶体管N4被置于存储单元阵列的中间。在这些情况中，可能要较多地减少晶体管N1的尺寸，因为仅需要补偿感测放大器和列存储装置的电容。晶体管N4的中心位置足以将位线对102的分布式RC延迟的有效长度减半，由此允许减少晶体管N1的尺寸。实质上，由于晶体管的中心位置，它的均衡效果在位线对的两端体现出来。结果是，与晶体管N4置于位线对的相对端的情况相比，降低了晶体管N1的均衡效果。即，可以减少N1的尺寸。
除了图5a和5b所示的配置之外，由于在该阵列中部内的紧密空间(未示出)，附加位线均衡晶体管N4的布置也可以是在各个邻近位线对上交错排列。通过交错排列，它意味着均衡晶体管N4置于中点的左边和右边，以用于邻近的位线对。感测放大器与预充电和均衡晶体管N1、N2和N3最好是布置在与N4装置的位置相同的一端，但不是布置在阵列的末端。可以使用这种交错排列的配置，以便不需要增加位线对之间的空间。如果附加的位线均衡晶体管N4直接置于各个晶体管N4的下方，就需要增加位线对之间的空间。
通常，本发明可以适用于其它情形，其中长对的数据线用于差动地或双线地传输数据，以及在数据项传输之间均衡信号对。这种系统包括高性能SRAM、以阵列形式设置的其它类型的电子存储器，和在数字信号处理器与微处理器的数据路径内的长的、高输出端数数据总线。
虽然在上述说明中使用了n沟道晶体管，但是本领域的普通技术人员也很清楚怎样使用p沟道晶体管。此外，虽然参考特定实施例描述了本发明，本领域的普通技术人员应该明白本发明会有各种修改，而不偏离所附的本发明的权利要求的精神和范围。

Claims (13)

1.一种均衡位线对之间信号的电路，所述电路包括：
(a)第一均衡元件，耦合在所述位线对之间、用于均衡所述信号，所述第一均衡元件邻近所述位线对的第一端；
(b)预充电元件，耦合在所述位线对与预充电电压之间，以便将所述位线对预充电到所述预定电压，所述预充电元件置于所述第一均衡元件的邻近处；以及
(c)第二均衡元件，耦合在所述位线对之间、用于均衡所述信号，以及所述第二均衡元件位于沿着所述位线上的预定位置。
2.如权利要求1所述的电路，其特征在于所述电路还包括：
(a)存储单元，包括电容器和将所述电容器耦合到所述位线对上的存取晶体管；和
(b)感测放大器，耦合到所述位线对上，用于感测和放大存储在所述存储单元中的数据。
3.如权利要求2所述的电路，其特征在于所述均衡元件包括耦合在所述位线对之间的晶体管和该晶体管响应均衡信号。
4.如权利要求3所述的电路，其特征在于所述预充电元件包括用于将所述预充电电压耦合到所述位线对其中之一的串联耦合晶体管对，所述串联耦合的晶体管响应所述的均衡信号。
5.如权利要求4所述的电路，其特征在于所述晶体管是n沟道晶体管。
6.如权利要求5所述的电路，其特征在于所述串联耦合晶体管是n沟道晶体管。
7.如权利要求4所述的电路，其特征在于所述晶体管是p沟道晶体管。
8.如权利要求5所述的电路，其特征在于所述串联耦合晶体管是p沟道晶体管。
9.如权利要求4所述的电路，其特征在于所述第二均衡元件的预定位置接近于所述数据线的第二端。
10.如权利要求4所述的电路，其特征在于所述第二均衡元件的预定位置邻近所述数据线的所述第一端和第二端的中点处。
11.如权利要求4所述的电路，其特征在于所述电路还包括多条位线对。
12.如权利要求1所述的电路，其特征在于所述第二均衡元件的预定位置决定了所述信号的均衡率。
13.一种均衡信号线对之间的信号的电路，所述电路包括：
(a)第一均衡元件，耦合在所述信号线对之间、用于均衡所述信号，所述第一均衡元件邻近所述信号线对的第一端；
(b)预充电元件，耦合在所述信号线对与预充电电压之间，以便将所述信号线对预充电到所述预定电压，所述预充电元件置于所述第一均衡元件的邻近处；以及
(c)第二均衡元件，耦合在所述信号线对之间、用于均衡所述信号，以及所述第二均衡元件位于沿着所述位线上的预定位置。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6928012B2 (en) * 2002-09-27 2005-08-09 Infineon Technologies Ag Bitline equalization system for a DRAM integrated circuit
JP4272592B2 (ja) * 2004-05-31 2009-06-03 パナソニック株式会社 半導体集積回路
US7218564B2 (en) * 2004-07-16 2007-05-15 Promos Technologies Inc. Dual equalization devices for long data line pairs
US7443747B2 (en) * 2004-08-09 2008-10-28 Integrated Device Technology, Inc. Memory array bit line coupling capacitor cancellation
KR100772700B1 (ko) * 2006-06-29 2007-11-02 주식회사 하이닉스반도체 셀어레이에 비트라인균등화부를 갖는 메모리장치 및비트라인균등화부를 셀어레이에 배치하는 방법.
KR100761854B1 (ko) 2006-08-08 2007-09-28 삼성전자주식회사 비트라인 이퀄라이저 및 이를 구비하는 반도체 메모리장치, 그리고 비트라인 이퀄라이저의 제조 방법
US7800965B2 (en) * 2008-03-10 2010-09-21 Micron Technology, Inc. Digit line equilibration using access devices at the edge of sub-arrays
US9064555B2 (en) 2012-11-26 2015-06-23 Oracle International Corporation Secondary bit line equalizer
WO2018017066A1 (en) * 2016-07-19 2018-01-25 Hewlett-Packard Development Company, L.P. Fluid level sensors

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2685357B2 (ja) * 1990-12-14 1997-12-03 株式会社東芝 半導体記憶装置
KR940007000B1 (ko) * 1991-05-24 1994-08-03 삼성전자 주식회사 개선된 라이트 동작을 가지는 반도체 메모리 장치
JPH0575061A (ja) * 1991-09-13 1993-03-26 Oki Electric Ind Co Ltd 半導体記憶装置の配線構造
JP3072871B2 (ja) * 1992-03-19 2000-08-07 株式会社東芝 半導体メモリ装置
KR970011971B1 (ko) * 1992-03-30 1997-08-08 삼성전자 주식회사 반도체 메모리 장치의 비트라인 프리차아지회로
JPH0757466A (ja) 1993-08-12 1995-03-03 Toshiba Corp 半導体集積回路
JPH07326192A (ja) * 1994-05-31 1995-12-12 Toshiba Micro Comput Eng Corp 半導体記憶装置
US5673219A (en) * 1996-03-21 1997-09-30 Texas Instruments Incorporated Apparatus and method for reducing leakage current in a dynamic random access memory
US5717645A (en) * 1997-02-07 1998-02-10 Alliance Semiconductor Corporation Random access memory with fast, compact sensing and selection architecture
US5823446A (en) * 1997-02-18 1998-10-20 Awalbro Corporation Fuel injector valve for liquified fuel
KR100266750B1 (ko) 1997-11-20 2000-09-15 윤종용 행 프리 챠아지 시간을 줄일 수 있는 고밀도 반도체 메모리 장치
US6033945A (en) * 1998-06-03 2000-03-07 G-Link Technology Multiple equilibration circuits for a single bit line
KR100335493B1 (ko) * 1999-10-27 2002-05-04 윤종용 데이터 라인 센스앰프부의 센싱 효율을 균일하게 하는 반도체 메모리장치
US6307768B1 (en) * 2000-12-28 2001-10-23 Infineon Technologies Richmond, Lp Bitline twist with equalizer function

Also Published As

Publication number Publication date
WO2002005289A1 (en) 2002-01-17
US6785176B2 (en) 2004-08-31
US20040264272A1 (en) 2004-12-30
KR20030037263A (ko) 2003-05-12
AU2000268134A1 (en) 2002-01-21
DE10085476T1 (de) 2003-12-11
GB2379546A (en) 2003-03-12
GB0230353D0 (en) 2003-02-05
US20030142567A1 (en) 2003-07-31

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WD01 Invention patent application deemed withdrawn after publication