KR970076851A - 결합으로 인한 판독 버스의 전위 변동을 방지하기 위한 기능을 가진 반도체 메모리 디바이스 - Google Patents
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Abstract
본 발명에 따른 메모리 장치는 복수의 워드라인을 갖는 제1 및 제2메모리 어레이를 포함한다. 각각의 워드라인은 분할된 워드라인 부트스트랩 회로에 연결되며, 따라서 1어레이로부터의 모든 워드라인은 제2어레이로부터의 워드라인과 함께 부트스트랩 회로를 분할한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 제1실시예를 나타내는 회로도, 제5도는 제4도에 도시된 회로의 동작을 나타내는 파형도, 제6도는 본 발명의 제2실시에의 동작을 나타내는 파형도.
Claims (9)
- 제1및 제2비트 라인, 상기 제1및 제2비트 라인 사이에 접속된 복수개의 메모리 셀, 센스증폭기, 상기 센스 증폭기에 접속된 제1 및 제2판독 버스 라인, 상기 제1판독 버스 라인과 상기 제1비트 라인 사이에 제공된 제1트랜지스터, 상기 제2판독 버스 라인과 상기 제2비트라인 사이에 제공된 제2트랜지스터, 상기 제1 및 제2트랜지스터의 게이트들에 선택 신호를 공급하는 수단, 일단부가 상기 제1판독 버스 라인에 접속되어 있고 상기 1트랜지스터의 상기 게이트와 상기 제1판독 버스 라인간의 기생 용량과 동일한 용량을 가진 제1용량 수단, 일단부가 상기 제2판독 버스 라인에 접속되어 있고 상기 제2트랜지스터의 상기 게이트와 상기 제2판독 버스라인간의 기생 용량과 동일한 용량을 가진 제2용량 수단, 및 상기 선택 신호의 역상의 신호를 상기 제1 및 제2용량 수단의 타단부에 공급하는 수단을 포함하는 반도체 메모리 디바이스.
- 제1항에 있어서, 상기 제1용량 수단은 전원 공급 단자와 상기 제1판독 버스 라인간에 제공되며 상기 선택신호의 역사의 신호가 공급되는 게이트를 가진 제3트랜지스터와, 상기 제1판독 버스 라인과 상기 제2판독 버스 라인간에 제공되며 상기 선택 신호의 역상의 신호가 공급되는 게이트를 가진 제4트랜지스터를 포함하고, 상기 제2용량 수단은 상기 전원 공급 단자와 상기 제2판독 버스 라인간에 전공되며 상기 선택 신호 및 상기 제4트랜지스터의 역상의 신호가 공급되는 게이트를 가진 제5트랜지스터를 포함하는 반도체 메모리 디바이스.
- 제2항에 있어서, 상기 제3트랜지스터의 채널 폭과 상기 제4트렌지스터의 채널 폭의 하이 상기 제1트랜지스터의 채널 폭과 실질적으로 같고, 상기 제5트랜지스터의 채널 폭과 상기 제4트랜지스터의 채널 폭의 합이 상기 제2트랜지스터의 채널 폭과 실질적으로 같은 반도체 메모리 디바이스.
- 한쌍의 비트 라인, 상기 한쌍의 비트 라인 사이에 접속된 복수개의 메모리 셀, 센스증폭기, 상기 센스 증폭기의 접속된 한쌍의 판독 버스 라인, 상기 한쌍의 판독 버스 라인과 상기 한쌍의 비트 라인 사이에 제공된 제1 및 제2트랜지스터, 상기 제1 및 제2트랜지스터의 게이트에 선택 신호를 공급하는 수단, 및 상기 선택 신호의 역상의 신호에 응답하여 발생된 전압 변동량을 상기 한쌍의 판독 버스 라인에 전달하기 위해 상기 한쌍의 판독 버스 라인에 접속되며 상기 제1및 제2트랜지스터의 게이트와 상기 판독 버스 라인간의 기생 용량의 합과 같거나 이 합보다 큰 용량 값을 가진 전압 공급 수단을 포함하는 반도체 메모리 디바이스.
- 제4항에 있어서, 상기 전압 공급 수단은 상기 전원 공급 단자와 상기 한쌍의 판독 버스 라인중 하나 사이에 제공되며 상기 선택 신호의 역상의 신호가 공급되는 게이트를 가진 제3트랜지스터, 상기 한쌍의 판독 버스 라인간에 제공되며 상기 선택 신호의 역상의 신호가 공급되는 게이트를 가진 제4트랜지스터, 및 상기 전원 공급 단자와 상기 한쌍의 판독 버스 라인 중 다른 하나 사이에 제공되며 상기 선택 신호의 역상의 신호가 공급되는 게이트를 가진 제5트랜지스터를 포함하는 반도체 메모리 디바이스.
- 제4항에 있어서, 상기 제3트랜지스터의 채널 폭과 상기 제4트랜지스터의 채널 폭의 합이 상기 제1트랜지스터의 채널 폭과 실질적으로 같거나 이 채널 폭보다 크며, 상기 제5트랜지스터의 채널 폭과 상기 제4트랜지스터의 채널 폭의 하이 상기 제2트렌지스터의 채널 폭과 실질적으로 같거나 이 채널 폭보다 큰 반도체 메모리 디바이스.
- 한쌍의 비트 라인, 상기 한쌍의 비트 라인 사이에 접속된 복수개의 메모리 셀, 센스증폭기, 상기 센스 증폭기의 접속된 한쌍의 판독 버스 라인, 상기 한쌍의 판독 버스 라인과 상기 한쌍의 비트 라인 사이에 제공된 제1 및 제2트랜지스터, 상기 제1 및 제2트랜지스터의 게이트에 선택 신호를 공급하기 위한 수단, 및 복수의 트랜지스터를 포함하고 상기 한쌍의 판독 버스 라인에 접속되며 상기 한쌍의 판독 버스 라인을 사전 충전하여 등화하기 위해 상기 선택 신호의 역상이 신호에 응답하는 사전 충전 회로를 포함하며, 상기 복수의 트랜지스터의 게이트와 상기 판독 버스 라인간의 기생 용량의 합이 상기 제1 및 제2트랜지스터의 게이트와 상기 판독버스 라인간의 기생 용량의 합과 실질적으로 같거나 이 합보다 큰 반도체 메모리 디바이스.
- 제7항에 있어서, 상기 사전 충전 회로를 구성하는 복수의 트랜지스터는 전원 공급 단자와 상기 한쌍의 판독 버스 라인 중 하나 사이에 제공되며 선택 신호의 역상의 신호가 공급되는 게이트를 가진 제3트랜지스터, 상기 한쌍의 판독 버스 라인간에 제공되며 선택 신호의역상의 신호가 공급되는 게이트를 가진 제4트랜지스터, 및 상기 전원 공급 단자와 상기 한쌍의 판독 버스 라인 중 다른 하나 사이에 제공되며 선택 신호의 역상의 신호가 공급되는 게이트를 가진 제5트랜지스터를 포함하는 반도체 메모리 디바이스.
- 제8항에 있어서, 상기 제3트랜지스터의 채널 폭과 상기 제4트랜지스터의 체널 폭의 합이 상기 제1트랜지스터의 채널 폭과 실질적으로 같거나 이 채널 폭보다 크며, 상기 제5트랜지스터의 채널 폭과 상기 제4트랜지스터의 채널 폭의 합이 상기 제2트랜지스터의 채널 폭과 실질적으로 같거나 이 채널 폭보다 큰 반도체 메모리 디바이스.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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