KR970003210A - 반도체 기억 장치 및 그 사용 방법 - Google Patents

반도체 기억 장치 및 그 사용 방법 Download PDF

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Abstract

본 발명의 반도체 기억장치는, 복수이 메모리셀 MC 및 센스 앰프(11,14)가 접속된 비트선쌍(BL,/BL)및 이 비트선쌍에 각각 용량 결합된 2개의 더미 워드선(DWL)을 가지는 반도체 기억 장치에 있어서, 센스 앰프(11,14)가 센스 동작을 개시하기 이전에 더미 워드선(DWL)중 1개의 레벨로 구동시켜, 센스 앰프가 감지 동작을 개시한 이후에 더미 워드선(DWL)의 나머지중 1개를 제1레벨로 구동시키고, 센스 앰프(11,14)가 감지 동작을 종료했을 때에 2개의 더미 워드선(DWL)을 제2레벨로 구동시키는 것을 특징으로 하고 있다.
본 발명을 이용하게 되면, 판독의 불균형을 보상하면서, 고속화에 적합하고, 저전압 동작에도 적합하며, 포우즈 타임, 리프레시 타임 등의 각종 특성의 열화를 초래하지 않는 반도체 기억 장치를 제공할 수 있다.

Description

반도체 기억 장치 및 그 사용 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 관련되는 DRAM의 코어부의 회로 구성도.

Claims (11)

  1. 제1비트선과 제2비트선으로 구성된 비트선쌍과, 상기 제1 및 제2비트선에 각각 접속되며, 복수의 원드선중 어느 하나에 의해 선택되는 복수의 메모리셀과, 상기 제1 및 제2비트선을 소정 전위로 이퀄라이즈하는 이퀄라이즈 회로와, 상기 제1비트선에 드레인이 접속되고 상기 제2비트선에 게이트가 접속된 제1MOS트랜지스터와, 상기 제2비트선에 드레인이 접속되고 상기 제1비트선에 게이트가 접속된 제2MOS트랜지스터와, 상기 제1비트선과 용량 결합된 제1더미 워드선과, 상기 제2비트선과 용량 결합된 제2더미 워드선과, 상기 복수의 워드선중 어느 하나를 선택하는 디코드 회로와, 동작시에는 상기 제1MOS트랜지스터 및 상기 제2MOS트랜지스터의 소스를 함께 제1소정 레벨로 구동하는 제1구동 동작과 상기 동작이 종료하면 상기 소스를 제2소정 레벨로 구동하는 제2구동 동작을 행하는 센스 앰프 구동회로와, 상기 제1비트선에 접속된 메모리셀을 판독할 때에는 상기 제1구동 동작 이전에 상기 제1더미 워드선의 레벨을 제1방향으로 변화시키고, 상기 제1구동 동작 이후 상기 제2구동 동작보다 전에 상기 제2더미 워드선의 레벨을 상기 제1방향으로 변화시키고, 상기 제2구등 동작과 동시 또는 서로 전후하여 상기 제1 및 상기 제2더미 워드선의 레벨을 상기 제1방향과 반대인 제2방향으로 변화시키는 더미 워드선 구동회로로 구성되는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 더미 워드선 구동 회로는, 또한 상기 제2비트선에 접속된 메모리셀을 판독하는 때는 상기 제1구동 동작 이전에 상기 제2더미 워드선의 레벨을 상기 제1방향으로 변화시키고, 상기 제1구동 동작 이후 상기 제2구동 동작 이전에 상기 제1더미 워드선의 레벨을 상기 제1방향으로 변화시키고, 상기 제2구 동 동작과 동시 또는 서로 전후하여 상기 제1및 상기 제2더미 워드선의 레벨을 상기 제2방향으로 변화시키는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제1 및 제2비트선은 상기 메모리셀과 접속된 제1영역과 상기 제1 및 제2MOS트랜지스터와 접속되는 제2영역의 2개의 영역으로 각각 구분되어 있고, 상기 제1영역과 상기 제2영역 사이에는 전송 게이트 회로가 삽입되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 복수의 메모리셀 및 센스 앰프가 접속된 비트선쌍 및 이 비트선쌍에 각각 용량 결합된 2개의 더미워드선을 가지는 반도체 기억 장치에 있어서, 상기 센스 앰프가 감지 동작을 개시하기 이전에 상기 더미 워드선중 1개를 제1레벨로 구동시키고, 상기 센스 앰프가 감지 동작을 개시한 이후에 상기 더미 워드선의 나머지중 하나를 상기 제1레벨로 구동시키고, 상기 센스 앰프가 감지 동작을 종료한 때에 상기 2개의 더미 워드선을 제2레벨로 구동시키는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 제1레벨은 상기 제2레벨보다 고전위것인 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 메모리셀은 소정 전위가 인가되는 플레이트 전극과 불순물을 도핑한 반도체로 구성되는 축적 노드를 가지는 커패시터를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  7. DRAM셀이 접속된 제1비트선과, 제2비트선과, 상기 제1비트선과 용량 결합한 제1신호선과 상기 제2비트선과 용량 결합한 제2신호선과 상기 제1 및 제2비트선을 이퀄라이즈하는 이퀄라이즈 수단과, 상기 제1 및 제2비트선의 전위차를 검출하여 증폭하는 센스 앰프 수단으로 구성되고, 상기 DRAM내의 데이타를 상기 제1비트선에 판독하고, 상기 센스 앰프의 동작전에 상기 제1신호선을 활성화하고, 상기 센스 앰프의 동작 개시후에 상기 제2신호선을 활성화하고, 프리챠지 사이클에서 상기 제1 및 제2신호선을 비활성화하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서, 상기 제1 및 제2신호선은 상기 이퀄라이즈 수단과 이퀄라이즈 동작과 동시에 비활성화되는 것을 특징으로 하는 반도체 기억 장치.
  9. 복수의 메모리셀 및 센스 앰프가 접속된 비트선쌍 및 이 비트선쌍에 각각 용량 결합된 2개의 더미 워드선을 가지는 반도체 기억 장치의 사용방법에 있어서, 상기 센스 앰프가 감지 동작을 개시하기 이전에 상기 더미 워드선중 1개를 제1레벨로 구동하고, 상기 센스 앰프가 감지 동작을 개시한 이후에 상기 더미 워드선의 나머지 중 1개를 상기 제1레벨로 구동하고, 상기 센스 앰프가 센스 동작을 종료했을 때에 상기 2개의 더미 워드선을 제2레벨로 구동하는 것을 특징으로 하는 반도체 기억 장치의 사용방법.
  10. 제9항에 있어서, 상기 제1레벨은 상기 제2레벨보다 고전위인 것을 특징으로 하는 반도체 기억 장치의 사용 방법.
  11. 제10항에 있어서, 상기 메모리셀은 소정 전위가 인가되는 플레이트 전극과 불순물을 도핑한 반도체로 구성되는 축적 노드를 가지는 커패시터를 구비하는 것을 특징으로 하는 반도체 기억 장치의 사용방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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